JP2016225364A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】面積を小さくすることができる半導体装置を得る。【解決手段】本開示の半導体装置は、第１の領域および第１の領域に電気的に接続するための第２の領域にわたって、交互に積層された複数の導電層および複数の絶縁層と、第２の領域において、複数の導電層および複数の絶縁層を貫通する複数の貫通電極と、各貫通電極と各導電層との間に形成されたアンチヒューズとを備える。【選択図】図３

Description

本開示は、交互に積層された複数の導電層および複数の絶縁層を備えた半導体装置、およびそのような半導体装置の製造方法に関する。
近年、回路の集積度を高めるため、３次元半導体装置が提案されている。例えば、特許文献１には、ＮＡＮＤ型フラッシュメモリが開示されている。また、例えば、特許文献２には、抵抗変化素子を用いた記憶装置が開示されている。これらの３次元半導体装置では、複数の導電層および複数の絶縁層が交互に積層されている。
特開２０１３−００４６９０号公報 特開２００８−１８１９７８号公報
ところで、一般に、半導体装置では、面積を小さいことが望まれており、さらなる面積の縮小が期待されている。
本開示はかかる問題点に鑑みてなされたもので、その目的は、面積を小さくすることができる半導体装置および半導体装置の製造方法を提供することにある。
本開示の半導体装置は、複数の導電層および複数の絶縁層と、複数の貫通電極と、アンチヒューズとを備えている。複数の導電層および複数の絶縁層は、第１の領域および第１の領域に電気的に接続するための第２の領域にわたって、交互に積層されたものである。複数の貫通電極は、第２の領域において、複数の導電層および複数の絶縁層を貫通するものである。アンチヒューズは、各貫通電極と各導電層との間に形成されたものである。
本開示の半導体装置の製造方法は、交互に積層された複数の導電層および複数の絶縁層を貫通し、複数の導電層との間にアンチヒューズが形成された複数の貫通電極から、第１の貫通電極を選択し、複数の貫通電極のうちの第１の貫通電極以外の貫通電極に対して第１の電圧を印加するとともに、第１の貫通電極に対して第２の電圧を印加するものである。
本開示の半導体装置では、複数の導電層および複数の絶縁層が、第１の領域および第１の領域に電気的に接続するための第２の領域にわたって交互に積層されている。この第２の領域には、複数の導電層および複数の絶縁層を貫通するように、複数の貫通電極が形成されている。そして、各貫通電極と各導電層との間には、アンチヒューズが形成されている。
本開示の半導体装置の製造方法では、交互に積層された複数の導電層および複数の絶縁層を貫通し、複数の導電層との間にアンチヒューズが形成された複数の貫通電極から、第１の貫通電極が選択される。そして、複数の貫通電極のうちの第１の貫通電極以外の貫通電極に対して第１の電圧が印加されるとともに、第１の貫通電極に対して第２の電圧が印加される。
本開示の半導体装置によれば、第２の領域において複数の貫通電極を形成するとともに、各貫通電極と各導電層との間にアンチヒューズを形成したので、面積を小さくすることができる。
本開示の半導体装置の製造方法によれば、複数の貫通電極から第１の貫通電極を選択し、第１の貫通電極以外の貫通電極に対して第１の電圧を印加するとともに、第１の貫通電極に対して第２の電圧を印加したので、面積を小さくすることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る半導体装置が適用された記憶装置の一構成例を表すブロック図である。 図１に示したメモリセルアレイの一構成例を表す説明図である。 図２に示したコンタクト部の一構成例を表す断面図である。 図３に示したコンタクト部の製造工程における一工程を表す説明図である。 図３に示したコンタクト部の製造工程における他の工程を表す説明図である。 図３に示したコンタクト部の製造工程における他の工程を表す説明図である。 図３に示したコンタクト部の製造工程における他の工程を表す説明図である。 図３に示したコンタクト部への信号印加動作を表す説明図である。 図５に示した信号印加動作を表すタイミング波形図である。 図６に示した信号印加動作における一状態を表す説明図である。 図６に示した信号印加動作における他の状態を表す説明図である。 図３に示したコンタクト部への信号印加動作を表す説明図である。 図９に示した信号印加動作を表すタイミング波形図である。 図１０に示した信号印加動作における一状態を表す説明図である。 図１０に示した信号印加動作における他の状態を表す説明図である。 図３に示したコンタクト部への信号印加動作を表す説明図である。 図１３に示した信号印加動作を表すタイミング波形図である。 図１４に示した信号印加動作における一状態を表す説明図である。 図１４に示した信号印加動作における他の状態を表す説明図である。 図３に示したコンタクト部への信号印加動作を表す説明図である。 図１７に示した信号印加動作を表すタイミング波形図である。 図１８に示した信号印加動作における一状態を表す説明図である。 図１８に示した信号印加動作における他の状態を表す説明図である。 参考例に係るコンタクト部への信号印加動作を表す説明図である。 図２１に示した信号印加動作における一状態を表す説明図である。 他の参考例に係るコンタクト部への信号印加動作を表す説明図である。 図２３に示した信号印加動作における一状態を表す説明図である。 図２３に示した信号印加動作における他の状態を表す説明図である。 図３に示したコンタクト部への信号印加動作を表す説明図である。 図２６に示した信号印加動作における一状態を表す説明図である。 図２６に示した信号印加動作における他の状態を表す説明図である。 変形例に係る信号印加動作を表す説明図である。 変形例に係るコンタクト部の一構成例を表す断面図である。 変形例に係る信号印加動作を表す説明図である。 図３１に示した信号印加動作を表すタイミング波形図である。 図３２に示した信号印加動作における一状態を表す説明図である。 図３２に示した信号印加動作における他の状態を表す説明図である。 変形例に係る記憶装置の一構成例を表すブロック図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
［構成例］
図１は、一実施の形態に係る半導体装置が適用された記憶装置（記憶装置１）の一構成例を表すものである。記憶装置１は、ＮＡＮＤ型フラッシュメモリである。なお、本開示の実施の形態に係る半導体装置の製造方法は、本実施の形態により具現化されるので、併せて説明する。記憶装置１は、メモリセルアレイ１０と、ロウデコーダ１３と、カラムデコーダ１４と、センスアンプ・データ入出力部１５と、制御部１６とを備えている。
メモリセルアレイ１０は、アレイ部１１と、コンタクト部１２とを有している。アレイ部１１は、複数のメモリ素子１９と、複数のワード線ＷＬと、複数のソース線ＳＬと、複数のビット線ＢＬとを有している。複数のワード線ＷＬは、コンタクト部１２を介してロウデコーダ１３に接続されている。複数のソース線ＳＬおよび複数のビット線ＢＬは、カラムデコーダ１４に接続されている。コンタクト部１２は、ロウデコーダ１３がアレイ部１１のワード線ＷＬに接続するためのコンタクトとして機能するものである。
図２は、メモリセルアレイ１０の一構成例を表すものである。図２に示したように、メモリセルアレイ１０は、絶縁層ＬＡと、導電層ＬＢと、貫通電極ＥＬとを有している。絶縁層ＬＡおよび導電層ＬＢは、交互に積層されている。この例では、５層の絶縁層ＬＡ（ＬＡ１〜Ｌ５）と４層の導電層ＬＢ（ＬＢ１〜ＬＢ４）が、ＬＡ１，ＬＢ１，ＬＡ２，ＬＢ２，ＬＡ３，ＬＢ３，ＬＡ４，ＬＢ４，ＬＡ５の順に、交互に積層されている。なお、この例では、導電層ＬＢの層の数を４にしたが、これに限定されるものではなく、３以下にしてもよいし、５以上にしてもよい。導電層ＬＢは、図１に示したワード線ＷＬに対応するものである。
貫通電極ＥＬは、積層された絶縁層ＬＡおよび絶縁層ＬＢを貫通するように形成されている。貫通電極ＥＬは、導電性材料を用いて構成されるものであり、例えば、タングステン、銅、アルミニウム、ポリシリコン、窒化チタンなどを用いることができる。
図３は、コンタクト部１２の一構成例を表すものである。コンタクト部１２は、アンチヒューズ膜ＡＦを有している。アンチヒューズ膜ＡＦは、複数の貫通電極ＥＬ（この例では４本のＥＬ１〜ＬＥ４）のそれぞれを覆うように形成されている。アンチヒューズ膜ＡＦは、ストレス電圧を印加することにより、抵抗状態が高抵抗状態から低抵抗状態に変化するものである。アンチヒューズ膜ＡＦは、例えば、ストレス電圧を印加することにより絶縁破壊が生じる材料を用いてもよい。具体的には、例えば、アンチヒューズ膜ＡＦは、酸化シリコン、窒化シリコン、酸化ハフニウム、酸化チタン、酸化タンタルなどにより構成された膜や、これらの複合膜であってもよい。また、このような膜と薄い導電膜との複合膜であってもよい。また、ストレス電圧を印加することにより状態変化が生じ、抵抗状態が変化する材料を用いてもよい。具体的には、例えば、金属酸化物、相変化材料、電界励起抵抗変化効果を有する材料、電解質材料を有する抵抗変化材料を用いてもよい。また、電圧値に応じて、高抵抗状態と低抵抗状態との間で相互に切り替わる素子を用いてもよい。また、高抵抗シリコン、高抵抗ポリシリコン、低抵抗アモルファスシリコンなどにより構成された膜であってもよいし、それらを一部に含んだ複合膜であってもよい。また、以上に記したものを任意に組み合わせたものであってもよい。
この例では、貫通電極ＥＬ１と導電層ＬＢ４の間のアンチヒューズ膜ＡＦ（部分Ｗ１）が低抵抗状態になっており、貫通電極ＥＬ２と導電層ＬＢ２の間のアンチヒューズ膜ＡＦ（部分Ｗ２）が低抵抗状態になっており、貫通電極ＥＬ３と導電層ＬＢ１の間のアンチヒューズ膜ＡＦ（部分Ｗ３）が低抵抗状態になっており、貫通電極ＥＬ４と導電層ＬＢ３の間のアンチヒューズ膜ＡＦ（部分Ｗ４）が低抵抗状態になっている。すなわち、各貫通電極ＥＬは、導電層ＬＢ１〜ＬＢ４のうちの１つの導電層ＬＢのみに対して電気的に接続されている。これにより、ロウデコーダ１３は、これらの貫通電極ＥＬ１〜ＥＬ４を介して、導電層ＬＢ１〜ＬＢ４と接続するようになっている。
なお、この例では、アンチヒューズ膜ＡＦは、貫通電極ＥＬを覆うようにしたが、これに限定されるものではない。例えば、貫通電極ＥＬと導電層ＬＢとの間にのみアンチヒューズ膜ＡＦを形成することにより、貫通電極ＥＬを部分的に覆うようにしてもよい。また、貫通電極ＥＬは、例えば、筒形状を有し、内部に空洞を有するものであってもよい。また、その内部に絶縁物が充填されていてもよい。
ロウデコーダ１３（図１）は、制御部１６から供給されたロウアドレス信号をデコードし、デコードされた信号をメモリセルアレイ１０のアレイ部１１に供給するものである。ロウデコーダ１３は、メモリセルアレイ１０のコンタクト部１２の貫通電極ＥＬを介して、アレイ部１１のワード線ＷＬに接続されている。また、ロウデコーダ１３は、記憶装置１の製造工程において、後述するように、貫通電極ＥＬに対して信号を供給することにより、貫通電極ＥＬと導電層ＬＢとを電気的に接続させる機能をも有している。
カラムデコーダ１４は、制御部１６から供給されたカラムアドレス信号をデコードし、デコードされた信号をメモリセルアレイ１０のアレイ部１１に供給するものである。また、カラムデコーダ１４は、センスアンプ・データ入出力部１５から供給されたデータをアレイ部１１に書き込み、あるいはアレイ部１１から読み出したデータをセンスアンプ・データ入出力部１５に供給する機能をも有している。カラムデコーダ１４は、アレイ部１１におけるビット線ＢＬおよびソース線ＳＬに接続されている。
センスアンプ・データ入出力部１５は、カラムデコーダ１４から供給されたデータを増幅するものである。また、センスアンプ・データ入出力部１５は、外部との間でデータのやり取りを行う機能をも有している。
制御部１６は、ロウデコーダ１３、カラムデコーダ１４、およびセンスアンプ・データ入出力部１５の動作を制御するものである。
［動作および作用］
続いて、本実施の形態の記憶装置１の動作および作用について説明する。
（全体動作概要）
まず、図１を参照して、記憶装置１の全体動作概要を説明する。ロウデコーダ１３は、制御部１６から供給されたロウアドレス信号をデコードし、デコードされた信号をメモリセルアレイ１０のアレイ部１１に供給する。また、ロウデコーダ１３は、記憶装置１の製造工程において、貫通電極ＥＬに対して信号を供給し、貫通電極ＥＬと導電層ＬＢとを電気的に接続させる。カラムデコーダ１４は、制御部１６から供給されたカラムアドレス信号をデコードし、デコードされた信号をメモリセルアレイ１０のアレイ部１１に供給する。また、カラムデコーダ１４は、センスアンプ・データ入出力部１５から供給されたデータをアレイ部１１に書き込み、あるいはアレイ部１１から読み出したデータをセンスアンプ・データ入出力部１５に供給する。センスアンプ・データ入出力部１５は、カラムデコーダ１４から供給されたデータを増幅する。また、センスアンプ・データ入出力部１５は、外部との間でデータのやり取りを行う。制御部１６は、ロウデコーダ１３、カラムデコーダ１４、およびセンスアンプ・データ入出力部１５の動作を制御する。
（コンタクト部１２）
ロウデコーダ１３は、コンタクト部１２の貫通電極ＥＬを介して、メモリセルアレイ１０のワード線ＷＬに信号を供給する。以下に、このコンタクト部１２の製造方法について詳細に説明する。
図４Ａ〜４Ｄは、コンタクト部１２の製造方法の一例を表すものである。まず、図４Ａに示したように、絶縁層ＬＡと導電層ＬＢとを交互に積層する。この例では、５層の絶縁層ＬＡ１〜ＬＡ５と、４層の導電層ＬＢ１〜ＬＢ４とを、ＬＡ１，ＬＢ１，ＬＡ２，ＬＢ２，ＬＡ３，ＬＢ３，ＬＡ４，ＬＢ４，ＬＡ５の順に交互に積層する。次に、図４Ｂに示したように、積層された絶縁層ＬＡ２〜ＬＡ５および導電層ＬＢ１〜ＬＢ４を貫通するように複数（この例では４つ）のホールＨＬを生成する。次に、図４Ｃに示したように、各ホールＨＬにおける絶縁層ＬＡおよび導電層ＬＢの側面に、アンチヒューズ膜ＡＦを形成する。そして、次に、図４Ｄに示したように、アンチヒューズ膜ＡＦが形成されたホールＨＬを導電性材料により充填することにより貫通電極ＥＬを生成する。
なお、このコンタクト部１２は、アレイ部１１を製造する際に、同じ製造工程を用いて同時に形成されることが望ましい。具体的には、アレイ部１１に形成されるメモリストリングの絶縁膜を形成する際に、コンタクト部１２のアンチヒューズ膜ＡＦを形成することができ、また、アレイ部１１のメモリストリングのポリシリコン電極を形成する際に、コンタクト部１２の貫通電極ＥＬを形成することができる。
図４Ａ〜図４Ｄのように記憶装置１を製造したとき、アンチヒューズ膜ＡＦの抵抗状態は高抵抗状態である。よって、導電層ＬＢ１〜ＬＢ４のそれぞれは、電気的にフローティング状態である。
次に、ロウデコーダ１３は、貫通電極ＥＬに信号を供給することにより、コンタクト部１２において、貫通電極ＥＬと導電層ＬＢとを電気的に接続する。以下、４層の導電層ＬＢ１〜ＬＢ４と、８つの貫通電極ＥＬ１〜ＥＬ８とを設け、４つの貫通電極ＥＬ１〜ＥＬ４を４層の導電層ＬＢ１〜ＬＢ４に接続する例を説明する。
（貫通電極ＥＬ１）
図５は、貫通電極ＥＬ１を、４層の導電層ＬＢ１〜ＬＢ４のうちのいずれか１つと接続する工程を表すものである。このとき、アンチヒューズ膜ＡＦの抵抗状態は高抵抗状態であり、各貫通電極ＥＬと各導電層ＬＢとの間には、寄生キャパシタンス（容量値Ｃｐ）が存在する。これ以降の工程では、各貫通電極ＥＬに電圧を印加することにより、これらの寄生キャパシタンスを介して、各導電層ＬＢの電圧を設定する。これにより、アンチヒューズ膜ＡＦにストレス電圧を印加し、その抵抗状態を高抵抗状態から低抵抗状態に変化させる。
この工程では、ロウデコーダ１３は、貫通電極ＥＬ１以外の、貫通電極ＥＬ２〜ＥＬ８を接地する。また、ロウデコーダ１３は、プリチャージ信号ＳＰを用いてスイッチＳＷ１をオンさせることにより、貫通電極ＥＬ１に対して書込電圧Ｖｗを印加する。この書込電圧Ｖｗは、この例では、アンチヒューズ膜ＡＦに印加される電圧が１１／１６×Ｖｗ以上であれば、アンチヒューズ膜ＡＦの抵抗状態が高抵抗状態から低抵抗状態に変化するような電圧である。
図６は、この工程における信号印加動作を表すものであり、（Ａ）はプリチャージ信号ＳＰの波形を示し、（Ｂ）は書込電圧Ｖｗを印加する貫通電極（この例では貫通電極ＥＬ１）における電圧Ｖｏの波形を示す。この例では、ロウデコーダ１３は、プリチャージ信号ＳＰに基づいて、貫通電極ＥＬ１を書込電圧Ｖｗに設定することによりプリチャージを行う。そして、その後に、貫通電極ＥＬ１と導電層ＬＢ４の間のアンチヒューズ膜ＡＦ（部分Ｗ１）が低抵抗状態になる。以下に、この動作について詳細に説明する。
まず、ロウデコーダ１３は、タイミングｔ１において、プリチャージ信号ＳＰを低レベルから高レベルに変化させる（図６（Ａ））。これにより、スイッチＳＷ１はオン状態になり、貫通電極ＥＬ１の電圧Ｖｏが書込電圧Ｖｗになる（図６（Ｂ））。そして、ロウデコーダ１３は、タイミングｔ１〜ｔ２の期間において、貫通電極ＥＬ１に対してプリチャージを行う。
図７は、貫通電極ＥＬ１に対してプリチャージを行っているときの、コンタクト部１２の等価回路を表すものである。電圧Ｖ１は導電層ＬＢ１における電圧を示し、電圧Ｖ２は導電層ＬＢ２における電圧を示し、電圧Ｖ３は導電層ＬＢ３における電圧を示し、電圧Ｖ４は導電層ＬＢ４における電圧を示す。容量素子Ｃ１１は、貫通電極ＥＬ１と導電層ＬＢ１との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ２１は、貫通電極ＥＬ１と導電層ＬＢ２との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ３１は、貫通電極ＥＬ１と導電層ＬＢ３との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ４１は、貫通電極ＥＬ１と導電層ＬＢ４との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ１２は、貫通電極ＥＬ２〜ＥＬ８と導電層ＬＢ１との間の寄生キャパシタンス（容量値７Ｃｐ）に対応するものである。容量素子Ｃ２２は、貫通電極ＥＬ２〜ＥＬ８と導電層ＬＢ２との間の寄生キャパシタンス（容量値７Ｃｐ）に対応するものである。容量素子Ｃ３２は、貫通電極ＥＬ２〜ＥＬ８と導電層ＬＢ３との間の寄生キャパシタンス（容量値７Ｃｐ）に対応するものである。容量素子Ｃ４２は、貫通電極ＥＬ２〜ＥＬ８と導電層ＬＢ４との間の寄生キャパシタンス（容量値７Ｃｐ）に対応するものである。
このとき、貫通電極ＥＬ１にチャージされた電荷Ｑｏは、７／２×Ｃｐ×Ｖｗである。また、導電層ＬＢ１〜ＬＢ４における電圧Ｖ１〜Ｖ４は、１／８×Ｖｗである。すなわち、容量素子Ｃ１２の両端間の電圧、容量素子Ｃ２２の両端間の電圧、容量素子Ｃ３２の両端間の電圧、および容量素子Ｃ４２の両端間の電圧は、１／８×Ｖｗである。この１／８×Ｖｗは、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させるには不十分な電圧である。一方、容量素子Ｃ１１の両端間の電圧、容量素子Ｃ２１の両端間の電圧、容量素子Ｃ３１の両端間の電圧、および容量素子Ｃ４１の両端間の電圧は、７／８×Ｖｗである。この７／８×Ｖｗは、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させることができる電圧である。すなわち、貫通電極ＥＬ１と、導電層ＬＢ１〜ＬＢ４との間のアンチヒューズ膜ＡＦには、ストレス電圧が供給される。
次に、ロウデコーダ１３は、図６に示したように、タイミングｔ２において、プリチャージ信号ＳＰを高レベルから低レベルに変化させる（図６（Ａ））。これにより、スイッチＳＷ１はオフ状態になり、貫通電極ＥＬ１は、電気的にフローティング状態になる。このタイミングｔ２後のしばらくの間、図７に示した状態が維持される。すなわち、貫通電極ＥＬ１と、導電層ＬＢ１〜ＬＢ４との間のアンチヒューズ膜ＡＦにおけるストレス電圧は、しばらくの間維持される。そして、その後、このストレス電圧により、貫通電極ＥＬ１と導電層ＬＢ１との間のアンチヒューズ膜ＡＦ、貫通電極ＥＬ１と導電層ＬＢ２との間のアンチヒューズ膜ＡＦ、貫通電極ＥＬ１と導電層ＬＢ３との間のアンチヒューズ膜ＡＦ、および貫通電極ＥＬ１と導電層ＬＢ４との間のアンチヒューズ膜ＡＦのうちのいずれか１つの抵抗状態が、高抵抗状態から低抵抗状態に変化する。この例では、貫通電極ＥＬ１と導電層ＬＢ４との間のアンチヒューズ膜ＡＦ（図５に示した部分Ｗ１）の抵抗状態が高抵抗状態から低抵抗状態に変化する。このようにして、貫通電極ＥＬ１と導電層ＬＢ４とが電気的に接続される。
図８は、貫通電極ＥＬ１と導電層ＬＢ４とが電気的に接続された後の、コンタクト部１２の等価回路を表すものである。上述したように、貫通電極ＥＬ１と導電層ＬＢ４とが電気的に接続されたため、図７における容量素子Ｃ４１を削除している。スイッチＳＷ１はオフ状態を維持しているため、貫通電極ＥＬ１にチャージされた電荷Ｑｏは、７／２×Ｃｐ×Ｖｗのままであるが、電圧Ｖｏは、４／１１×Ｖｗへと低下する。導電層ＬＢ１〜ＬＢ３の電圧Ｖ１〜Ｖ３は、１／２２×Ｖｗであり、導電層ＬＢ４の電圧Ｖ４は４／１１×Ｖｗである。すなわち、容量素子Ｃ１２の両端間の電圧、容量素子Ｃ２２の両端間の電圧、および容量素子Ｃ３２の両端間の電圧は、１／２２×Ｖｗであり、容量素子Ｃ４２の両端間の電圧は、４／１１×Ｖｗである。また、容量素子Ｃ１１の両端間の電圧、容量素子Ｃ２１の両端間の電圧、および容量素子Ｃ３１の両端間の電圧は、７／２２×Ｖｗである。これらの電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させるには不十分な電圧である。
このようにして、図６（Ｂ）に示したように、貫通電極ＥＬ１の電圧Ｖｏは、貫通電極ＥＬ１と導電層ＬＢ４との間のアンチヒューズ膜ＡＦ（部分Ｗ１）の抵抗状態が高抵抗状態から低抵抗状態に変化したのに応じて、書込電圧Ｖｗから４／１１×Ｖｗに低下する。
ところで、書込電圧Ｖｗと、この書込電圧Ｖｗを印加してからアンチヒューズ膜ＡＦの抵抗状態が高抵抗状態から低抵抗状態に変化するまでの書込時間との間には、負の相関がある。例えば、書込電圧Ｖｗを高くすると、書込時間が短くなる。このとき、貫通電極ＥＬ１へのプリチャージが完了した後に、アンチヒューズ膜ＡＦの抵抗状態が高抵抗状態から低抵抗状態に変化するように、書込電圧Ｖｗを設定する必要がある。すなわち、仮に、書込電圧Ｖｗが高すぎると、書込時間が短くなりすぎてしまい、貫通電極ＥＬ１へのプリチャージが完了する前に、アンチヒューズ膜ＡＦの抵抗状態が高抵抗状態から低抵抗状態に変化するおそれがある。この場合には、貫通電極ＥＬ１と、全ての導電層ＬＢ１〜ＬＢ４との間のアンチヒューズ膜ＡＦの抵抗状態が高抵抗状態から低抵抗状態に変化してしまうおそれがある。よって、貫通電極ＥＬ１へのプリチャージが完了した後に、アンチヒューズ膜ＡＦの抵抗状態が高抵抗状態から低抵抗状態に変化するように、書込電圧Ｖｗを設定する。これにより、貫通電極ＥＬ１と、４つの導電層ＬＢ１〜ＬＢ４のうちのいずれか１つとの間のアンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させることができる。
また、仮に書込電圧Ｖｗが低すぎると、書込時間が長くなりすぎてしまい、貫通電極ＥＬ１へのプリチャージが完了した後、貫通電極ＥＬ１にチャージされた電荷がリークし、貫通電極ＥＬ１の電圧が低下し、アンチヒューズ膜ＡＦの抵抗状態が変化しないおそれがある。よって、このようなリークの影響を受けにくい程度に、書込電圧Ｖｗを設定する。これにより、アンチヒューズ膜ＡＦの抵抗状態を、より確実に高抵抗状態から低抵抗状態に変化させることができる。
（貫通電極ＥＬ２）
図９は、貫通電極ＥＬ２を、導電層ＬＢ１〜ＬＢ３のうちのいずれか１つと接続する工程を表すものである。この工程では、ロウデコーダ１３は、貫通電極ＥＬ１，ＥＬ２以外の、貫通電極ＥＬ３〜ＥＬ８を接地する。また、ロウデコーダ１３は、スイッチング信号ＳＳを用いてスイッチＳＷ２を制御することにより、貫通電極ＥＬ１に対して書込電圧Ｖｗの半分の電圧Ｖｗ／２を印加する。そして、ロウデコーダ１３は、プリチャージ信号ＳＰを用いてスイッチＳＷ１をオンさせることにより、貫通電極ＥＬ２に対して書込電圧Ｖｗを印加する。
図１０は、この工程における信号印加動作を表すものであり、（Ａ）はスイッチング信号ＳＳの波形を示し、（Ｂ）はプリチャージ信号ＳＰの波形を示し、（Ｃ）は書込電圧Ｖｗを印加する貫通電極（この例では貫通電極ＥＬ２）における電圧Ｖｏの波形を示す。
まず、ロウデコーダ１３は、タイミングｔ１１において、スイッチング信号ＳＳを低レベルから高レベルに変化させる（図１０（Ａ））。これにより、貫通電極ＥＬ１に電圧Ｖｗ／２が印加され、その結果、導電層ＬＢ４の電圧がＶｗ／２になる。
次に、ロウデコーダ１３は、タイミングｔ１２において、プリチャージ信号ＳＰを低レベルから高レベルに変化させる（図１０（Ｂ））。これにより、スイッチＳＷ１はオン状態になり、貫通電極ＥＬ２の電圧Ｖｏが書込電圧Ｖｗになる（図１０（Ｃ））。
図１１は、貫通電極ＥＬ２に対してプリチャージを行っているときの、コンタクト部１２の等価回路を表すものである。容量素子Ｃ１１は、貫通電極ＥＬ２と導電層ＬＢ１との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ２１は、貫通電極ＥＬ２と導電層ＬＢ２との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ３１は、貫通電極ＥＬ２と導電層ＬＢ３との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ４１は、貫通電極ＥＬ２と導電層ＬＢ４との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ１２は、貫通電極ＥＬ３〜ＥＬ８と導電層ＬＢ１との間の寄生キャパシタンス（容量値６Ｃｐ）に対応するものである。容量素子Ｃ２２は、貫通電極ＥＬ３〜ＥＬ８と導電層ＬＢ２との間の寄生キャパシタンス（容量値６Ｃｐ）に対応するものである。容量素子Ｃ３２は、貫通電極ＥＬ３〜ＥＬ８と導電層ＬＢ３との間の寄生キャパシタンス（容量値６Ｃｐ）に対応するものである。容量素子Ｃ４２は、貫通電極ＥＬ３〜ＥＬ８と導電層ＬＢ４との間の寄生キャパシタンス（容量値６Ｃｐ）に対応するものである。容量素子Ｃ１３は、貫通電極ＥＬ１と導電層ＬＢ１との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ２３は、貫通電極ＥＬ１と導電層ＬＢ２との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ３３は、貫通電極ＥＬ１と導電層ＬＢ３との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。
このとき、貫通電極ＥＬ２にチャージされた電荷Ｑｏは、４７／１６×Ｃｐ×Ｖｗである。また、導電層ＬＢ１〜ＬＢ３における電圧Ｖ１〜Ｖ３は、３／１６×Ｖｗであり、導電層ＬＢ４における電圧Ｖ４は、１／２×Ｖｗである。すなわち、容量素子Ｃ１１，Ｃ２１，Ｃ３１以外の容量素子の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させるには不十分な電圧である。一方、容量素子Ｃ１１，Ｃ２１，Ｃ３１の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させることができる電圧である。すなわち、貫通電極ＥＬ２と、導電層ＬＢ１〜ＬＢ３との間のアンチヒューズ膜ＡＦには、ストレス電圧が供給される。
次に、ロウデコーダ１３は、図１０に示したように、タイミングｔ１３において、プリチャージ信号ＳＰを高レベルから低レベルに変化させる（図１０（Ｂ））。これにより、スイッチＳＷ１はオフ状態になり、貫通電極ＥＬ２は、電気的にフローティング状態になる。このタイミングｔ１３の後のしばらくの間、図１１に示した状態が維持される。すなわち、貫通電極ＥＬ２と、導電層ＬＢ１〜ＬＢ３との間のアンチヒューズ膜ＡＦにおけるストレス電圧は、しばらくの間維持される。そして、その後、このストレス電圧により、貫通電極ＥＬ２と導電層ＬＢ１との間のアンチヒューズ膜ＡＦ、貫通電極ＥＬ２と導電層ＬＢ２との間のアンチヒューズ膜ＡＦ、および貫通電極ＥＬ２と導電層ＬＢ３との間のアンチヒューズ膜ＡＦのうちのいずれか１つの抵抗状態が、高抵抗状態から低抵抗状態に変化する。この例では、貫通電極ＥＬ２と導電層ＬＢ２との間のアンチヒューズ膜ＡＦ（図９に示した部分Ｗ２）の抵抗状態が高抵抗状態から低抵抗状態に変化する。このようにして、貫通電極ＥＬ２と導電層ＬＢ２とが電気的に接続される。
図１２は、貫通電極ＥＬ２と導電層ＬＢ２とが電気的に接続された後の、コンタクト部１２の等価回路を表すものである。上述したように、貫通電極ＥＬ２と導電層ＬＢ２とが電気的に接続されたため、図１１における容量素子Ｃ２１を削除している。スイッチＳＷ１はオフ状態を維持しているため、貫通電極ＥＬ２にチャージされた電荷Ｑｏは、４７／１６×Ｃｐ×Ｖｗのままであるが、電圧Ｖｏは、５／１２×Ｖｗへと低下する。このとき、各容量素子の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させるには不十分な電圧である。
このようにして、図１０（Ｃ）に示したように、貫通電極ＥＬ２の電圧Ｖｏは、貫通電極ＥＬ２と導電層ＬＢ２との間のアンチヒューズ膜ＡＦ（部分Ｗ１）の抵抗状態が高抵抗状態から低抵抗状態に変化したのに応じて、書込電圧Ｖｗから５／１２×Ｖｗに低下する。
そして、ロウデコーダ１３は、タイミングｔ１４において、スイッチング信号ＳＳを高レベルから低レベルに変化させる（図１０（Ａ））。これにより、貫通電極ＥＬ１が接地され、その結果、導電層ＬＢ４が接地される。
（貫通電極ＥＬ３）
図１３は、貫通電極ＥＬ３を、導電層ＬＢ１，ＬＢ３のうちのどちらかと接続する工程を表すものである。この工程では、ロウデコーダ１３は、貫通電極ＥＬ１〜ＥＬ３以外の、貫通電極ＥＬ４〜ＥＬ８を接地する。また、ロウデコーダ１３は、スイッチング信号ＳＳを用いてスイッチＳＷ２を制御することにより、貫通電極ＥＬ１，ＥＬ２に対して書込電圧Ｖｗの半分の電圧Ｖｗ／２を印加する。そして、ロウデコーダ１３は、プリチャージ信号ＳＰを用いてスイッチＳＷ１をオンさせることにより、貫通電極ＥＬ３に対して書込電圧Ｖｗを印加する。
図１４は、この工程における信号印加動作を表すものであり、（Ａ）はスイッチング信号ＳＳの波形を示し、（Ｂ）はプリチャージ信号ＳＰの波形を示し、（Ｃ）は書込電圧Ｖｗを印加する貫通電極（この例では貫通電極ＥＬ３）における電圧Ｖｏの波形を示す。
まず、ロウデコーダ１３は、タイミングｔ２１において、スイッチング信号ＳＳを低レベルから高レベルに変化させる（図１４（Ａ））。これにより、貫通電極ＥＬ１，ＥＬ２に電圧Ｖｗ／２が印加され、その結果、導電層ＬＢ２，ＬＢ４の電圧がＶｗ／２になる。
次に、ロウデコーダ１３は、タイミングｔ２２において、プリチャージ信号ＳＰを低レベルから高レベルに変化させる（図１４（Ｂ））。これにより、スイッチＳＷ１はオン状態になり、貫通電極ＥＬ３の電圧Ｖｏが書込電圧Ｖｗになる（図１４（Ｃ））。
図１５は、貫通電極ＥＬ３に対してプリチャージを行っているときの、コンタクト部１２の等価回路を表すものである。容量素子Ｃ１１は、貫通電極ＥＬ３と導電層ＬＢ１との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ２１は、貫通電極ＥＬ３と導電層ＬＢ２との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ３１は、貫通電極ＥＬ３と導電層ＬＢ３との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ４１は、貫通電極ＥＬ３と導電層ＬＢ４との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ１２は、貫通電極ＥＬ４〜ＥＬ８と導電層ＬＢ１との間の寄生キャパシタンス（容量値５Ｃｐ）に対応するものである。容量素子Ｃ２２は、貫通電極ＥＬ４〜ＥＬ８と導電層ＬＢ２との間の寄生キャパシタンス（容量値５Ｃｐ）に対応するものである。容量素子Ｃ３２は、貫通電極ＥＬ４〜ＥＬ８と導電層ＬＢ３との間の寄生キャパシタンス（容量値５Ｃｐ）に対応するものである。容量素子Ｃ４２は、貫通電極ＥＬ４〜ＥＬ８と導電層ＬＢ４との間の寄生キャパシタンス（容量値５Ｃｐ）に対応するものである。容量素子Ｃ１３は、貫通電極ＥＬ１，ＥＬ２と導電層ＬＢ１との間の寄生キャパシタンス（容量値２Ｃｐ）に対応するものである。容量素子Ｃ３３は、貫通電極ＥＬ１，ＥＬ２と導電層ＬＢ３との間の寄生キャパシタンス（容量値２Ｃｐ）に対応するものである。
このとき、貫通電極ＥＬ３にチャージされた電荷Ｑｏは、５／２×Ｃｐ×Ｖｗである。また、導電層ＬＢ１，ＬＢ３における電圧Ｖ１，Ｖ３は、１／４×Ｖｗであり、導電層ＬＢ２，ＬＢ４における電圧Ｖ２，Ｖ４は、１／２×Ｖｗである。すなわち、容量素子Ｃ１１，Ｃ３１以外の容量素子の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させるには不十分な電圧である。一方、容量素子Ｃ１１，Ｃ３１の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させることができる電圧である。すなわち、貫通電極ＥＬ３と、導電層ＬＢ１，ＬＢ３との間のアンチヒューズ膜ＡＦには、ストレス電圧が供給される。
次に、ロウデコーダ１３は、図１４に示したように、タイミングｔ２３において、プリチャージ信号ＳＰを高レベルから低レベルに変化させる（図１４（Ｂ））。これにより、スイッチＳＷ１はオフ状態になり、貫通電極ＥＬ３は、電気的にフローティング状態になる。このタイミングｔ２３の後のしばらくの間、図１５に示した状態が維持される。すなわち、貫通電極ＥＬ３と、導電層ＬＢ１，ＬＢ３との間のアンチヒューズ膜ＡＦにおけるストレス電圧は、しばらくの間維持される。そして、その後、このストレス電圧により、貫通電極ＥＬ３と導電層ＬＢ１との間のアンチヒューズ膜ＡＦ、および貫通電極ＥＬ３と導電層ＬＢ３との間のアンチヒューズ膜ＡＦのうちのどちらかの抵抗状態が、高抵抗状態から低抵抗状態に変化する。この例では、貫通電極ＥＬ３と導電層ＬＢ１との間のアンチヒューズ膜ＡＦ（図１３に示した部分Ｗ３）の抵抗状態が高抵抗状態から低抵抗状態に変化する。このようにして、貫通電極ＥＬ３と導電層ＬＢ１とが電気的に接続される。
図１６は、貫通電極ＥＬ３と導電層ＬＢ１とが電気的に接続された後の、コンタクト部１２の等価回路を表すものである。上述したように、貫通電極ＥＬ３と導電層ＬＢ１とが電気的に接続されたため、図１５における容量素子Ｃ１１を削除している。スイッチＳＷ１はオフ状態を維持しているため、貫通電極ＥＬ３にチャージされた電荷Ｑｏは、５／２×Ｃｐ×Ｖｗのままであるが、電圧Ｖｏは、３７／７９×Ｖｗへと低下する。このとき、各容量素子の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させるには不十分な電圧である。
このようにして、図１４（Ｃ）に示したように、貫通電極ＥＬ３の電圧Ｖｏは、貫通電極ＥＬ３と導電層ＬＢ１との間のアンチヒューズ膜ＡＦ（部分Ｗ３）の抵抗状態が高抵抗状態から低抵抗状態に変化したのに応じて、書込電圧Ｖｗから３７／７９×Ｖｗに低下する。
そして、ロウデコーダ１３は、タイミングｔ２４において、スイッチング信号ＳＳを高レベルから低レベルに変化させる（図１４（Ａ））。これにより、貫通電極ＥＬ１，ＥＬ２が接地され、その結果、導電層ＬＢ２，ＬＢ４が接地される。
（貫通電極ＥＬ４）
図１７は、貫通電極ＥＬ４を、導電層ＬＢ３と接続する工程を表すものである。この工程では、ロウデコーダ１３は、貫通電極ＥＬ１〜ＥＬ４以外の、貫通電極ＥＬ５〜ＥＬ８を接地する。また、ロウデコーダ１３は、スイッチング信号ＳＳを用いてスイッチＳＷ２を制御することにより、貫通電極ＥＬ１〜ＥＬ３に対して書込電圧Ｖｗの半分の電圧Ｖｗ／２を印加する。そして、ロウデコーダ１３は、プリチャージ信号ＳＰを用いてスイッチＳＷ１をオンさせることにより、貫通電極ＥＬ４に対して書込電圧Ｖｗを印加する。
図１８は、この工程における信号印加動作を表すものであり、（Ａ）はスイッチング信号ＳＳの波形を示し、（Ｂ）はプリチャージ信号ＳＰの波形を示し、（Ｃ）は書込電圧Ｖｗを印加する貫通電極（この例では貫通電極ＥＬ４）における電圧Ｖｏの波形を示す。
まず、ロウデコーダ１３は、タイミングｔ３１において、スイッチング信号ＳＳを低レベルから高レベルに変化させる（図１８（Ａ））。これにより、貫通電極ＥＬ１〜ＥＬ３に電圧Ｖｗ／２が印加され、その結果、導電層ＬＢ１，ＬＢ２，ＬＢ４の電圧がＶｗ／２になる。
次に、ロウデコーダ１３は、タイミングｔ３２において、プリチャージ信号ＳＰを低レベルから高レベルに変化させる（図１８（Ｂ））。これにより、スイッチＳＷ１はオン状態になり、貫通電極ＥＬ４の電圧Ｖｏが書込電圧Ｖｗになる（図１８（Ｃ））。
図１９は、貫通電極ＥＬ４に対してプリチャージを行っているときの、コンタクト部１２の等価回路を表すものである。容量素子Ｃ１１は、貫通電極ＥＬ４と導電層ＬＢ１との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ２１は、貫通電極ＥＬ４と導電層ＬＢ２との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ３１は、貫通電極ＥＬ４と導電層ＬＢ３との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ４１は、貫通電極ＥＬ４と導電層ＬＢ４との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ１２は、貫通電極ＥＬ５〜ＥＬ８と導電層ＬＢ１との間の寄生キャパシタンス（容量値４Ｃｐ）に対応するものである。容量素子Ｃ２２は、貫通電極ＥＬ５〜ＥＬ８と導電層ＬＢ２との間の寄生キャパシタンス（容量値４Ｃｐ）に対応するものである。容量素子Ｃ３２は、貫通電極ＥＬ５〜ＥＬ８と導電層ＬＢ３との間の寄生キャパシタンス（容量値４Ｃｐ）に対応するものである。容量素子Ｃ４２は、貫通電極ＥＬ５〜ＥＬ８と導電層ＬＢ４との間の寄生キャパシタンス（容量値４Ｃｐ）に対応するものである。容量素子Ｃ３３は、貫通電極ＥＬ１〜ＥＬ３と導電層ＬＢ３との間の寄生キャパシタンス（容量値３Ｃｐ）に対応するものである。
このとき、貫通電極ＥＬ４にチャージされた電荷Ｑｏは、３５／１６×Ｃｐ×Ｖｗである。また、導電層ＬＢ３における電圧Ｖ３は、５／１６×Ｖｗであり、導電層ＬＢ１，ＬＢ２，ＬＢ４における電圧Ｖ１，Ｖ２，Ｖ４は、１／２×Ｖｗである。すなわち、容量素子Ｃ３１以外の容量素子の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させるには不十分な電圧である。一方、容量素子Ｃ３１の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させることができる電圧である。すなわち、貫通電極ＥＬ４と、導電層ＬＢ３との間のアンチヒューズ膜ＡＦには、ストレス電圧が供給される。
次に、ロウデコーダ１３は、図１８に示したように、タイミングｔ３３において、プリチャージ信号ＳＰを高レベルから低レベルに変化させる（図１４（Ｂ））。これにより、スイッチＳＷ１はオフ状態になり、貫通電極ＥＬ４は、電気的にフローティング状態になる。このタイミングｔ３３の後のしばらくの間、図１９に示した状態が維持される。すなわち、貫通電極ＥＬ４と、導電層ＬＢ３との間のアンチヒューズ膜ＡＦにおけるストレス電圧は、しばらくの間維持される。そして、その後、このストレス電圧により、貫通電極ＥＬ４と導電層ＬＢ３との間のアンチヒューズ膜ＡＦ（図１７に示した部分Ｗ４）の抵抗状態が、高抵抗状態から低抵抗状態に変化する。このようにして、貫通電極ＥＬ４と導電層ＬＢ３とが電気的に接続される。
図２０は、貫通電極ＥＬ４と導電層ＬＢ３とが電気的に接続された後の、コンタクト部１２の等価回路を表すものである。上述したように、貫通電極ＥＬ４と導電層ＬＢ３とが電気的に接続されたため、図１９における容量素子Ｃ３１を削除している。スイッチＳＷ１はオフ状態を維持しているため、貫通電極ＥＬ４にチャージされた電荷Ｑｏは、３５／１６×Ｃｐ×Ｖｗのままであるが、電圧Ｖｏは、８３／１６０×Ｖｗへと低下する。このとき、各容量素子の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させるには不十分な電圧である。
このようにして、図１８（Ｃ）に示したように、貫通電極ＥＬ４の電圧Ｖｏは、貫通電極ＥＬ４と導電層ＬＢ３との間のアンチヒューズ膜ＡＦ（部分Ｗ４）の抵抗状態が高抵抗状態から低抵抗状態に変化したのに応じて、書込電圧Ｖｗから８３／１６０×Ｖｗに低下する。
そして、ロウデコーダ１３は、タイミングｔ３４において、スイッチング信号ＳＳを高レベルから低レベルに変化させる（図１８（Ａ））。これにより、貫通電極ＥＬ〜ＥＬ３が接地され、その結果、導電層ＬＢ１，ＬＢ２，ＬＢ４が接地される。
以上のようにして、貫通電極ＥＬ１は導電層ＬＢ４に電気的に接続され、貫通電極ＥＬ２は導電層ＬＢ２に電気的に接続され、貫通電極ＥＬ３は導電層ＬＢ１に電気的に接続され、貫通電極ＥＬ４は導電層ＬＢ３に電気的に接続される。
なお、貫通電極ＥＬと、その貫通電極ＥＬに接続される導電層ＬＢとの組み合わせは、素子ばらつき等に左右されてしまうため、一意的に決定することはできない。しかしながら、各貫通電極ＥＬはいずれかの導電層ＬＢに接続されるので、論理アドレスと物理アドレスとの対応関係が重複することはないので、装置の利用者の不利益にはならない。
このように、記憶装置１では、コンタクト部１２において、積層された絶縁層ＬＡおよび導電層ＬＢを貫通するように貫通電極ＥＬを形成するとともに、その貫通電極ＥＬを覆うようにアンチヒューズ膜ＡＦを形成したので、面積を小さくすることができる。すなわち、例えば、特許文献１，２に記載の技術では、コンタクト部において、複数の導電層を階段状に形成したので、コンタクト部の面積が大きくなってしまい、その結果、記憶装置自体の面積も大きくなってしまう。一方、記憶装置１では、コンタクト部１２においても、アレイ部１１と同様に絶縁層ＬＡおよび導電層ＬＢを積層し、貫通電極ＥＬを介して導電層ＬＢに接続するようにしたので、コンタクト部の面積を削減することができ、その結果、記憶装置自体の面積を削減することができる。
また、記憶装置１では、積層された絶縁層ＬＡおよび導電層ＬＢを貫通するように貫通電極ＥＬを形成し、その後にアンチヒューズ膜ＡＦにストレス電圧を印加することにより、貫通電極ＥＬと導電層ＬＢとを電気的に接続するようにしたので、製造工程の数を減らすことができる。すなわち、例えば、特許文献１，２の技術では、複数の導電層を階段状に形成した後に、これらの導電層へのコンタクトを、互いに異なる工程で形成する。すなわち、コンタクトを形成する際、導電層の層数と同じ数の工程が必要になってしまう。一方、記憶装置１では、アンチヒューズ膜ＡＦにストレス電圧を印加することにより、貫通電極ＥＬと導電層ＬＢとを電気的に接続するようにした。これにより、記憶装置１では、製造工程の数を抑えることができ、その結果、製造コストを削減することができる。
（貫通電極ＥＬの数について）
上述した例では、４層の導電層ＬＢ１〜ＬＢ４と８つの貫通電極ＥＬ１〜ＥＬ８とを設けている。貫通電極ＥＬの数が少ない場合には、貫通電極ＥＬと導電層ＬＢとが正常に接続されないおそれがある。以下に、４層の導電層ＬＢ１〜ＬＢ４と５つの貫通電極ＥＬ１〜ＥＬ５を設けた例（参考例Ｒ１）と、４層の導電層ＬＢ１〜ＬＢ４と６つの貫通電極ＥＬ１〜ＥＬ６を設けた例（参考例Ｒ２）を用いて説明する。
図２１は、４層の導電層ＬＢ１〜ＬＢ４と５つの貫通電極ＥＬ１〜ＥＬ５を設けた参考例Ｒ１において、貫通電極ＥＬ４を、導電層ＬＢ３と接続する工程を表すものである。すなわち、すでに、貫通電極ＥＬ１は導電層ＬＢ４に接続されており、貫通電極ＥＬ２は導電層ＬＢ２に電気的に接続されており、貫通電極ＥＬ３は導電層ＬＢ１に電気的に接続されている。この工程では、ロウデコーダ１３は、貫通電極ＥＬ５を接地する。
図２２は、貫通電極ＥＬ４に対してプリチャージを行っているときの、コンタクト部１２の等価回路を表すものである。容量素子Ｃ１１は、貫通電極ＥＬ４と導電層ＬＢ１との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ２１は、貫通電極ＥＬ４と導電層ＬＢ２との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ３１は、貫通電極ＥＬ４と導電層ＬＢ３との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ４１は、貫通電極ＥＬ４と導電層ＬＢ４との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ１２は、貫通電極ＥＬ５と導電層ＬＢ１との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ２２は、貫通電極ＥＬ５と導電層ＬＢ２との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ３２は、貫通電極ＥＬ５と導電層ＬＢ３との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ４２は、貫通電極ＥＬ５と導電層ＬＢ４との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ３３は、貫通電極ＥＬ１〜ＥＬ３と導電層ＬＢ３との間の寄生キャパシタンス（容量値３Ｃｐ）に対応するものである。
このとき、貫通電極ＥＬ４にチャージされた電荷Ｑｏは、２×Ｃｐ×Ｖｗである。また、導電層ＬＢ１〜ＬＢ４における電圧Ｖ１〜Ｖ４は、１／２×Ｖｗである。すなわち、これらの容量素子の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させるには不十分な電圧である。すなわち、この工程では、貫通電極ＥＬ４を導電層ＬＢ３に接続することはできない。
図２３は、４層の導電層ＬＢ１〜ＬＢ４と６つの貫通電極ＥＬ１〜ＥＬ６を設けた参考例Ｒ２において、貫通電極ＥＬ４を、導電層ＬＢ３と接続する工程を表すものである。この工程では、ロウデコーダ１３は、貫通電極ＥＬ５，ＥＬ６を接地する。
図２４は、貫通電極ＥＬ４に対してプリチャージを行っているときの、コンタクト部１２の等価回路を表すものである。容量素子Ｃ１１は、貫通電極ＥＬ４と導電層ＬＢ１との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ２１は、貫通電極ＥＬ４と導電層ＬＢ２との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ３１は、貫通電極ＥＬ４と導電層ＬＢ３との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ４１は、貫通電極ＥＬ４と導電層ＬＢ４との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ１２は、貫通電極ＥＬ５，ＥＬ６と導電層ＬＢ１との間の寄生キャパシタンス（容量値２Ｃｐ）に対応するものである。容量素子Ｃ２２は、貫通電極ＥＬ５，ＥＬ６と導電層ＬＢ２との間の寄生キャパシタンス（容量値２Ｃｐ）に対応するものである。容量素子Ｃ３２は、貫通電極ＥＬ５，ＥＬ６と導電層ＬＢ３との間の寄生キャパシタンス（容量値２Ｃｐ）に対応するものである。容量素子Ｃ４２は、貫通電極ＥＬ５，ＥＬ６と導電層ＬＢ４との間の寄生キャパシタンス（容量値２Ｃｐ）に対応するものである。容量素子Ｃ３３は、貫通電極ＥＬ１〜ＥＬ３と導電層ＬＢ３との間の寄生キャパシタンス（容量値３Ｃｐ）に対応するものである。
このとき、貫通電極ＥＬ４にチャージされた電荷Ｑｏは、２５／１２×Ｃｐ×Ｖｗである。また、導電層ＬＢ３における電圧Ｖ３は、５／１２×Ｖｗであり、導電層ＬＢ１，ＬＢ２，ＬＢ４における電圧Ｖ１，Ｖ２，Ｖ４は、１／２×Ｖｗである。すなわち、容量素子Ｃ３１以外の容量素子の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させるには不十分な電圧である。一方、容量素子Ｃ３１の両端間の電圧は、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させることができる電圧である。これにより、貫通電極ＥＬ４と導電層ＬＢ３との間のアンチヒューズ膜ＡＦの抵抗状態は高抵抗状態から低抵抗状態に変化し、貫通電極ＥＬ４と導電層ＬＢ３とが電気的に接続される。
図２５は、貫通電極ＥＬ４と導電層ＬＢ３とが電気的に接続された後の、コンタクト部１２の等価回路を表すものである。上述したように、貫通電極ＥＬ４と導電層ＬＢ３とが電気的に接続されたため、図２４における容量素子Ｃ３１を削除している。スイッチＳＷ１はオフ状態を維持しているため、貫通電極ＥＬ４にチャージされた電荷Ｑｏは、２５／１２×Ｃｐ×Ｖｗのままであるが、電圧Ｖｏは、６１／９６×Ｖｗへと低下する。このとき、容量素子Ｃ３２の両端間の電圧は、６１／９６×Ｖｗである。この６１／９６×Ｖｗは、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させることができる電圧である。すなわち、貫通電極ＥＬ４と、導電層ＬＢ５，ＬＢ６との間のアンチヒューズ膜ＡＦには、ストレス電圧が供給され、その結果、いわゆる誤書込が生じるおそれがある。
このように、貫通電極ＥＬの数が少ない場合には、貫通電極ＥＬと導電層ＬＢとが正常に接続されないおそれがある。そこで、より一般的なケースとして、Ｎ層の導電層ＬＢ１〜ＬＢ（Ｎ）とＭ本の貫通電極ＥＬ１〜ＥＬ（Ｍ）を設けた場合を想定し、貫通電極ＥＬと導電層ＬＢとを正常に接続するための、導電層ＬＢの層数Ｎと貫通電極ＥＬの本数Ｍとの関係を検討する。
図２６は、Ｎ本目の貫通電極ＥＬ（Ｎ）を、導電層ＬＢ３と接続する工程を表すものである。すなわち、このとき、すでに、貫通電極ＥＬ１〜ＥＬ（Ｎ−１）は導電層ＬＢ３以外の導電層に接続されている。この工程では、ロウデコーダ１３は、貫通電極ＥＬ（Ｎ＋１）〜ＥＬ（Ｍ）を接地する。また、ロウデコーダ１３は、スイッチング信号ＳＳを用いてスイッチＳＷ２を制御することにより、貫通電極ＥＬ１〜ＥＬ（Ｎ−１）に対して書込電圧Ｖｗの半分の電圧Ｖｗ／２を印加する。そして、ロウデコーダ１３は、プリチャージ信号ＳＰを用いてスイッチＳＷ１をオンさせることにより、貫通電極ＥＬ（Ｎ）に対して書込電圧Ｖｗを印加する。
図２７は、貫通電極ＥＬ（Ｎ）に対してプリチャージを行っているときの、コンタクト部１２の等価回路を表すものである。容量素子Ｃ１１は、貫通電極ＥＬ（Ｎ）と導電層ＬＢ１との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ２１は、貫通電極ＥＬ（Ｎ）と導電層ＬＢ２との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ３１は、貫通電極ＥＬ（Ｎ）と導電層ＬＢ３との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ（Ｎ）１は、貫通電極ＥＬ（Ｎ）と導電層ＬＢ（Ｎ）との間の寄生キャパシタンス（容量値Ｃｐ）に対応するものである。容量素子Ｃ１２は、貫通電極ＥＬ（Ｎ＋１）〜ＥＬ（Ｍ）と導電層ＬＢ１との間の寄生キャパシタンス（容量値（Ｍ−Ｎ）×Ｃｐ）に対応するものである。容量素子Ｃ２２は、貫通電極ＥＬ（Ｎ＋１）〜ＥＬ（Ｍ）と導電層ＬＢ２との間の寄生キャパシタンス（容量値（Ｍ−Ｎ）×Ｃｐ）に対応するものである。容量素子Ｃ３２は、貫通電極ＥＬ（Ｎ＋１）〜ＥＬ（Ｍ）と導電層ＬＢ３との間の寄生キャパシタンス（容量値（Ｍ−Ｎ）×Ｃｐ）に対応するものである。容量素子Ｃ（Ｎ）２は、貫通電極ＥＬ（Ｎ＋１）〜ＥＬ（Ｍ）と導電層ＬＢ（Ｎ）との間の寄生キャパシタンス（容量値（Ｍ−Ｎ）×Ｃｐ）に対応するものである。容量素子Ｃ３３は、貫通電極ＥＬ１〜ＥＬ（Ｎ−１）と導電層ＬＢ３との間の寄生キャパシタンス（容量値（Ｎ−１）×Ｃｐ）に対応するものである。
このとき、貫通電極ＥＬ（Ｎ）には、図２７に示した電荷Ｑｏがチャージされる。また、導電層ＬＢ３における電圧Ｖ３は、（Ｎ＋１）／（２Ｍ）×Ｖｗであり、その他の導電層における電圧Ｖ（ｎ）（ｎ≠３）は１／２×Ｖｗである。また、書込電圧Ｖｗを印加している貫通電極ＥＬ（Ｎ）における電圧Ｖｏと電圧Ｖ３との差電圧Ｖｏ−Ｖ３は（２Ｍ−Ｎ−１）／（２Ｍ）×Ｖｗである。以下、この差電圧を電圧Ｖａとする。貫通電極ＥＬ（Ｎ）を導電層ＬＢ３と接続するためには、この電圧Ｖａが、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させることができる電圧である必要がある。
図２８は、貫通電極ＥＬ（Ｎ）と導電層ＬＢ３とが電気的に接続された後の、コンタクト部１２の等価回路を表すものである。電圧Ｖｏは、（（３Ｎ−１）×Ｍ−Ｎ−１）／（２Ｍ×（Ｍ＋Ｎ−２））×Ｖｗへと低下する。以下、この電圧Ｖｏを電圧Ｖｂとする。誤書込を避けるためには、この電圧Ｖｂは、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させない電圧である必要がある。
このように、電圧Ｖａは、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させることができる電圧であり、電圧Ｖｂは、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させない電圧ある。よって、電圧Ｖａは電圧Ｖｂよりも大きい（Ｖａ＞Ｖｂ）。この条件を満たすためには、導電層ＬＢの層数Ｎと、貫通電極ＥＬの本数Ｍとは、以下の式で表される関係を満たす必要がある。
Figure 2016225364
 すなわち、貫通電極ＥＬの本数Ｍは、おおよそ、“１．３７×Ｎ＋１”により得られる本数以上必要である。導電層ＬＢの層数Ｎが４である場合（Ｎ＝４）、貫通電極ＥＬの本数Ｍは７以上（Ｍ≧７）となる。層数Ｎが十分に大きい場合には、右辺の第２項は無視できるため、貫通電極ＥＬの本数Ｍは、おおよそ“１．３７×Ｎ”により得られる本数以上必要である。
このように、記憶装置１では、式（１）を満たすように、貫通電極ＥＬの本数Ｍおよび導電層ＬＢの層数Ｎを設定することにより、貫通電極ＥＬと導電層ＬＢとを正常に接続することができる。
［効果］
以上のように本実施の形態では、積層された絶縁層および導電層を貫通するように貫通電極を形成するとともに、その貫通電極を覆うようにアンチヒューズ層を形成したので、面積を小さくすることができる。
本実施の形態では、アンチヒューズ膜にストレス電圧を印加することにより、貫通電極と導電層とを電気的に接続するようにしたので、製造工程の数を抑えることができ、その結果、製造コストを削減することができる。
［変形例１］
上記実施の形態では、８本の貫通電極ＥＬのうちの４本を、導電層ＬＢに接続したが、これに限定されるものではなく、例えば、残りの４本をさらに導電層ＬＢに接続してもよい。以下に、その詳細を説明する。
図２９は、貫通電極ＥＬ５を、貫通電極ＥＬ１が接続されている導電層（この例では導電層ＬＢ４）に接続する工程を表すものである。この工程では、ロウデコーダ１３は、貫通電極ＥＬ１を接地する。これにより、導電層ＬＢ４は、この貫通電極ＥＬ１を介して接地される。そして、ロウデコーダ１３は、スイッチング信号ＳＳ２を用いてスイッチＳＷ３を制御することにより、貫通電極ＥＬ５に対して電圧Ｖｗ２を印加する。この電圧Ｖｗ２を十分に高く設定することにより、貫通電極ＥＬ５と導電層ＬＢ４との間のアンチヒューズ膜ＡＦ（部分Ｗ５）の抵抗状態を高抵抗状態から低抵抗状態にすることができる。その際、さらに、貫通電極ＥＬ１と導電層ＬＢ４との間のアンチヒューズ膜ＡＦ（部分Ｗ１）における抵抗値をより低くすることができる。
同様に、貫通電極ＥＬ６を、貫通電極ＥＬ２が接続されている導電層（この例では導電層ＬＢ２）に接続するためには、貫通電極ＥＬ２を接地するとともに、貫通電極ＥＬ６に対して電圧Ｖｗ２を印加する。また、貫通電極ＥＬ７を、貫通電極ＥＬ３が接続されている導電層（この例では導電層ＬＢ１）に接続するためには、貫通電極ＥＬ３を接地するとともに、貫通電極ＥＬ７に対して電圧Ｖｗ２を印加する。また、貫通電極ＥＬ８を、貫通電極ＥＬ４が接続されている導電層（この例では導電層ＬＢ３）に接続するためには、貫通電極ＥＬ４を接地するとともに、貫通電極ＥＬ８に対して電圧Ｖｗ２を印加する。
図３０は、このような工程を行った後のコンタクト部１２の一例を表すものである。この例では、貫通電極ＥＬ１，ＥＬ５は導電層ＬＢ４に電気的に接続され、貫通電極ＥＬ２，ＥＬ６は導電層ＬＢ２に電気的に接続され、貫通電極ＥＬ３，ＥＬ７は導電層ＬＢ１に電気的に接続され、導電層ＥＬ４，ＥＬ８は導電層ＬＢ３に電気的に接続されている。
この構成により、ロウデコーダ１３は、記憶装置１の動作時において、２つの貫通電極ＥＬ１，ＥＬ５を介して導電層ＬＢ４に信号を供給し、２つの貫通電極ＥＬ２，ＥＬ６を介して導電層ＬＢ２に信号を供給し、２つの貫通電極ＥＬ３，ＥＬ７を介して導電層ＬＢ１に信号を供給し、２つの貫通電極ＥＬ４，ＥＬ８を介して導電層ＬＢ３に信号を供給することができる。すなわち、ロウデコーダ１３は、アレイ部１１とより低いインピーダンスで接続されるため、アレイ部１１を駆動しやすくすることができる。
［変形例２］
上記実施の形態では、図９，１０等に示したように、スイッチング信号ＳＳおよびプリチャージ信号ＳＰを用いて貫通電極ＥＬに電圧を印加したが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
図３１は、Ｎ本目の貫通電極ＥＬ（Ｎ）を、導電層ＬＢ３と接続する工程を表すものである。すなわち、このとき、すでに、貫通電極ＥＬ１〜ＥＬ（Ｎ−１）は導電層ＬＢ１，ＬＢ２，ＬＢ４〜ＬＢ（Ｎ）に接続されている。この工程では、ロウデコーダ１３は、貫貫通電極ＥＬ（Ｎ＋１）〜ＥＬ（Ｍ）を接地する。また、ロウデコーダ１３は、スイッチング信号ＳＳ３を用いてスイッチＳＷ４をオンさせることにより、貫通電極ＥＬ１〜ＥＬ（Ｎ−１）に対して書込電圧Ｖｗの半分の電圧Ｖｗ／２を印加する。そして、ロウデコーダ１３は、プリチャージ信号ＳＰを用いてスイッチＳＷ１をオンさせることにより、貫通電極ＥＬ（Ｎ）に対して書込電圧Ｖｗを印加する。
図３２は、この工程における信号印加動作を表すものであり、（Ａ）はスイッチング信号ＳＳ３の波形を示し、（Ｂ）はプリチャージ信号ＳＰの波形を示し、（Ｃ）は書込電圧Ｖｗを印加する貫通電極（この例では貫通電極ＥＬ（Ｎ））における電圧Ｖｏの波形を示す。
まず、ロウデコーダ１３は、タイミングｔ４１において、スイッチング信号ＳＳ３を低レベルから高レベルに変化させる（図３２（Ａ））。これにより、スイッチＳＷ４はオン状態になり、貫通電極ＥＬ１〜ＥＬ（Ｎ−１）に電圧Ｖｗ／２が印加される。これと同時に、ロウデコーダ１３は、プリチャージ信号ＳＰを低レベルから高レベルに変化させる（図３２（Ｂ））。これにより、スイッチＳＷ１がオン状態になり、貫通電極ＥＬ（Ｎ）の電圧Ｖｏが書込電圧Ｖｗになる（図３２（Ｃ））。そして、ロウデコーダ１３は、このタイミングｔ４１〜ｔ４２の期間においてプリチャージを行う。
図３３は、貫通電極ＥＬ（Ｎ）に対してプリチャージを行っているときの、コンタクト部１２の等価回路を表すものである。各容量素子は、上記実施の形態の場合（図２７）と同様である。貫通電極ＥＬ１〜ＥＬ（Ｎ−１）には、図３３に示した電荷Ｑｃがチャージされる。各ノードの電圧は、上記実施の形態の場合（図２７）と同様である。貫通電極ＥＬ（Ｎ）を導電層ＬＢ３と接続するためには、電圧Ｖａ（＝Ｖｏ−Ｖ３）が、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させることができる電圧である必要がある。
図３４は、貫通電極ＥＬ（Ｎ）と導電層ＬＢ３とが電気的に接続された後の、コンタクト部１２の等価回路を表すものである。この例では、スイッチＳＷ４がオフ状態になるため、上記実施の形態の場合（図２８）とは異なり、貫通電極ＥＬ１〜ＥＬ（Ｎ−１）にチャージされた電荷Ｑｃは維持される。そして、電圧Ｖｏは、図３４に示した式で表される電圧へと低下する。以下、この電圧Ｖｏを電圧Ｖｂとする。誤書込を避けるためには、この電圧Ｖｏは、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させない電圧である必要がある。
電圧Ｖａを電圧Ｖｂよりも大きく（Ｖａ＞Ｖｂ）するためには、導電層ＬＢの層数Ｎと、貫通電極ＥＬの本数Ｍとは、以下の式で表される関係を満たす必要がある。
Figure 2016225364
 すなわち、貫通電極ＥＬの本数Ｍは、おおよそ、“１．３７×Ｎ＋０．５８”により得られる本数以上必要である。すなわち、上記実施の形態の場合（式（１））に比べ、本数Ｍの条件をやや緩和することができる。
［変形例３］
上記実施の形態では、本技術をＮＡＮＤ型フラッシュメモリに適用したが、これに限定されるものではなく、これに代えて、例えば、抵抗変化素子を用いた記憶装置に適用してもよい。以下に、本変形例について詳細に説明する。
図３５は、本変形例に係る記憶装置２の一構成例を表すものである。記憶装置２は、メモリセルアレイ２０と、ロウデコーダ２３と、カラムデコーダ２４と、センスアンプ・データ入出力部２５と、制御部２６とを備えている。
メモリセルアレイ２０は、アレイ部２１と、コンタクト部２２とを有している。アレイ部２１は、複数のメモリ素子２９と、複数のソース線ＳＬと、複数のワード線ＷＬと、複数のビット線ＢＬとを有している。メモリ素子２９は、抵抗変化素子である。複数のソース線ＳＬは、コンタクト部２２を介してロウデコーダ２３に接続されている。複数のワード線ＷＬおよび複数のビット線ＢＬは、カラムデコーダ２４に接続されている。コンタクト部２２は、ロウデコーダ２３がアレイ部２１のソース線ＳＬに接続するためのコンタクトとして機能するものである。
ロウデコーダ２３は、制御部２６から供給されたロウアドレス信号をデコードし、デコードされた信号をメモリセルアレイ２０のアレイ部２１に供給するものである。ロウデコーダ２３は、メモリセルアレイ２０のコンタクト部２２の貫通電極ＥＬを介して、アレイ部２１のソース線ＳＬに接続されている。また、ロウデコーダ２３は、記憶装置２の製造工程において、貫通電極ＥＬに対して信号を供給することにより、貫通電極ＥＬと導電層ＬＢとを電気的に接続させる機能をも有している。
カラムデコーダ２４は、制御部２６から供給されたカラムアドレス信号をデコードし、デコードされた信号をメモリセルアレイ２０のアレイ部２１に供給するものである。また、カラムデコーダ２４は、センスアンプ・データ入出力部２５から供給されたデータをアレイ部２１に書き込み、あるいはアレイ部２１から読み出したデータをセンスアンプ・データ入出力部２５に供給する機能をも有している。カラムデコーダ２４は、アレイ部２１におけるワード線ＷＬおよびビット線ＢＬに接続されている。
センスアンプ・データ入出力部２５は、カラムデコーダ２４から供給されたデータを増幅するものである。また、センスアンプ・データ入出力部２５は、外部との間でデータのやり取りを行う機能をも有している。
制御部２６は、ロウデコーダ２３、カラムデコーダ２４、およびセンスアンプ・データ入出力部２５の動作を制御するものである。
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の実施の形態では、本技術を記憶装置に適用したが、これに限定されるものではなく、交互に積層された複数の導電層および複数の絶縁層を備えた様々な半導体装置に適用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。
（１）第１の領域および前記第１の領域に電気的に接続するための第２の領域にわたって、交互に積層された複数の導電層および複数の絶縁層と、
前記第２の領域において、前記複数の導電層および前記複数の絶縁層を貫通する複数の貫通電極と、
各貫通電極と各導電層との間に形成されたアンチヒューズと
を備えた半導体装置。
（２）各貫通電極は、前記複数の導電層のうちの単一の導電層に、その貫通電極とその導電層との間に形成されたアンチヒューズを介して電気的に接続された
前記（１）に記載の半導体装置。
（３）各貫通電極は、前記複数の導電層のうちの単一の導電層とそれぞれ対応づけられ、
対応づけられた貫通電極および導電層の間に形成されたアンチヒューズの抵抗状態は低抵抗状態であり、
対応づけられていない貫通電極および導電層の間に形成されたアンチヒューズの抵抗状態は高抵抗状態である
前記（１）または（２）に記載の半導体装置。
（４）前記複数の貫通電極のうちの第１の貫通電極は、前記複数の導電層のうちの第１の導電層に、前記第１の貫通電極と前記第１の導電層との間に形成されたアンチヒューズを介して電気的に接続され、
前記複数の貫通電極のうちの第２の貫通電極は、前記第１の導電層に、前記第２の貫通電極と前記第１の導電層との間に形成されたアンチヒューズを介して電気的に接続されている
前記（１）から（３）のいずれかに記載の半導体装置。
（５）前記複数の貫通電極の数は、前記複数の導電層の数より多い
前記（１）から（４）のいずれかに記載の半導体装置。
（６）前記複数の貫通電極の数は、前記複数の導電層の数の１．３７倍以上である
前記（５）に記載の半導体装置。
（７）前記第１の領域に形成されたメモリアレイを備えた
前記（１）から（６）のいずれかに記載の半導体装置。
（８）交互に積層された複数の導電層および複数の絶縁層を貫通し、前記複数の導電層との間にアンチヒューズが形成された複数の貫通電極から、第１の貫通電極を選択し、
前記複数の貫通電極のうちの前記第１の貫通電極以外の貫通電極に対して第１の電圧を印加するとともに、前記第１の貫通電極に対して第２の電圧を印加する
半導体装置の製造方法。
（９）前記第１の貫通電極に対して、前記第２の電圧を印加した後、前記第１の貫通電極を電気的にフローティングにする
前記（８）に記載の半導体装置の製造方法。
（１０）前記複数の貫通電極のうちの前記第１の貫通電極以外の貫通電極から、第２の貫通電極を選択し、
前記複数の貫通電極のうちの前記第１の貫通電極および前記第２の貫通電極以外の貫通電極に対して前記第１の電圧を印加するとともに、前記第２の貫通電極に対して前記第２の電圧を印加し、前記第１の貫通電極に対して前記第１の電圧と前記第２の電圧の間の第３の電圧を印加する
前記（８）または（９）に記載の半導体装置の製造方法。
（１１）前記第２の貫通電極に対して、前記第２の電圧を印加した後、前記第２の貫通電極を電気的にフローティングにする
前記（１０）に記載の半導体装置の製造方法。
（１２）前記第２の貫通電極を電気的にフローティングにする際、前記第１の貫通電極に対して前記第３の電圧を印加し続ける
前記（１１）に記載の半導体装置の製造方法。
（１３）前記第２の貫通電極を電気的にフローティングにする際、前記第１の貫通電極をも電気的にフローティングにする。
前記（１１）に記載の半導体装置の製造方法。
（１４）前記第１の電圧は接地電圧であり、
前記第３の電圧は前記第１の電圧の半分の電圧である
前記（１０）から（１３）のいずれかに記載の半導体装置の製造方法。
（１５）前記複数の貫通電極のうちまだ選択されていない貫通電極から第３の貫通電極を選択し、
前記第１の貫通電極に前記第１の電圧を印加するとともに、前記第３の貫通電極に第４の電圧を印加する
前記（８）から（１４）のいずれかに記載の半導体装置の製造方法。
１，２…記憶装置、１０，２０…メモリセルアレイ、１１，２１…アレイ部、１２，２２…コンタクト部、１３，２３…ロウデコーダ、１４，２４…カラムデコーダ、１５，２５…センスアンプ・データ入出力部、１６，２６…制御部、１９，２９…メモリ素子、ＡＦ…アンチヒューズ膜、ＢＬ…ビット線、Ｃｐ…容量値、Ｃ１１〜Ｃ１３，Ｃ２１〜Ｃ２３，Ｃ３１〜Ｃ３３，Ｃ４１〜Ｃ４３，…，Ｃ（Ｎ）１，Ｃ（Ｎ）２…容量素子、ＥＬ，ＥＬ１〜ＥＬ８，…，ＥＬ（Ｎ），ＥＬ（Ｎ＋１），ＥＬ（Ｎ＋２），ＥＬ（Ｎ＋３），…，ＥＬ（Ｍ）…貫通電極、ＨＬ…ホール、ＬＡ，ＬＡ１〜ＬＡ５，…，ＬＡ（Ｎ＋１）…絶縁層、ＬＢ，ＬＢ１〜ＬＢ４，ＬＢ（Ｎ）…導電層、Ｑｏ，Ｑｃ…電荷、ＳＬ…ソース線、ＳＰ…プリチャージ信号、ＳＳ，ＳＳ２，ＳＳ３…スイッチング信号、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４…スイッチ、Ｖｗ…書込電圧、Ｖｏ，Ｖ１〜Ｖ４，…，Ｖ（Ｎ），Ｖ（ｎ）…電圧、ＷＬ…ワード線。

Claims (15)

  1. 第１の領域および前記第１の領域に電気的に接続するための第２の領域にわたって、交互に積層された複数の導電層および複数の絶縁層と、
    前記第２の領域において、前記複数の導電層および前記複数の絶縁層を貫通する複数の貫通電極と、
    各貫通電極と各導電層との間に形成されたアンチヒューズと
    を備えた半導体装置。
  2. 各貫通電極は、前記複数の導電層のうちの単一の導電層に、その貫通電極とその導電層との間に形成されたアンチヒューズを介して電気的に接続された
    請求項１に記載の半導体装置。
  3. 各貫通電極は、前記複数の導電層のうちの単一の導電層とそれぞれ対応づけられ、
    対応づけられた貫通電極および導電層の間に形成されたアンチヒューズの抵抗状態は低抵抗状態であり、
    対応づけられていない貫通電極および導電層の間に形成されたアンチヒューズの抵抗状態は高抵抗状態である
    請求項１に記載の半導体装置。
  4. 前記複数の貫通電極のうちの第１の貫通電極は、前記複数の導電層のうちの第１の導電層に、前記第１の貫通電極と前記第１の導電層との間に形成されたアンチヒューズを介して電気的に接続され、
    前記複数の貫通電極のうちの第２の貫通電極は、前記第１の導電層に、前記第２の貫通電極と前記第１の導電層との間に形成されたアンチヒューズを介して電気的に接続されている
    請求項１に記載の半導体装置。
  5. 前記複数の貫通電極の数は、前記複数の導電層の数より多い
    請求項１に記載の半導体装置。
  6. 前記複数の貫通電極の数は、前記複数の導電層の数の１．３７倍以上である
    請求項５に記載の半導体装置。
  7. 前記第１の領域に形成されたメモリアレイを備えた
    請求項１に記載の半導体装置。
  8. 交互に積層された複数の導電層および複数の絶縁層を貫通し、前記複数の導電層との間にアンチヒューズが形成された複数の貫通電極から、第１の貫通電極を選択し、
    前記複数の貫通電極のうちの前記第１の貫通電極以外の貫通電極に対して第１の電圧を印加するとともに、前記第１の貫通電極に対して第２の電圧を印加する
    半導体装置の製造方法。
  9. 前記第１の貫通電極に対して、前記第２の電圧を印加した後、前記第１の貫通電極を電気的にフローティングにする
    請求項８に記載の半導体装置の製造方法。
  10. 前記複数の貫通電極のうちの前記第１の貫通電極以外の貫通電極から、第２の貫通電極を選択し、
    前記複数の貫通電極のうちの前記第１の貫通電極および前記第２の貫通電極以外の貫通電極に対して前記第１の電圧を印加するとともに、前記第２の貫通電極に対して前記第２の電圧を印加し、前記第１の貫通電極に対して前記第１の電圧と前記第２の電圧の間の第３の電圧を印加する
    請求項８に記載の半導体装置の製造方法。
  11. 前記第２の貫通電極に対して、前記第２の電圧を印加した後、前記第２の貫通電極を電気的にフローティングにする
    請求項１０に記載の半導体装置の製造方法。
  12. 前記第２の貫通電極を電気的にフローティングにする際、前記第１の貫通電極に対して前記第３の電圧を印加し続ける
    請求項１１に記載の半導体装置の製造方法。
  13. 前記第２の貫通電極を電気的にフローティングにする際、前記第１の貫通電極をも電気的にフローティングにする。
    請求項１１に記載の半導体装置の製造方法。
  14. 前記第１の電圧は接地電圧であり、
    前記第３の電圧は前記第１の電圧の半分の電圧である
    請求項１０に記載の半導体装置の製造方法。
  15. 前記複数の貫通電極のうちまだ選択されていない貫通電極から第３の貫通電極を選択し、
    前記第１の貫通電極に前記第１の電圧を印加するとともに、前記第３の貫通電極に第４の電圧を印加する
    請求項８に記載の半導体装置の製造方法。
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