CN113517012B - 半导体装置保护电路和相关联的方法、装置和系统 - Google Patents

半导体装置保护电路和相关联的方法、装置和系统 Download PDF

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Abstract

公开半导体装置保护电路和相关联的方法、装置和系统。存储器装置可包含配置成耦合到数个存储器单元的源极SRC板。所述存储器装置还可包含耦合在所述源极板与节点之间的电阻器。另外，所述存储器装置可包含耦合在所述源极板与所述接地电压之间的至少一个晶体管，其中所述至少一个晶体管的栅极耦合到所述节点。所述晶体管可配置成在处理阶段期间将所述SRC板耦合到所述接地电压。所述晶体管可进一步配置成在操作阶段期间将所述SRC板与所述接地电压隔离。

Description

半导体装置保护电路和相关联的方法、装置和系统
优先权要求
本申请要求2020年4月10日申请的美国专利申请第16/846,120号“半导体装置保护电路和相关联的方法、装置和系统(Semiconductor Device Protection Circuits,andAssociated Methods,Devices,and Systems)”的申请日的权益。
技术领域
本公开的实施例大体上涉及保护电路。更具体来说，各种实施例涉及配置成在半导体装置的处理期间保护所述半导体装置的保护电路，且涉及相关方法、装置和系统。
背景技术
存储器装置通常作为计算机或其它电子系统中的内部半导体集成电路提供。存在许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双倍数据速率存储器(DDR)、低功率双倍数据速率存储器(LPDDR)、相变存储器(PCM)和快闪存储器。
存储器装置通常包含能够保持表示数据位的电荷的许多存储器单元。通常，这些存储器单元布置成存储器阵列。可通过经由相关联字线驱动器选择性地激活存储器单元来将数据写入到存储器单元或从存储器单元检索数据。
发明内容
本公开的各种实施例可包含一种装置。所述装置可包含配置成耦合到存储器装置的数个存储器单元的源极(SRC)板。所述装置可进一步包含电阻器，所述电阻器具有耦合到所述SRC板的第一端。此外，所述装置可包含耦合在所述SRC板与接地电压之间的至少一个晶体管，所述至少一个晶体管的栅极耦合到所述电阻器的第二端。
根据本公开的另一实施例，一种方法可包含在一或多个半导体处理步骤期间将半导体装置的源极板耦合到接地电压。所述方法还可包含在所述半导体装置的操作期间将所述源极板与所述接地电压隔离。
本公开的额外实施例包含一种电子系统。所述电子系统可包含至少一个输入装置、至少一个输出装置和以可操作方式耦合到所述输入装置和所述输出装置的至少一个处理器装置。所述电子系统还可包含以可操作方式耦合到所述至少一个处理器装置的至少一个存储器装置。所述至少一个存储器装置可包含耦合到存储器单元阵列的源极板。所述至少一个存储器装置还可包含保护电路，所述保护电路包含耦合在所述源极板与接地电压之间的至少一个晶体管。所述晶体管的栅极耦合到所述接地电压，使得所述晶体管将所述源极板与所述接地电压隔离。所述保护电路进一步包含耦合在所述源极板与所述晶体管的所述栅极之间的电阻器。
附图说明
图1是根据本公开的至少一个实施例的实例存储器装置的框图。
图2是3D存储器装置的一部分的俯视图。
图3描绘根据本公开的各种实施例的实例保护电路。
图4描绘根据本公开的各种实施例的另一实例保护电路。
图5包含根据本公开的各种实施例的半导体装置的简化图示。
图6是根据本公开的各种实施例的利用保护电路的实例方法的流程图。
图7是根据本公开的各种实施例的存储器系统的简化框图。
图8是根据本公开的各种实施例的电子系统的简化框图。
具体实施方式
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器和类似物的各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有通常由逻辑“1”或逻辑“0”标示的两种状态。在其它系统中，可存储多于两种状态。为了存取所存储的信息，电子装置可读取或感测存储器装置中的所存储信息。为了存储信息，电子装置可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器等。存储器装置可以是易失性或非易失性的。非易失性存储器装置(例如，快闪存储器)即使在不存在外部电源的情况下仍可将数据存储很长一段时间。除非通过外部电源进行周期性地刷新，否则易失性存储器装置(例如，DRAM)可能随时间推移而失去其所存储的状态。二进制存储器装置可例如包含充电或放电电容器。
存储器为电子系统提供数据存储。快闪存储器是各种存储器类型中的一种且大量用于现代计算机和装置中。典型的快闪存储器装置可包含具有布置成行和列的大量电荷存储装置(例如，存储器单元，例如非易失性存储器单元)的存储器阵列。在NAND架构类型的快闪存储器中，布置成列的存储装置串联耦合，且所述列的第一存储装置耦合到位线。在“二维NAND”(其在本文中还可称为“2D NAND”)中，存储装置沿着水平表面以行和列的方式布置。在“三维NAND”(其在本文中还可称为“3D NAND”)(一种类型的竖直存储器)中，不仅存储装置在水平阵列中以行和列的方式布置，而且水平阵列的层彼此堆叠以提供存储装置的“三维阵列”。
在3D NAND中，还可称为“字线”的存取线可各自以可操作方式连接对应于三维阵列的相应层的存储装置。在2D NAND中，存取线可以可操作方式连接对应于二维阵列的行或列的存储装置。在2D或3D NAND中，串驱动器可与存取线操作性通信。也就是说，串驱动器可驱动存取线(例如，字线)电压以写入到阵列的电荷存储装置或从阵列的电荷存储装置读取。每一电荷存储装置可通过对装置的浮动栅极充电来进行电编程，且至少部分地通过串驱动器的操作来控制充电。作为另一实例，电荷存储装置可经由捕获层(例如，一或多个氮化物层)编程。
如将由所属领域的技术人员了解，在半导体装置(例如，存储器装置，例如2D或3DNAND装置)的处理期间，半导体装置的源极(SRC)板(例如，经由一或多种导电材料形成，例如多晶硅、硅化物或其组合)可(例如，在刻蚀过程期间)偏置到高电压。更具体来说，例如，在一或多个“侵入”处理步骤(例如，刻蚀到SRC板或靠近SRC板的深接触)期间，SRC板可能不合期望地偏置到高电压(例如，大约25到35伏或更多)。如还将了解，常规控制电路系统(例如，SRC控制电路系统，例如高电压放电电路系统)可能不展现足够低的击穿电压以防止在处理期间SRC板达到这种高电压。SRC板上的高电压的存在可能引起附近特征之间的高电场(例如，由与SRC板相同的多晶硅电平产生的接地特征)。换句话说，因为穿阵列(through-array)触点可在刻蚀过程期间有效地接地，且SRC板可浮动到高电压，所以SRC板与着陆垫(即，用于穿阵列触点)之间的横向电介质可能过度受应力。归因于(例如，在SRC板偏置到高电压时的擦除操作期间)SRC板与附近多晶硅特征之间的减弱电介质的击穿，这一应力可能导致减小的探针良率或可靠性故障。
如下文更充分地描述，本文中所描述的各种实施例可涉及在半导体装置的处理期间保护所述半导体装置的各种部分，且不干扰半导体装置的操作(即，在半导体处理完成之后)。更具体来说，各种实施例涉及一种保护电路(即，半导体装置的保护电路)，所述保护电路配置成(例如，在半导体装置的处理期间)保护接近SRC板和相邻着陆垫(例如，在SRC板与相邻着陆垫之间)定位的电介质，具有最小的管芯大小影响。另外，根据各种实施例，保护电路可配置成充分地减少寄生泄漏(即，在管芯操作期间)，使得保护电路并不大体上干扰半导体装置的操作。如将由所属领域的技术人员了解，相比于常规装置、系统和方法，本文中所公开的各种实施例可减少良率下降和/或可靠性问题。
更具体来说，如下文更充分地描述，本公开的各种实施例包含保护装置(在本文中也称为“保护电路”)，所述保护装置配置成在处理阶段期间将源极(SRC)板耦合到接地电压，且在操作阶段期间将SRC板与接地电压隔离。然而，更具体来说，根据各种实施例，装置(例如，半导体存储器装置)可包含配置成耦合到数个存储器单元的SRC板。所述装置还可包含保护电路。保护电路可包含耦合在SRC板与接地电压之间的至少一个晶体管，其中至少一个晶体管的栅极耦合到节点。保护电路可进一步包含耦合在SRC板与节点之间的电阻式元件(例如，包含一或多个电阻器)。另外，至少一个晶体管可配置成在处理阶段期间(例如，在至少一个刻蚀操作、至少一个化学机械平坦化(CMP)操作、至少一个植入操作、至少一个灰化操作、另一处理操作或其任何组合期间)将SRC板耦合到接地电压。此外，至少一个晶体管可配置成在操作阶段期间(即，在半导体装置的操作期间)将SRC板与接地电压隔离。
尽管本文中参考存储器装置描述各种实施例，但本公开不限于此，且所述实施例可通常适用于可或可不包含半导体装置和/或存储器装置的微电子装置。现将参考附图解释本公开的实施例。
图1包含根据本公开的各种实施例的实例存储器装置100的框图。存储器装置100(其为存储器装置且可本文中可称为存储器装置)可包含例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率DRAM(DDRSDRAM，例如DDR4 SDRAM和类似物)，或同步图形随机存取存储器(SGRAM)。可集成在半导体芯片上的存储器装置100可包含存储器单元阵列102。
举例来说，存储器装置100，且更具体地说，例如存储器单元阵列102可包含一或多个保护电路，如本文中所描述。更具体来说，例如，存储器装置100可包含耦合到存储器单元阵列的数个存储器单元的SRC板。另外，SRC板可耦合到一或多个保护电路。
在图1的实施例中，存储器单元阵列102展示为包含八个存储器组BANK0到7。更多或更少的组可包含在其它实施例的存储器单元阵列102中。每一存储器组包含数个存取线(字线WL)、数个数据线(位线BL)和/BL，和布置在数个字线WL与数个位线BL和/BL的相交点处的数个存储器单元MC。字线WL的选择可由行解码器104进行，且位线BL和/BL的选择可由列解码器106进行。在图1的实施例中，行解码器104可包含用于每一存储器组BANK0到7的相应行解码器，且列解码器106可包含用于每一存储器组BANK0到7的相应列解码器。
位线BL和/BL耦合到相应感测放大器SAMP。来自位线BL或/BL的读取数据可由感测放大器SAMP放大，且通过互补本地数据线(LIOT/B)、传送门(TG)和互补主数据线(MIOT/B)传送到读取/写入放大器107。相反，可通过互补主数据线MIOT/B、传送门TG和互补本地数据线LIOT/B将从读取/写入放大器107输出的写入数据传送到感测放大器SAMP，且写入耦合到位线BL或/BL的存储器单元MC中。
存储器装置100可通常配置成经由各种端子(例如，地址端子110、命令端子112、时钟端子114、数据端子116和数据掩码端子118)(例如，从外部控制器)接收各种输入。存储器装置100可包含额外端子，例如供电端子120和122。
在所涵盖的操作期间，经由命令端子112接收到的一或多个命令信号COM可经由命令输入电路152传输到命令解码器150。命令解码器150可包含配置成经由对一或多个命令信号COM进行解码而产生各种内部命令的电路。内部命令的实例包含活动命令ACT和读取/写入信号R/W。
另外，经由地址端子110接收到的一或多个地址信号ADD可经由地址输入电路132传输到地址解码器130。地址解码器130可配置成将行地址XADD供应到行解码器104且将列地址YADD供应到列解码器106。尽管将命令输入电路152和地址输入电路132说明为单独电路，但在一些实施例中，可经由共同电路接收到地址信号和命令信号。
活动命令ACT可包含响应于指示行存取的命令信号COM(例如，活动命令)而激活的脉冲信号。响应于活动信号ACT，可激活指定组地址的行解码器104。因此，可选择和激活由行地址XADD指定的字线WL。
读取/写入信号R/W可包含响应于指示列存取的命令信号COM(例如，读取命令或写入命令)而激活的脉冲信号。响应于读取/写入信号R/W，可激活列解码器106，且可选择由列地址YADD指定的位线BL。
响应于活动命令ACT、读取信号、行地址XADD和列地址YADD，可从由行地址XADD和列地址YADD指定的存储器单元MC读取数据。可经由感测放大器SAMP、传送门TG、读取/写入放大器107、输入/输出电路162和数据端子116输出读取数据。另外，响应于活动命令ACT、写入信号、行地址XADD和列地址YADD，可经由数据端子116、输入/输出电路162、读取/写入放大器107、传送门TG和感测放大器SAMP将写入数据供应到存储器单元阵列102。写入数据可写入由行地址XADD和列地址YADD指定的存储器单元MC。
可经由时钟端子114接收到时钟信号CK和/CK。时钟输入电路170可基于时钟信号CK和ICK来产生内部时钟信号ICLK。内部时钟信号ICLK可传输到存储器装置100的各种组件，例如命令解码器150和内部时钟产生器172。内部时钟产生器172可产生内部时钟信号LCLK，其可传输到输入/输出电路162(例如，用于控制输入/输出电路162的操作定时)。另外，数据掩码端子118可接收一或多个数据掩码信号DM。当激活数据掩码信号DM时，可禁止对应数据的覆写。
根据一或多个实施例，存储器单元阵列102可包含3D NAND阵列，所述3D NAND阵列包含存储器单元(例如，快闪存储器单元)阵列，所述存储器单元阵列布置成使得存储器单元在逻辑行中耦合到存取线(在本文中也称为“字线”)。存取线耦合到存储器单元的控制栅极(CG)，且在一些情况下至少部分地由所述控制栅极形成。所述阵列的存储器单元串在SRC板与数据线之间串联耦合在一起，所述数据线常规地称为位线。
图2是3D存储器装置200的一部分的俯视图。如图2中所展示，3D存储器装置200(例如，3D NAND阵列结构)包含源极(SRC)板202、源极槽204和位线(BL)206。源极(SRC)板202可经由导电源极触点208路由到存储器装置200的源极端子(例如，共同源极线或“CSL”)。举例来说，存储器装置200可以是图1的存储器装置100的部分。
根据本公开的各种实施例，一种半导体装置(例如，包含图1的存储器装置100和/或图2的存储器装置200)可包含保护电路，所述保护电路配置成使得半导体装置的SRC板可在第一阶段期间(例如，在一或多个半导体处理步骤期间)接地。更具体来说，例如，保护电路可包含耦合在SRC板与接地电压之间的一或多个晶体管(例如，NMOS场效应晶体管(FET)或一系列NMOS FETS(例如，处于共源共栅布置))。根据各种实施例，一或多个晶体管的栅极可通过电阻器耦合到SRC板。在一或多个处理步骤(例如，一或多个刻蚀步骤)期间，一或多个晶体管的栅极可偏置到SRC电压(即，通过电阻器)，使得一或多个晶体管可操作为正向偏置二极管连接的晶体管(例如，MOSFET)且防止SRC板偏置到高电压。
另外，在另一阶段期间(例如，在完成一或多个处理步骤之后且在半导体装置的操作期间)，保护电路可操作为开路(例如，高电阻性)电路。更具体来说，在完成一或多个处理步骤之后且在半导体装置的操作期间，一或多个晶体管的栅极可接地(例如，在金属中)(即，以将SRC板与接地电压隔离以防止一或多个晶体管在装置操作期间干扰SRC偏置)。根据一些实施例，一或多个晶体管可具有足够高的击穿电压(即，使得一或多个晶体管可不在装置操作期间击穿)。
图3描绘根据本公开的各种实施例的实例电路300。可作为半导体装置的部分(例如，包含图2的存储器装置200和/或图1的存储器装置100)的电路300包含源极(SRC)板(在本文中也称为“源极线”或仅称为“源极”)302。电路300进一步包含耦合在SRC板302与节点N1之间的电阻式元件304(例如，包含一或多个电阻器)。节点N1进一步耦合到延迟电连接组件(例如，金属熔丝)306，所述延迟电连接组件还耦合到参考电压(例如，接地电压GRND)。在一些实施例中，可包含反熔丝的延迟电连接组件306可配置成在第一阶段期间(例如，在一或多个处理步骤期间)将节点N1与接地电压GRND隔离，且在第二阶段期间(例如，在相关联的半导体装置的操作期间)将节点N1耦合到接地电压GRND。仅举例来说，延迟电连接组件306可以是激光熔丝、电熔丝或任何其它合适的熔丝。
电路300进一步包含耦合在SRC板302与接地电压GRND之间的晶体管M。更具体来说，例如，晶体管M的第一端子(例如，栅极)耦合到节点N1，晶体管M的第二端子(例如，源极)耦合到接地电压GRND，且晶体管M的第三端子(例如，漏极)耦合到SRC板302。
尽管电路300描绘为包含单个晶体管，但本公开不限于此，且电路300可包含耦合在SRC板302与接地电压GRND之间的多于一个晶体管(例如，NMOS场(例如，一系列NMOS FETS(例如，处于共源共栅布置)))。在这些实施例中，多于一个晶体管的栅极可耦合到共同节点(例如，节点N1)。
举例来说，在第一阶段期间(例如，在形成半导体装置的至少一部分的一或多个处理步骤期间)，晶体管M可处于导电状态，且因此SRC板302耦合到接地电压GRND。更具体来说，在第一阶段期间，晶体管M可充当将SRC板302耦合到接地电压GRND且防止将SRC板302偏置到高电压(例如，大约25到35伏或更多)的正向偏置二极管。另外，在第二阶段期间(例如，在半导体装置的操作期间)，节点N1接地，且因此晶体管M可处于非导电状态，且SRC板302与接地电压GRND隔离。更具体来说，在第二阶段期间，晶体管M可充当开路电路。
在装置操作(即，包含电路300的半导体装置的操作)期间，可存在穿过电阻式元件304且在SRC板302与接地电压GRND之间的电流泄漏。因此，根据各种实施例，电阻式元件304的值可具有足够的值，使得任何电流泄漏都不干扰装置操作。更具体来说，例如，电阻式元件304的电阻值可足够高，使得在SRC板302的高电压偏置期间电流泄漏并不负载电荷泵。仅举例来说，假设1uA的泄漏电流和25伏的SRC偏置电压，那么电阻式元件304的电阻值可大致是25兆欧姆(即，R＝V/I＝25V/10-6A＝25兆欧姆)。
图4描绘根据本公开的各种实施例的另一实例电路400。类似于图3的电路300，可作为半导体装置的部分的电路400包含SRC板(在本文中也称为“源极线”或仅称为“源极”)402。电路400进一步包含耦合在SRC板402与节点N2之间的电阻式元件(例如，包含一或多个电阻器)404。节点N2进一步耦合到延迟电连接组件(例如，金属熔丝)406，所述延迟电连接组件还耦合到参考电压(例如，接地电压GRND)。类似于延迟电连接组件306，延迟电连接组件406可包含反熔丝，所述反熔丝配置成在第一阶段期间(例如，在一或多个处理步骤期间)将节点N2与接地电压GRND隔离，且在第二阶段期间(例如，在相关联的半导体装置的操作期间)将节点N2耦合到接地电压GRND。仅举例来说，延迟电连接组件406可以是激光熔丝、电熔丝或任何其它合适的熔丝。
另外，类似于电路300，电路400包含耦合在SRC板402与接地电压GRND之间的晶体管M。更具体来说，例如，晶体管M的第一端子(例如，栅极)耦合到节点N2，晶体管M的第二端子(例如，源极)耦合到接地电压GRND，且晶体管M的第三端子(例如，漏极)耦合到SRC板402。
尽管电路400描绘为包含单个晶体管，但本公开不限于此，且电路400可包含耦合在SRC板402与接地电压GRND之间的多于一个晶体管(例如，NMOS场(例如，一系列NMOS FETS(例如，处于共源共栅布置)))。在这些实施例中，多于一个晶体管的栅极可耦合到共同节点(例如，节点N2)。
根据各种实施例，电阻式元件404可包含耗尽电阻器。更具体来说，例如，电阻式元件404可包含N耗尽电阻器。举例来说，耗尽电阻器可经由包含N植入的窄N有源区域形成，所述窄N有源区域可经由(例如，一或多个半导体装置级的)一或多个植入形成。举例来说，电阻式元件404可包含窄(例如，0.1到0.25um宽)N扩散有源区域，在一些实施例中，所述窄N扩散有源区域可能在电压(例如，在大体上5到10伏范围内)下耗尽(例如，完全耗尽)。
另外，举例来说，电路400可包含耦合到晶体管M的栅极的场板(例如，金属场板)420。在一些实施例中，可邻近电阻式元件404(例如，在电阻式元件404上方)定位以帮助耗尽的场板420可在第一阶段期间且有可能在所述第一阶段之前(例如，在一或多个处理步骤(例如，刻蚀步骤、平坦化步骤、植入步骤、灰化步骤、其它处理步骤或其任何组合)期间且有可能在所述一或多个处理步骤之前)接地。替代地，在其它实施例中，场板420可在第一阶段期间浮动，且随后在第二阶段期间(例如，在装置操作期间)接地。
在场板420耦合到晶体管M的栅极(即，如图4中所描绘)的一些实施例中，场板420可提供反馈以改进(例如，增加)在第一阶段(即，一或多个处理步骤)期间供应到晶体管M的栅极的电压。在处理之后，且在第二阶段期间(例如，在装置操作期间)，可将场板420和晶体管M的栅极接地。
替代地，在其它实施例中，(例如，如果与天线相关联的刻蚀过程是侵入处理步骤)场板420可在第一阶段期间(例如，在与天线相关联的刻蚀过程期间)耦合天线(例如，数个触点)以偏置高，以使得足够高的电压能够施加到晶体管M的栅极。场板420连同晶体管M的栅极一起可在第二阶段期间且可能在所述第二阶段之前接地。
在至少图4的实施例中，电阻式元件404可配置成：1)将电压传递到晶体管M的栅极以在处理期间接通晶体管M；和2)在装置操作期间(例如，当将电压施加到SRC板402时)耗尽(即，是高电阻性的)。如将了解，场板420可放大这一效果(即，在处理期间减小电阻且在装置操作期间增大电阻)。
举例来说，电阻式元件404可配置成在大体上5到10伏范围内的一些电压(“Vpass”)下完全耗尽(例如，完全耗尽)。在高于电压Vpass的所施加电压下，电阻式元件404可变为高电阻性的。举例来说，在一或多个违规步骤(例如，电荷诱发步骤)的处理期间，电阻式元件404可将电压Vpass传递到晶体管M的栅极，且晶体管M可(例如，当晶体管M1的栅极电压(Vg)＝Vpass时)充分地导电以允许电流从SRC板402流动到接地(即，到接地电压GRND)。另外，例如，在装置操作期间(例如，当SRC板402处于高施加电压下时)，电阻式元件404可能耗尽且变为高电阻性的，因此将寄生SRC减小到接地电流。
图5包含根据本公开的各种实施例的半导体装置500的简化图示。半导体装置500包含SRC板502、电阻器(例如，扩散电阻器或蛇形金属电阻器)504，和延迟电连接组件506。另外，半导体装置500包含接地节点508(例如，用于穿阵列触点的着陆垫)，和定位在SRC板502与接地节点508之间的电介质510。此外，半导体装置500包含具有栅极520的晶体管518。
举例来说，SRC板502可对应于电路300的SRC板302(参见图3)和/或电路400的SRC板402(参见图4)，电阻器504可对应于电路300的电阻式元件304和/或电路400的电阻式元件404，且延迟电连接组件506可对应于电路300的延迟电连接组件306和/或电路400的延迟电连接组件406。另外，晶体管518可对应于电路300和/或电路400的晶体管M。
根据各种实施例，在一或多个半导体处理步骤(例如，产生一或多个触点(例如，节点508)的刻蚀步骤、平坦化步骤、植入步骤、灰化步骤和/或其它处理步骤)期间，可对SRC板502充电，且晶体管518可响应于经由电阻器504从SRC板502接收到的电荷而导电。在一些实施例中，对于一些刻蚀工艺，电阻器504可经由阵列下层级(例如，阵列下金属(例如，钨)层)耦合到SRC板502。
因此，在一或多个处理步骤期间，SRC板502可经由晶体管518耦合到接地GRND(例如，以防止将SRC板502偏置到高电压(例如，大约25到35伏或更高))。因此，可减小SRC板502与电介质510之间的电场(即，相比于常规系统、装置和方法)。因此，可减小施加到电介质510的应力，这可增加半导体装置500的可靠性和/或探针良率。
另外，一旦完成一或多个半导体处理步骤(即，在半导体装置500的操作期间且有可能在半导体装置500的操作之前)，耦合到晶体管518的栅极520的节点N3就可经由延迟电连接组件506耦合到接地GRND。更具体来说，例如，晶体管518的栅极520可耦合到一或多个阵列上金属层(例如，金属层522)。因此，在装置操作期间，SRC板502可经由晶体管518与接地GRND隔离。尽管在装置操作期间，可能发生穿过电阻器504到节点N3的一些寄生泄漏，但寄生泄漏可归因于电阻器504的电阻值而足够有限。
现将参考图3和4描述根据本公开的各种实施例的所涵盖的操作。初始地，可形成半导体装置(例如，图5的半导体装置500)的保护电路300/400(即，在至少一些半导体处理步骤之前)。更具体来说，保护电路300/400可在一或多个违规(例如，电荷诱发)处理步骤之前形成。举例来说，电阻式元件304/404可经由一或多个半导体层的一或多个植入形成。
另外，在至少一些处理步骤(例如，一或多个违规处理步骤)期间，SRC板302/402可充电，晶体管M可接通(即，导电)，且SRC板302/402可耦合到接地电压GRND。因此，可防止SRC板302/402偏置到高电压。举例来说，电阻式元件304/404的RC和晶体管M的栅极足够低，使得栅极电压Vg未显著滞后SRC板302/402的电压。
一旦完成一或多个处理步骤，且在装置操作之前，晶体管M1的栅极可接地(例如，硬接地)(例如，到后端阵列上金属)。举例来说，晶体管M1的栅极可经由延迟电连接组件306/406接地。因此，在装置操作期间，在晶体管M的栅极接地(例如，硬接地)的情况下，晶体管M将不导电(例如，高于亚阈值泄漏电平)，且归因于电阻式元件304/404的高电阻，可限制穿过电阻式元件304/404到接地的任何寄生泄漏。在电阻式元件404包括N耗尽电阻器的实施例中，电阻式元件404的电阻可归因于电阻式元件404的耗尽(例如，完全耗尽)而相对较高。另外，将场板420添加到电阻式元件404可进一步增加装置操作期间的电阻，且增加处理期间的Vpass/Vg。
图6是根据本公开的各种实施例的利用保护电路的实例方法600的流程图。方法600可根据本公开中所描述的至少一个实施例来布置。在一些实施例中，方法600的至少一部分可由装置或系统(例如，图1的存储器装置100、图2的存储器装置200、图3的电路300、图4的电路400、图5的半导体装置500、图7的存储器系统700和/或图8的电子系统800或另一装置或系统)进行。尽管说明为分散的框，但可取决于所需实施方案将各种框划分成额外框、组合成更少框或消除。
方法600可在框602处开始，其中半导体装置的源极板可耦合到接地电压，且方法600可继续进行到框604。举例来说，在进行一或多个半导体处理步骤(例如，刻蚀工艺)时且可能在进行所述一或多个半导体处理步骤之前，源极板可耦合到接地电压。作为实例，参考图3，SRC板302可耦合到接地电压GRND。更具体来说，在一或多个违规处理步骤(例如，刻蚀步骤)期间，可对SRC板302充电，且因此，可将电荷施加到晶体管M的栅极，因此使得晶体管M导电且将SRC板302耦合到接地电压GRND。
在框604处，可将源极板与接地电压隔离。举例来说，在半导体装置的操作期间且有可能在半导体装置的操作之前，源极板可与接地电压隔离。作为实例，参考图3，SRC板302可与接地电压GRND隔离。更具体来说，在半导体装置的操作期间且可能在半导体装置的操作之前，晶体管M的栅极可耦合到接地(例如，接地电压GRND)。因此，在半导体装置的操作期间，晶体管M可能不导电，且因此SRC板302可与接地电压GRND隔离。因此，保护电路可大体上不干扰半导体装置的操作。
可在不脱离本公开的范围的情况下对方法600作出修改、添加或省略。举例来说，可以不同次序实施方法600的操作。此外，仅提供所概述的操作和动作以作为实例，且所述操作和动作中的一些可以是任选的、组合成更少操作和动作，或扩展成额外操作和动作而不背离所公开实施例的本质。举例来说，方法可包含一或多个动作，其中电阻式元件(例如，一或多个电阻器)形成于SRC板与晶体管的栅极之间，所述栅极耦合在SRC板与接地电压之间。另外，举例来说，方法可包含一或多个动作，其中晶体管的栅极耦合到接地。更具体来说，例如，晶体管的栅极可(例如，经由金属熔丝)硬接地。
还公开一种存储器系统。根据各种实施例，所述存储器系统可包含控制器和数个存储器装置。每一存储器装置可包含一或多个存储器单元阵列，所述存储器单元阵列可包含数个存储器单元。
图7是根据本文中所描述的一或多个实施例实施的存储器系统700的简化框图。可包含例如半导体装置的存储器系统700包含数个存储器装置702和控制器704。举例来说，至少一个存储器装置702可包含一或多个装置和/或保护电路，如本文中所描述。控制器704可以操作方式与存储器装置702耦合，以便将命令和/或地址信号(例如，图1的命令信号COM和/或地址信号ADD)传输到存储器装置702。
还公开一种电子系统。根据各种实施例，所述电子系统可包含存储器装置，所述存储器装置包含数个存储器管芯，每一存储器管芯具有存储器单元阵列。每一存储器单元可包含存取晶体管和以可操作方式与所述存取晶体管耦合的存储元件。
图8是根据本文中所描述的一或多个实施例实施的电子系统800的简化框图。电子系统800包含至少一个输入装置802，所述输入装置802可包含例如键盘、鼠标或触摸屏。电子系统800进一步包含至少一个输出装置804，例如监视器、触摸屏或扬声器。输入装置802和输出装置804不一定可彼此分离。电子系统800进一步包含存储装置806。输入装置802、输出装置804和存储装置806可耦合到处理器808。电子系统800进一步包含耦合到处理器808的存储器系统810。存储器系统810可包含图7的存储器系统700。电子系统800可包含例如计算、处理、工业或消费型产品。举例来说但不受限制，电子系统800可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵防护系统、手持式装置、平板计算机、电子笔记本型计算机、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、媒介或其它已知系统。
本公开的各种实施例可包含一种装置。所述装置可包含配置成耦合到存储器装置的数个存储器单元的源极(SRC)板。所述装置可进一步包含电阻器，所述电阻器具有耦合到所述SRC板的第一端。此外，所述装置可包含耦合在所述SRC板与接地电压之间的至少一个晶体管，所述至少一个晶体管的栅极耦合到所述电阻器的第二端。
根据本公开的另一实施例，一种方法可包含在一或多个半导体处理步骤期间将半导体装置的源极板耦合到接地电压。所述方法还可包含在所述半导体装置的操作期间将所述源极板与所述接地电压隔离。
本公开的额外实施例包含一种电子系统。所述电子系统可包含至少一个输入装置、至少一个输出装置和以可操作方式耦合到所述输入装置和所述输出装置的至少一个处理器装置。所述电子系统还可包含以可操作方式耦合到所述至少一个处理器装置的至少一个存储器装置。所述至少一个存储器装置可包含耦合到存储器单元阵列的源极板。所述至少一个存储器装置还可包含保护电路，所述保护电路包含耦合在所述源极板与接地电压之间的至少一个晶体管。所述晶体管的栅极耦合到所述接地电压，使得所述晶体管将所述源极板与所述接地电压隔离。所述保护电路进一步包含耦合在所述源极板与所述晶体管的所述栅极之间的电阻器。
根据惯例，图中所说明的各种特征可能并非按比例绘制。本公开中呈现的图示并不意味着任何特定设备(例如，装置、系统等)或方法的实际视图，而是仅是用于描述本公开的各种实施例的理想化表示。因此，为了清楚起见，可任意扩大或减小各种特征的尺寸。此外，为了清楚起见，可简化各图中的一些。因此，图式可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
如本文中所使用，术语“装置”或“存储器装置”可包含具有存储器的装置，但不限于只具有存储器的装置。举例来说，装置或存储器装置可包含存储器、处理器和/或其它组件或功能。举例来说，装置或存储器装置可包含芯片上系统(SOC)。
如本文中所使用，除非另外指定，否则术语“半导体”应广泛地解释为包含微电子和MEMS装置，所述装置可或可不采用半导体功能用于操作(例如，磁存储器、光学装置等)。
本文中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放性”术语(例如，术语“包含(including)”应解释为“包含但不限于”，术语“具有”应解释为“至少具有”，术语“包含(includes)”应解释为“包含但不限于”等)。
另外，如果旨在使用特定数目的引入的权利要求叙述，那么将在权利要求中明确地叙述这种意图，且在没有这种叙述的情况下，不存在这种意图。举例来说，为辅助理解，所附权利要求书可含有使用介绍性短语“至少一个”和“一或多个”来引入权利要求的叙述。然而，这种短语的使用不应解释为暗示通过不定冠词“一(a/an)”引入权利要求叙述将含有如此引入的权利要求叙述的任何特定权利要求限于仅含有一个这种叙述的实施例，即使在同一权利要求包含介绍性短语“一或多个”或“至少一个”和例如“一”的不定冠词时也如此(例如，“一”应解释为意味着“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。如本文中所使用，“和/或”包含相关联的所列项中的一或多个的任何和所有组合。
此外，即使明确叙述了特定数目的所引入的权利要求叙述，仍应理解，这种叙述通常应解释为至少是指叙述的数目(例如，没有其它修饰语的“两个叙述”的简单叙述、意味着至少两个叙述，或两个或更多个叙述)。此外，在使用类似于“A、B和C等中的至少一个”或“A、B和C等中的一或多个”的惯例的那些情形下，一般来说，这种结构意图仅包含A、仅包含B、仅包含C、包含A和B一起、包含A和C一起、包含B和C一起或包含A、B和C一起等。举例来说，术语“和/或”的使用意图以这一方式加以解释。
另外，应理解，无论在描述、权利要求书还是附图中，呈现两个或更多个替代术语的任何转折性词语或短语涵盖包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。举例来说，短语“A或B”应理解为包含“A”或“B”或“A和B”的可能性。
另外，术语“第一”、“第二”、“第三”等的使用在本文中不一定用于意味着元件的特定次序或数目。通常，术语“第一”、“第二”、“第三”等用于作为通用标识符区分不同元件。在不存在术语“第一”、“第二”、“第三”等意味着特定次序的表现的情况下，这些术语不应理解为意味着特定次序。此外，在不存在术语“第一”、“第二”、“第三”等意味着元件的特定数目的表现的情况下，这些术语不应理解为意味着元件的特定数目。
上文所描述的和附图中所说明的本公开的实施例并不限制本公开的范围，所述范围涵盖于所附权利要求书和其合法等效物的范围内。任何等效实施例都在本公开的范围内。实际上，除本文中所展示和描述的例如所描述元件的替代适用组合的内容以外，对于所属领域的技术人员来说，本公开的各种修改将根据描述变得显而易见。这种修改和实施例也落入所附权利要求书和等效物的范围内。

Claims (16)

1.一种用于保护存储器装置的装置，其包括：
源极SRC，其配置成耦合到所述存储器装置的数个存储器单元；
电阻器，其具有耦合到所述SRC的第一端；
至少一个晶体管，其耦合在所述SRC与接地电压之间，所述至少一个晶体管的栅极耦合到所述电阻器的第二端；以及
延迟电连接组件，其包括耦合在所述至少一个晶体管的所述栅极与所述接地电压之间的反熔丝或熔丝。
2.根据权利要求1所述的装置，其中所述晶体管配置成：
在处理所述存储器装置的一或多个步骤期间将所述SRC耦合到所述接地电压；以及
在完成处理所述存储器装置的所述一或多个步骤之后且在所述存储器装置的操作期间将所述SRC与所述接地电压隔离。
3.根据权利要求2所述的装置，其中所述至少一个晶体管的所述栅极硬接地以在所述存储器装置的所述操作期间将所述SRC与所述接地电压隔离。
4.根据权利要求2所述的装置，其中处理所述存储器装置的所述一或多个步骤包括至少一个刻蚀操作、至少一个化学机械平坦化CMP操作、至少一个植入操作、至少一个灰化操作或其任何组合。
5.根据权利要求1所述的装置，其中所述电阻器包括N耗尽电阻器。
6.根据权利要求1所述的装置，其中所述至少一个晶体管包括至少一个N型金属氧化物半导体NMOS晶体管。
7.一种用于保护半导体装置的方法，其包括：
在与所述半导体装置相关的一或多个半导体制造步骤期间经由晶体管将所述半导体装置的源极耦合到接地电压；以及
经由反熔丝将所述晶体管的栅极耦合到所述接地电压以在所述半导体装置的操作期间将所述源极与所述接地电压隔离。
8.根据权利要求7所述的方法，其中将所述半导体装置的所述源极耦合到所述接地电压包括响应于所述源极上的电荷而将足够电压施加到耦合在所述源极与所述接地电压之间的晶体管的栅极，以使得所述晶体管导电。
9.根据权利要求8所述的方法，其进一步包括在所述源极与所述晶体管的所述栅极之间耦合电阻器。
10.根据权利要求9所述的方法，其中在所述源极与所述晶体管的所述栅极之间耦合所述电阻器包括在所述源极与所述晶体管的所述栅极之间耦合N耗尽电阻器。
11.根据权利要求9所述的方法，其中在所述源极与所述晶体管的所述栅极之间耦合所述电阻器包括在所述源极与所述晶体管的所述栅极之间耦合包含场板的N耗尽电阻器。
12.根据权利要求7所述的方法，其中将所述半导体装置的所述源极耦合到所述接地电压包括在至少一个刻蚀操作、至少一个化学机械平坦化CMP操作、至少一个植入操作、至少一个灰化操作或其任何组合期间将所述源极耦合到所述接地电压。
13.一种电子系统，其包括：
至少一个输入装置；
至少一个输出装置；
至少一个处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；以及
至少一个存储器装置，其以可操作方式耦合到所述至少一个处理器装置且包括：
源极，其耦合到存储器单元阵列；以及
保护电路，其包含：
至少一个晶体管，其耦合在所述源极与接地电压之间，所述至少一个晶体管的栅极耦合到所述接地电压，使得所述至少一个晶体管将所述源极与所述接地电压隔离；
电阻器，其耦合在所述源极与所述至少一个晶体管的所述栅极之间；以及
延迟电连接组件，其包括耦合在所述至少一个晶体管的所述栅极与所述接地电压之间的反熔丝。
14.根据权利要求13所述的电子系统，其中所述电阻器包括N耗尽电阻器。
15.根据权利要求14所述的电子系统，其进一步包括耦合到所述N耗尽电阻器以及所述晶体管的所述栅极中的每一者的场板。
16.根据权利要求13所述的电子系统，其中所述电阻器包括足够大的电阻值以防止所述晶体管响应于来自所述源极的泄漏电流而导电。
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