CN117711459A - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置。所述半导体装置包括：存储器单元阵列，包括电连接到多条字线和多条位线的多个存储器单元；字线驱动电路，包括电连接到所述多条字线的多个子字线解码器；以及控制逻辑，被构造为确定所述多条字线之中的被选择的字线和未选择的字线，并且被构造为控制所述字线驱动电路，使得所述未选择的字线中的与所述被选择的字线相邻的至少一条字线在所述被选择的字线的电压返回到初始电平的时间段中的至少一部分时间段期间被浮置。

Description

半导体装置
本申请要求于2022年9月14日在韩国知识产权局提交的韩国专利申请KR10-2022-0115534的优先权的权益，该韩国专利申请的公开内容通过引用以其整体并入本文。
技术领域
本公开涉及一种半导体装置。
背景技术
半导体装置可以是能够储存数据和读取所储存的数据的装置，并且可以包括存储器单元阵列和外围电路，存储数据的存储器单元定位在存储器单元阵列中，外围电路连接到存储器单元以写入数据或读取数据。存储器单元可以通过字线和位线连接到外围电路，外围电路可以激活字线之中的被选择的字线以对连接到被选择的字线的存储器单元执行编程操作和读取操作等。随着半导体装置的集成度增加，字线之间的距离会趋于减小，连接到外围的未选择的字线的存储器单元会在激活被选择的字线的操作中受到影响。
发明内容
本公开的方面提供一种半导体装置，其通过使连接到未选择的字线而非被选择的字线的存储器单元的数据丢失最小化而具有改善的可靠性。
根据本公开的方面，提供一种半导体装置，该半导体装置包括：存储器单元阵列，包括电连接到多条字线和多条位线的多个存储器单元；字线驱动电路，包括电连接到所述多条字线的多个子字线解码器；以及控制逻辑，被构造为确定所述多条字线之中的被选择的字线和未选择的字线，并且被构造为控制字线驱动电路，使得所述未选择的字线中的与所述被选择的字线相邻的至少一条字线在所述被选择的字线的电压返回到初始电平的时间段中的至少一部分时间段期间被浮置。
根据本公开的方面，提供一种半导体装置，该半导体装置包括：存储器单元阵列，包括电连接到多条字线和多条位线的多个存储器单元；字线驱动电路，包括电连接到所述多条字线的多个子字线解码器；以及控制逻辑，被构造为确定所述多条字线之中的被选择的字线和未选择的字线。所述多个子字线解码器中的每个可以包括：多个开关元件，电连接到所述多条字线中的相应一条字线；以及浮置元件，电连接在供应初始电平处的电压的参考节点与所述多个开关元件中的至少一部分开关元件之间。在所述被选择的字线的电压从有效电平减小到初始电平的预充电时间段中的至少一部分时间段期间，控制逻辑可以被构造为将具有使浮置元件截止的电压的浮置控制信号输入到浮置元件中。
根据本公开的方面，提供一种半导体装置，该半导体装置包括：存储器单元阵列，包括电连接到多条字线和多条位线的多个存储器单元；以及外围电路，被构造为控制存储器单元阵列。外围电路可以被构造为：在所述多条字线之中的被选择的字线的电压保持在有效电平时，通过所述多条位线之中的被选择的位线，针对所述多个存储器单元之中的被选择的存储器单元执行控制操作，并且在所述被选择的字线的电压从有效电平减小到初始电平的时间段中的至少一部分时间段期间，将所述多条字线之中的与所述被选择的字线相邻的至少一条未选择的字线的电压设定为低于初始电平的电平。
根据本公开的示例实施例，可以通过激活被选择的字线而对被选择的存储器单元执行控制操作，并且可以使与被选择的字线相邻的至少一条未选择的字线在被选择的字线的电压从有效电平减小到初始电平时浮置。因此，未选择的字线的电压可以减小到低于初始电平的电平，然后可以返回到初始电平，并且与未选择的字线连接的未选择的存储器单元的数据丢失可以被最小化，从而改善半导体装置的可靠性。
本公开的各种和有益的优点和效果不限于以上描述，并且在描述本公开的具体示例实施例的过程中将更容易理解。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的上述和其他的方面、特征和优点，在附图中：
图1是示出根据本公开的示例实施例的半导体装置的示意性框图；
图2是示出根据本公开的示例实施例的半导体装置的结构的示意图；
图3和图4是示出根据本公开的示例实施例的半导体装置中包括的存储器单元阵列的一部分的结构的示意图；
图5是示出根据本公开的示例实施例的半导体装置的操作的图；
图6和图7是示出根据本公开的示例实施例的半导体装置中包括的子字线解码器的示意图；
图8是示出根据本公开的示例实施例的半导体装置的示意图；
图9是示出根据本公开的示例实施例的半导体装置的操作的图；
图10是示出根据本公开的示例实施例的半导体装置的示意图；
图11至图13是示出根据本公开的示例实施例的半导体装置的操作的图；
图14至图16是示出根据本公开的示例实施例的半导体装置的操作的图；以及
图17和图18是示出根据本公开的示例实施例的半导体装置的操作的图。
具体实施方式
在下文中，将参考附图描述本公开的示例实施例。
图1是示出根据本公开的示例实施例的半导体装置的示意性框图。
参考图1，半导体装置10可以是基于半导体元件的存储设备。半导体装置10可以是诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、双倍数据速率SDRAM(DDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)等的随机存取存储器(RAM)装置。响应于从外部主机(例如，中央处理单元(CPU)、应用处理器(AP)或片上系统(SoC))接收的地址信号ADDR(未示出)和控制命令信号CMD(未示出)，半导体装置10可以存储通过数据信号DQ(未示出)接收的数据，或者通过数据信号DQ输出数据。半导体装置10可以包括存储器单元阵列20和外围电路30，并且外围电路30可以包括字线驱动电路31、控制逻辑32、感测放大器电路33、列解码器34等。
存储器单元阵列20可以包括多个存储器单元，并且多个存储器单元可以通过多条字线WL连接到字线驱动电路31，而且可以通过多条位线BL连接到感测放大器电路33。如本文所使用的，当具有电功能的两个或更多个元件被描述为连接时，除非上下文另有说明，否则它可以指所述两个或更多个元件电连接。多个存储器单元中的每个可以位于多条字线WL与多条位线BL相交的各个点处。多个存储器单元可以以矩阵形式布置在存储器单元阵列20中，并且多个存储器单元中的每个可以包括用于存储数据的至少一个存储器元件。例如，当半导体装置10为DRAM时，多个存储器单元中的每个可以包括开关元件和单元电容器。
控制逻辑32可以从外部主机接收地址信号和控制命令信号。地址信号可以包括指示存储器单元阵列20中的行的行地址和指示存储器单元阵列20中的列的列地址。例如，字线驱动电路31可以参考行地址来选择多条字线WL中的至少一条字线，并且列解码器34可以参考列地址来选择多条位线BL中的至少一条位线。
感测放大器电路33可以包括通过多条位线BL连接到存储器单元阵列20的多个位线感测放大器。在多个位线感测放大器之中，与多条位线BL之中的由列解码器34选择的那条被选择的位线连接的位线感测放大器，可以读取存储器单元之中的与那条被选择的位线连接的至少一个被选择的存储器单元的数据，或者可以在被选择的存储器单元中存储数据。
被选择的存储器单元可以是由字线驱动电路31从多条字线WL之中选择的那条被选择的字线所连接到的存储器单元。随着半导体装置10的集成度逐渐增大，多条字线WL之间的距离也会趋于逐渐减小。因此，在字线驱动电路31驱动被选择的字线时，相邻的未选择的字线会受到影响。例如，在字线驱动电路31改变被选择的字线的电压电平时，存在于被选择的字线与未选择的字线之间的寄生电容被充电和/或放电，使得与未选择的字线连接的未选择的存储器单元的数据会改变。
在本公开的示例实施例中，在字线驱动电路31控制被选择的字线的电压的时间段中的至少一部分时间段期间，可以使未选择的字线之中的与被选择的字线相邻的至少一条未选择的字线浮置(即，可以是浮置的)。例如，所述至少一条未选择的字线可以在其未保持在参考电压时被浮置(稍后参考例如图5至图16进一步详细描述)。因此，未选择的字线的电压可以在被选择的字线的电压减小到初始电平时减小到低于初始电平的电平，从而减小未选择的字线的应力，并且防止连接到未选择的字线的未选择的存储器单元的数据丢失。
图2是示出根据本公开的示例实施例的半导体装置的结构的示意图。
参考图2，包括在存储器单元阵列中的多个存储器单元MC中的每个可以包括单元电容器CC和单元开关SW。单元开关SW的控制端子可以连接到字线WL0至WLn，并且单元开关SW的输入端子可以连接到位线BL0至BLm或互补位线BL0B至BLmB。例如，单元开关SW的控制端子可以是栅极端子，并且单元开关SW的输入端子可以是源极/漏极端子，但是本公开不限于此。字线WL0至WLn可以连接到子字线解码器SWD，并且位线BL0至BLm和互补位线BL0B至BLmB可以连接到位线感测放大器BLSA。例如，位线感测放大器BLSA可以包括在图1的感测放大器电路33中。
控制逻辑可以对外部接收的行地址进行解码以从多条字线WL0至WLn之中确定被选择的字线。控制逻辑可以将用于激活被选择的字线的字线使能信号输出到子字线解码器SWD。另外，控制逻辑可以对行地址进行解码以产生用于激活被选择的字线的驱动信号，并且可以将驱动信号提供到子字线解码器SWD。例如，可以通过使用硬件方法、软件方法或其组合来实现控制逻辑。
子字线解码器SWD可以响应于字线使能信号和驱动信号而确定被选择的字线并且可以将被选择的字线的电压电平从初始电平增大到有效电平。因此，与被选择的字线连接的每个存储器单元MC中包括的单元开关SW可以被导通。在被选择的字线的电压保持在有效电平时，与被选择的存储器单元连接的位线感测放大器BLSA可以通过被选择的位线从被选择的存储器单元读取数据，或者向被选择的存储器单元写入数据。
当对被选择的存储器单元执行的控制操作完成时，被选择的字线的电压电平可以从有效电平减小回到初始电平。如所描述的，在被选择的字线的电压增大和减小时，设置为与被选择的字线相邻的未选择的字线所连接到的未选择的存储器单元的数据会被无意地改变。
在本公开的示例实施例中，为了解决上述问题，在被选择的字线的电压返回到初始电平的预充电时间段期间，可以使与被选择的字线相邻的未选择的字线浮置(即，可以是浮置的)，而不是保持在初始电平。例如，未选择的字线浮置的时间点可以在被选择的字线的电压开始减小到初始电平之前或者之后。因此，在被选择的字线的电压减小到初始电平时，未选择的字线的电压可以减小到低于初始电平的电平，并且可以防止与未选择的字线连接的未选择的存储器单元的数据丢失。
每个子字线解码器SWD可以包括不与多条字线WL0至WLn中的一条字线直接连接的浮置元件，以便根据需要使未选择的字线中的至少一条字线浮置。例如，浮置元件可以连接在同多条字线WL0至WLn中的一条字线直接连接的开关元件与供应电压的初始电平的参考节点之间。例如，参考节点可以供应初始电平处的电压。另外，控制逻辑可以向每个子字线解码器SWD提供浮置控制信号，浮置控制信号用于通过使浮置元件导通/截止来控制多条字线WL0至WLn中的每条字线是否浮置。
图3和图4是示出根据本公开的示例实施例的半导体装置中包括的存储器单元阵列的一部分的结构的示意图。更具体地，图3是示出根据本公开的示例实施例的半导体装置中包括的存储器单元阵列的一部分的结构的示意性平面图，并且图4是沿着图3的线I-I'截取的示意性剖视图。
参考图3和图4，根据本公开的示例实施例的半导体存储器装置100可以包括基底101，并且基底101可以包括元件隔离膜102和由元件隔离膜102隔离的有源区域103。另外，提供多条字线的多个栅极结构110可以掩埋在基底101中，或者可以在基底101中延伸。多条位线可以由多个位线结构120提供，多个位线结构120在一个方向上延伸，与多个栅极结构110相交并且连接到有源区域103的至少一部分。
多个栅极结构110中的每个可以包括栅极绝缘层111、栅电极层112、覆盖层113等。栅极绝缘层111可以由氧化硅形成，并且栅电极层112可以由诸如金属、金属化合物、多晶硅等的导电材料形成。覆盖层113可以由诸如氮化硅的绝缘材料形成。
有源区域103可以掺杂有杂质，并且可以提供存储器单元中包括的单元开关的源区和漏区。有源区域103的位于栅极结构110与元件隔离膜102之间的部分可以通过第一接触件131连接到电容器结构140。有源区域103的设置在彼此相邻的一对栅极结构110之间的部分可以通过第二接触件132连接到位线结构120中的一个位线结构。
多个位线结构120与第一接触件131和第二接触件132一起可以掩埋在中间绝缘层104和105中的一个或更多个中间绝缘层中或者在中间绝缘层104和105中的一个或更多个中间绝缘层中延伸。中间绝缘层104和105可以包括第一中间绝缘层104和第二中间绝缘层105。多个位线结构120中的每个可以包括位线导电层121、位线覆盖层122、间隔层123等。
电容器结构140可以通过第一接触件131连接到有源区域103并且可以包括下电极层141、介电层142、上电极层143等。电容器结构140可以在与基底101的上表面垂直的方向上延伸。如图4中所示，下电极层141可以具有柱形状或具有空的中心部分的圆柱形状。
参考图4，当从彼此相邻的一对栅极结构110之中反复选择(例如，由被选择的字线反复激活)左边的栅极结构110时，连接到右边的栅极结构110的电容器结构140的电荷量会被无意地改变。例如，当反复选择左边的栅极结构110，使得其电压在有效电平与初始电平之间转变若干次时，会在沟道区(例如，有源区域103的沟道区)中反复进行电荷的累积和放电。在这种情况下，由右边的栅极结构110提供的存储器单元中包括的电容器结构140的电荷可能丢失，或者数据可能由于额外的电荷而改变。
例如，当右边的栅极结构110的电压电平保持在初始电平而左边的栅极结构110被反复选择时，从与左边的栅极结构110相邻的沟道区释放的一些电荷会流入到由右边的栅极结构110提供的存储器单元的电容器结构140中。
在本公开的示例实施例中，在多个栅极结构110中的一个栅极结构被选择的时间段中的至少一部分时间段期间，可以使与所述一个栅极结构相邻的另一栅极结构110浮置(即，可以是浮置的)以防止上述问题。例如，可以在左边的栅极结构110的电压从有效电平减小到初始电平的时间段中的至少一部分时间段中使右边的栅极结构110浮置。在这种情况下，右边的栅极结构110的电压可以减小到低于初始电平的电平，使得右边的栅极结构110的电压受到左边的栅极结构110的电压电平减小的影响(例如，右边的栅极结构110的电压降为足够低以避免或减少对左边的栅极结构110的影响)，从而使从左边的栅极结构110的沟道区释放到由右边的栅极结构110提供的存储器单元的电容器结构140中的电荷流最小化。因此，当某一条字线被反复选择时，可以有效地防止与另一条相邻字线连接的未选择的存储器单元的数据受到影响的行锤(row hammer)现象。
图5是示出根据本公开的示例实施例的半导体装置的操作的图。
参考图5，根据本公开的示例实施例的半导体装置可以从诸如中央处理单元、应用处理器等的外部主机接收行命令信号CMD_ROW。半导体装置的控制逻辑可以参考行命令信号CMD_ROW和与行命令信号CMD_ROW一起接收的地址信号从多条字线之中确定被选择的字线和未选择的字线。
控制逻辑可以响应于行命令信号CMD_ROW的激活命令ACT(未示出)而增大被选择的字线的电压电平。例如，控制逻辑可以通过控制字线驱动电路中的与被选择的字线连接的子字线解码器来将被选择的字线的电压从初始电平Vinit增大到有效电平Vpwr。相反，未选择的字线的电压电平可以保持为初始电平Vinit。
控制逻辑可以在被选择的字线的电压保持在有效电平Vpwr时，使用位线感测放大器，针对与被选择的字线连接的被选择的存储器单元执行控制操作。例如，控制操作可以包括编程操作、读取操作、刷新操作等。当控制操作终止时，控制逻辑电路可以控制与被选择的字线连接的子字线解码器，以将被选择的字线的电压从有效电平Vpwr恢复到初始电平Vinit。
在本公开的示例实施例中，可以在被选择的字线的电压返回到初始电平Vinit时，使未选择的字线之中的与被选择的字线相邻的至少一条未选择的字线浮置(即，可以是浮置的)。如图5中所示，响应于相邻的被选择的字线的电压的减小，浮置的未选择的字线的电压可以减小到低于初始电平Vinit的电平。因此，在包括提供未选择的字线的栅极结构的存储器单元中，单元开关可以被截止，并且流入到单元电容器中的电荷可以被有效地阻挡，从而使未选择的存储器单元的数据丢失最小化。
图6和图7是示出根据本公开的示例实施例的半导体装置中包括的子字线解码器的示意图。
图6是示出根据本公开的示例实施例的存储器装置中包括的子字线解码器的电路图。参考图6，子字线解码器可以包括多个开关元件PM1、NM1和NM2以及至少一个浮置元件NM3。例如，多个开关元件PM1、NM1和NM2可以彼此串联和/或并联连接，并且可以包括第二开关元件NM1、第三开关元件NM2以及由字线控制信号NWEIB导通和截止的第一开关元件PM1。例如，第一开关元件PM1可以与第二开关元件NM1和第三开关元件NM2串联连接，并且第二开关元件NM1和第三开关元件NM2可以彼此并联连接。如图6中所示，第二开关元件NM1和第三开关元件NM2可以彼此并联连接。例如，当电流可以自由流过时，元件可以被导通(或类似称谓)。例如，当很少或没有电流可以流过时(例如，泄漏电流可能仍然存在)，元件可以被截止(或类似称谓)。当元件被截止时，仍然可以认为它电连接到另一个元件或者在其他元件之间，但是很少电流或没有电流可以流过该元件。
第一开关元件PM1可以是PMOS晶体管，并且第二开关元件NM1可以是NMOS晶体管。在示例实施例中，第一驱动信号PXID可以被输入到第一开关元件PM1中，并且第二开关元件NM1可以连接到浮置元件NM3。取决于连接到子字线解码器的字线WL是否是被选择的字线，第一驱动信号PXID可以具有不同的电平。例如，具有第一驱动信号PXID的节点可以是驱动节点，并且驱动节点处的电压可以是第一驱动信号PXID的电压。例如，驱动节点可以供应第一驱动信号PXID。第一开关元件PM1可以连接在驱动节点与连接到子字线解码器的字线WL之间。
第三开关元件NM2可以由第二驱动信号PXIB导通和截止。以与第二开关元件NM1相同的方式，第三开关元件NM2可以通过浮置元件NM3连接到供应参考电压VSS的参考节点。例如，参考节点可以供应初始电平处的电压。换言之，参考节点处的电压可以是参考电压VSS。因此，当浮置元件NM3被导通时，参考电压VSS可以被输入到第二开关元件NM1和第三开关元件NM2中。
浮置元件NM3可以由浮置控制信号FLOATB导通和截止。当第二开关元件NM1和第三开关元件NM2被导通并且浮置元件NM3也被导通时，与初始电平对应的参考电压VSS可以被输入到字线WL中。相反，当第二开关元件NM1和第三开关元件NM2被导通并且浮置元件NM3被截止时，字线WL可以浮置。
如上所述，半导体装置的控制逻辑可以控制多个开关元件PM1、NM1和NM2以及浮置元件NM3以调节字线WL的电压电平或使字线WL浮置。例如，当字线WL是被选择的字线时，控制逻辑可以使第一开关元件PM1导通并且使第二开关元件NM1和第三开关元件NM2截止。另外，可以通过增大第一驱动信号PXID的电平来将字线WL的电压增大到有效电平。
相反，当字线WL是未选择的字线时，控制逻辑可以使第一开关元件PM1截止并且使第二开关元件NM1和第三开关元件NM2导通。另外，控制逻辑还可以使浮置元件NM3导通，以将对应于初始电平的参考电压VSS输入到字线WL中。
当字线WL是不与被选择的字线相邻的未选择的字线时，控制逻辑可以将字线WL连接到参考节点，直到对被选择的存储器单元执行的控制操作完成并且被选择的字线的电压返回到初始电平。因此，字线WL的电压可以连续地保持为参考电压VSS。例如，控制逻辑可以被构造为将不与被选择的字线相邻的未选择的字线的各自电压设定为初始电平。
当字线WL是与被选择的字线相邻的未选择的字线时，控制逻辑可以在被选择的字线的电压返回到初始电平的时间段中的至少一部分时间段中使第二开关元件NM1和第三开关元件NM2导通并且使第一开关元件PM1和浮置元件NM3截止。因此，字线WL可以浮置。浮置的字线WL可以减小到在低于参考电压VSS的电平处的电压，使得浮置的字线WL的电压受到其中相邻的被选择的字线的电压返回到初始电平的预充电操作的影响(例如，浮置的字线WL的电压降为足够低以避免或减少对相邻的被选择的字线的影响)，从而有效地防止连接到字线WL的未选择的存储器单元的数据丢失。
图7是示出子字线解码器SWD1至SWD16与控制信号之间的连接关系的图。参考图7，在字线驱动电路200中包括的多个子字线解码器SWD1至SWD16之中，彼此相邻的一些子字线解码器可以被分组成解码器组210和220。在图7中所示的示例实施例中，解码器组210和220中的每个可以包括多个子字线解码器SWD1到SWD16中的八个。
第一字线控制信号NWEIB1可以共同输入到第一解码器组210的第一子字线解码器SWD1至第八子字线解码器SWD8中，第二字线控制信号NWEIB2可以共同输入到第二解码器组220的第九子字线解码器SWD9至第十六子字线解码器SWD16中。第一驱动信号PXIB1至第八驱动信号PXIB8中的一个驱动信号可以共同输入到第一解码器组210的第i(i是从1至8的自然数)子字线解码器和第二解码器组220的第i子字线解码器中。例如，可以将第九子字线解码器SWD9看作第二解码器组220的第一子字线解码器SWD9，可以将第十子字线解码器SWD10看作第二解码器组220的第二子字线解码器SWD10，并且可以以相同的方式来看待第十一子字线解码器SWD11至第十六子字线解码器SWD16。如上面参考图6所述，第一驱动信号PXIB1至第八驱动信号PXIB8中的每个驱动信号可以是被输入到子字线解码器SWD1至SWD16中的每个中包括的第一开关元件中的信号。
当多个子字线解码器SWD1至SWD16如图7中所示地在字线驱动电路200中实现时，取决于与被选择的字线相邻的未选择的字线所连接到的子字线解码器以及被选择的字线所连接到的子字线解码器，是否共同包括在解码器组210和220中的一个解码器组中，控制逻辑可以控制多个子字线解码器SWD1至SWD16。在下文中，将描述依赖于被选择的字线和未选择的字线中的每个与子字线解码器SWD1至SWD16之间的连接关系的操作。
图8是示出根据本公开的示例实施例的半导体装置的示意图。图9是示出根据本公开的示例实施例的半导体装置的操作的图。
参考图8，根据示例实施例的半导体装置300可以包括存储器单元阵列310、子字线解码器320和330等。存储器单元阵列310可以包括多个存储器单元MC。存储器单元阵列310可以通过多条字线WLn和WLn+1连接到子字线解码器320和330。
子字线解码器320和330中的每个的结构可以如上面参考图6所述。参考图8，子字线解码器320和330中的每个可以包括第一开关元件至第三开关元件PM1、NM1和NM2以及浮置元件NM3。在图8中所示的示例实施例中，字线控制信号NWEIB1可以共同输入到第n子字线解码器320和第n+1子字线解码器330中。因此，如上面参考图7所述，第n子字线解码器320和第n+1子字线解码器330可以包括在同一个解码器组中。例如，n可以是正自然数。分别输入到第n子字线解码器320和第n+1子字线解码器330中的第一驱动信号PXID1和PXID2以及第二驱动信号PXIB1和PXIB2可以不同于浮置控制信号FLOATB1和FLOATB2。
将参考图9来描述根据图8中所示的示例实施例的半导体装置300的操作。在图9中所示的示例实施例中，第n字线WLn可以被确定为被选择的字线，并且第n+1字线WLn+1可以被确定为未选择的字线。
参考图8和图9，当字线控制信号NWEIB1从高逻辑电平H减小到低逻辑电平L时，输入到第n子字线解码器320中的第一驱动信号PXID1可以从低逻辑电平L增大到高逻辑电平H。在第n子字线解码器320中，第一开关元件PM1可以导通而且第二开关元件NM1可以截止，并且第一驱动信号PXID1可以被输入到第n字线WLn中。因此，第n字线WLn的电压可以从初始电平Vinit增大到有效电平Vpwr。
相反，输入到第n子字线解码器320中的第二驱动信号PXIB1可以从高逻辑电平H减小到低逻辑电平L，并且浮置控制信号FLOATB1可以保持在高逻辑电平H。因此，在第n子字线解码器320中，第三开关元件NM2可以截止，并且浮置元件NM3可以保持在导通状态。
参考图8和图9，当字线控制信号NWEIB1从高逻辑电平H减小到低逻辑电平L时，输入到第n+1子字线解码器330中的第一驱动信号PXID2可以保持在低逻辑电平L。另外，输入到第n+1子字线解码器330中的第二驱动信号PXIB2和浮置控制信号FLOATB2可以保持在高逻辑电平H。因此，参考电压VSS可以输入到第n+1字线WLn+1中，并且第n+1字线WLn+1的电压可以保持在对应于参考电压VSS的初始电平。
当对连接到第n字线WLn的存储器单元MC之中的至少一个被选择的存储器单元执行的控制操作完成时，第n字线WLn的电压可以从有效电平Vpw减小到初始电平Vinit。在图9中所示的示例实施例中，在第一时间点t1处，字线控制信号NWEIB1和第二驱动信号PXIB1可以转变为高逻辑电平H，并且第一驱动信号PXID1可以转变为低逻辑电平L。因此，在第一时间点t1处，参考电压VSS可以由第n子字线解码器320输入到第n字线WLn中，并且第n字线WLn的电压可以从有效电平Vpwr减小到初始电平Vinit。
参考图8和图9，在第n+1子字线解码器330中，浮置控制信号FLOATB2可以在第一时间点t1处转变到低逻辑电平L。例如，在第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit的预充电时间段中的至少一部分时间段期间，浮置控制信号FLOATB2的逻辑电平可以被设定为低逻辑电平L。例如，低逻辑电平L的电压可以对应于初始电平处的电压(例如，参考电压VSS)。换言之，在第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit的预充电时间段中的至少一部分时间段期间，浮置控制信号FLOATB2的电压可以被设定为初始电平Vinit。因此，第n+1子字线解码器330的浮置元件NM3可以截止，并且第n+1字线WLn+1可以浮置。例如，第n+1字线WLn+1浮置的第二时间段ΔT2可以比第n字线WLn的电压减小到初始电平Vinit的第一时间段ΔT1长。例如，第一时间段ΔT1可以对应于第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit的预充电时间段。
当浮置元件NM3在第一时间点t1处截止时，第n+1字线WLn+1的电压可以减小到低于初始电平Vinit的浮置电平Vft。这可能是因为与第n+1字线WLn+1相邻的第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit。例如，在第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit的时间段中的至少一部分时间段期间，第n+1字线WLn+1的电压可以被设定为低于初始电平Vinit的浮置电平Vft。例如，初始电平Vinit与浮置电平Vft之间的第二电压差ΔV2可以小于有效电平Vpwr与初始电平Vinit之间的第一电压差ΔV1。例如，第n字线WLn(例如，被选择的字线)的电压变化范围(例如，ΔV1)可以大于第n+1字线WLn+1(例如，未选择的字线)的电压变化范围(例如，ΔV2)。
在示例实施例中，被输入到第n+1子字线解码器330中的浮置控制信号FLOATB2可以在经过第二时间段ΔT2之后转变回到高逻辑电平H，使得浮置元件NM3可以导通，并且第n+1字线WLn+1的电压可以增大到初始电平Vinit。在第n字线WLn的电压减小的第一时间段ΔT1中的至少一部分时间段期间，相邻的第n+1字线WLn+1的电压可以减小到低于初始电平Vinit的浮置电平Vft，从而防止从与提供第n字线WLn的栅极结构相邻的沟道区释放的电荷流入到与第n+1字线WLn+1连接的存储器单元中。因此，可以使连接到与被选择的字线相邻的未选择的字线的未选择的存储器单元的数据的丢失和/或改变最小化。
图10是示出根据本公开的示例实施例的半导体装置的示意图。图11至图13是示出根据本公开的示例实施例的半导体装置的操作的图。
参考图10，根据本公开的示例实施例的半导体装置400可以包括存储器单元阵列410、子字线解码器420和430等。存储器单元阵列410可以包括多个存储器单元MC。存储器单元阵列410可以通过多条字线WLn和WLn+1连接到子字线解码器420和430。
子字线解码器420和430中的每个可以包括第一开关元件至第三开关元件PM1、NM1和NM2以及浮置元件NM3。在图10中所示的示例实施例中，第一字线控制信号NWEIB1可以输入到第n子字线解码器420中，并且第二字线控制信号NWEIB2可以输入到第n+1子字线解码器430中。因此，如上面参考图7所述，第n子字线解码器420和第n+1子字线解码器430可以分组成不同的解码器组。分别输入到第n子字线解码器420和第n+1子字线解码器430中的第一驱动信号PXID1和PXID2以及第二驱动信号PXIB1和PXIB2可以不同于浮置控制信号FLOATB1和FLOATB2。
参考图11至图13描述根据图10中所示的示例实施例的半导体装置400的操作。在图11至图13中所示的每个示例实施例中，第n字线WLn可以被确定为被选择的字线，并且第n+1字线WLn+1可以被确定为未选择的字线。
首先，根据图11中所示的示例实施例的操作可以类似于上面参考图9描述的操作。输入到第n子字线解码器420中的第一驱动信号PXID1可以转变为高逻辑电平H，并且第二驱动信号PXIB1和字线控制信号NWEIB1可以转变为低逻辑电平L，使得第n字线WLn的电压可以从初始电平Vinit增大到有效电平Vpwr。相反，输入到第n+1子字线解码器430中的第一驱动信号PXID2可以保持在低逻辑电平L，并且字线控制信号NWEIB2和第二驱动信号PXIB2可以保持在高逻辑电平H。因此，第n+1字线WLn+1的电压可以保持在初始电平Vinit。
在从第一时间点t1开始的第一时间段ΔT1期间，第n字线WLn的电压可以从有效电平Vpwr减小到初始电平Vinit。参考图10和图11，输入到第n+1子字线解码器430中的浮置控制信号FLOATB2可以在第一时间点t1处转变到低逻辑电平L，使得浮置元件NM3可以截止，并且第n+1字线WLn+1可以从第一时间点t1浮置。例如，在第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit的预充电时间段中的至少一部分时间段期间，浮置控制信号FLOATB2的电压可以被设定为初始电平Vinit。因此，在相邻的第n字线WLn的电压减小的影响下，第n+1字线WLn+1的电压可以减小到低于初始电平Vinit的浮置电平Vft。
如上面所述，浮置控制信号FLOATB2可以在第二时间段ΔT2期间使浮置元件NM3截止。此外，初始电平Vinit与浮置电平Vft之间的第二电压差ΔV2可以小于初始电平Vinit与有效电平Vpwr之间的第一电压差ΔV1。
在图12中所示的示例实施例中，第n+1字线WLn+1可以在比第一时间点t1早的第二时间点t2处浮置。换言之，在第n字线WLn的电压保持在有效电平Vpwr时，第n+1字线WLn+1可以首先浮置。例如，第n+1字线WLn+1可以在第n字线WLn的电压保持在有效电平Vpwr的时间段中的至少一部分时间段期间浮置。参考图12，由浮置控制信号FLOATB2使第n+1字线WLn+1浮置的第二时间段ΔT2可以早于第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit的第一时间段ΔT1开始，并且可以晚于第一时间段ΔT1结束。
在图13中所示的示例实施例中，第n+1字线WLn+1可以在晚于第一时间点t1的第三时间点t3处浮置。第三时间点t3可以属于第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit的第一时间段ΔT1。换言之，在第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit时，第n+1子字线解码器430的浮置元件NM3可以截止。例如，第n字线WLn的电压可以在第n+1子字线解码器430的浮置元件NM3截止之前开始从有效电平Vpwr减小到初始电平Vinit，但是可以在第n+1子字线解码器430的浮置元件NM3截止之前不完全从有效电平Vpwr减小到初始电平Vinit。例如，在第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit的预充电时间段中的至少一部分时间段期间，浮置控制信号FLOATB2的逻辑电平可以被设定为高逻辑电平H。例如，高逻辑电平H的电压可以对应于比初始电平Vinit高的电压。换言之，在第n字线WLn的电压从有效电平Vpwr减小到初始电平Vinit的预充电时间段中的至少一部分时间段期间，浮置控制信号FLOATB2的电压可以被设定为高于初始电平Vinit的电压。因此，如图13中所示，第一时间段ΔT1的一部分可以与第二时间段ΔT2重叠。
图14至图16是示出根据本公开的示例实施例的半导体装置的操作的图。
在参考图14至图16描述的示例实施例中，半导体装置500的控制逻辑可以在存储器单元阵列510中选择第n字线WLn作为被选择的字线，并且选择第n+1字线WLn+1作为未选择的字线。首先参考图14，在连接到被选择的字线的第n子字线解码器520中，第一开关元件PM1可以导通，并且第二开关元件NM1和第三开关元件NM2可以截止。
浮置元件NM3可以由浮置控制信号FLOATB1导通。然而，由于第二开关元件NM1和第三开关元件NM2截止，因此可以根据第一驱动信号PXID1而不是参考电压VSS来确定第n字线WLn的电压。半导体装置500的控制逻辑可以增大第一驱动信号PXID1的电平，从而将第n字线WLn的电压增大到有效电平，并且使连接到第n字线WLn的每个存储器单元MC的单元开关SW导通。
在连接到未选择的字线的第n+1子字线解码器530中，第一开关元件PM1可以截止，并且第二开关元件NM1、第三开关元件NM2和浮置元件NM3可以导通。因此，参考电压VSS可以通过第n+1子字线解码器530输入到第n+1字线WLn+1中，并且连接到第n+1字线WLn+1的每个存储器单元MC的单元开关SW可以保持在截止状态。
半导体装置500的控制逻辑可以使用位线感测放大器对连接到第n字线WLn的存储器单元MC中的至少一个执行控制操作。当控制操作完成时，控制逻辑可以减小第n字线WLn的电压。参考图15，在第n子字线解码器520中，第一开关元件PM1可以截止，并且第二开关元件NM1和第三开关元件NM2可以导通。因此，参考电压VSS可以被输入到第n字线WLn中，并且第n字线WLn的电压可以被初始化为初始电平。
在第n字线WLn的电压减小到初始电平时，控制逻辑可以使第n+1字线WLn+1(与第n字线WLn相邻的未选择的字线)浮置。参考图15，在第n+1子字线解码器530中，可以由浮置控制信号FLOATB2来使浮置元件NM3截止，因此参考电压VSS和第一驱动信号PXID2都不可以输入到第n+1字线WLn+1中。
在浮置状态下，在相邻的第n字线WLn的电压减小的影响下，第n+1字线WLn+1的电压可以减小到低于初始电平的电平。因此，连接到第n+1字线WLn+1的每个存储器单元MC的单元开关SW可以比参考图14所描述的状态强地截止，连接到第n字线WLn的单元开关SW可以截止，并且从沟道区释放的电荷可以不流入到连接到第n+1字线WLn+1的存储器单元MC的单元电容器CC中，从而防止连接到未选择的字线的存储器单元MC的数据的改变和/或丢失，并且改善半导体装置500的可靠性。
随后，参考图16，在第n+1子字线解码器530中，可以在经过预定时间段之后，由浮置控制信号FLOATB2导通浮置元件NM3。因此，第n+1字线WLn+1可以连接到参考节点，并且第n+1字线WLn+1的电压可以返回到初始电平。
在本公开的一些示例实施例中，在被选择的字线的电压从有效电平返回到初始电平的预充电时间段中的至少一部分时间段期间，与被选择的字线相邻的未选择的字线可以不完全浮置。例如，在连接到未选择的字线的子字线解码器中，浮置元件可以不完全截止。导通电压与截止电压之间的电压可以被输入到浮置元件中，因此浮置元件可以作为一种类型的电阻元件操作。
浮置元件可以连接在供应参考电压的参考节点与多个开关元件中的一些开关元件之间。因此，虽然浮置元件作为电阻元件操作，但是可以看出，形成了未选择的字线通过电阻元件连接到参考节点的等效电路，并且可以通过浮置元件去除未选择的字线的电荷。在下文中，将参考图17和图18更详细地描述这种构造。
图17和图18是示出根据本公开的示例实施例的半导体装置的操作的图。
在参考图17和图18描述的示例实施例中，导通电压与截止电压之间的中间电压Vmid可以被输入到字线WL所连接到的子字线解码器600的浮置元件NM3中。当选择与字线WL相邻的另一字线时，中间电压Vmid可以在所述另一字线的电压从有效电平返回到初始电平的预充电时间段中的至少一部分时间段期间被输入到浮置元件NM3中。
参考图17和图18，在与被选择的字线的电压减小到初始电平的预充电时间段中的至少一部分时间段重叠的时间段中，中间电压Vmid可以被输入到子字线解码器600的浮置元件NM3中。浮置元件NM3可以是NMOS晶体管。中间电压Vmid可以具有高于与浮置元件NM3的截止电压对应的低逻辑电平L并且低于与浮置元件NM3的导通电压对应的高逻辑电平H的电平。
如图18中所示，浮置元件NM3可以作为一种类型的电阻元件操作。通过字线控制信号NWEIB，可以使第一开关元件PM1截止，并且可以使第二开关元件NM1导通。第三开关元件NM2可以通过第二驱动信号PXIB导通。因此，字线WL可以连接到作为电阻元件操作的浮置元件NM3。
因此，可以通过子字线解码器600(例如，通过浮置元件NM3)将字线WL连接到供应参考电压VSS的参考节点，并且可以在字线WL与参考节点之间形成泄漏电流ILEAK流过的电荷泄漏路径。在与字线WL相邻的另一字线的电压从有效电平减小到初始电平时，电荷会从连接到所述另一字线的单元开关的沟道区释放，并且字线WL与所述另一相邻字线之间的寄生电容分量会由于释放的电荷而充电。
在本公开的示例实施例中，如果需要，如图17和图18中所示，可以通过弱导通浮置元件NM3来生成泄漏电流ILEAK流过的路径。因此，当字线之间的寄生电容在连接到被选择的字线的单元开关的截止操作期间由于释放的电荷而充电时，可以使用泄漏电流ILEAK来去除寄生电容。例如，当某一字线被反复选择为被选择的字线，并且对该字线的访问被累积时，半导体装置的控制逻辑可以控制连接到另一相邻字线的子字线解码器600，如参考图17和图18所述，从而去除字线之间的寄生电容。
如本文所使用的，术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”、“包括(including)”、“具有(has)”、“具有(having)”及其任何其他变型指定存在所陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
将理解的是，尽管本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应到受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。
虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
存储器单元阵列，包括电连接到多条字线和多条位线的多个存储器单元；
字线驱动电路，包括电连接到所述多条字线的多个子字线解码器；以及
控制逻辑，被构造为确定所述多条字线之中的被选择的字线和未选择的字线，并且被构造为控制所述字线驱动电路，使得所述未选择的字线中的与所述被选择的字线相邻的至少一条字线在所述被选择的字线的电压返回到初始电平的时间段中的至少一部分时间段期间被浮置。
2.根据权利要求1所述的半导体装置，所述半导体装置还包括：
感测放大器电路，包括电连接到所述多条位线的多个感测放大器，
其中，所述控制逻辑还被构造为控制所述字线驱动电路，使得所述被选择的字线的所述电压从所述初始电平增大到有效电平，然后返回到所述初始电平。
3.根据权利要求2所述的半导体装置，其中，所述有效电平高于所述初始电平。
4.根据权利要求2所述的半导体装置，其中，所述控制逻辑还被构造为控制所述字线驱动电路，使得在所述被选择的字线的所述电压从所述初始电平增大到所述有效电平的时间段期间，以及在所述被选择的字线的所述电压保持在所述有效电平的时间段期间，所述未选择的字线中的所述至少一条字线的电压被设定为所述初始电平。
5.根据权利要求2所述的半导体装置，其中，所述控制逻辑还被构造为控制所述字线驱动电路，使得在所述被选择的字线的所述电压保持在所述有效电平的时间段中的至少一部分时间段期间，所述未选择的字线中的所述至少一条字线被浮置。
6.根据权利要求2所述的半导体装置，其中，所述控制逻辑还被构造为控制所述字线驱动电路，使得在所述被选择的字线的所述电压从所述有效电平返回到所述初始电平的时间段中的至少一部分时间段期间，所述未选择的字线中的所述至少一条字线被浮置。
7.根据权利要求1所述的半导体装置，其中，所述控制逻辑还被构造为将所述未选择的字线中的除了所述未选择的字线中的所述至少一条字线之外的剩余字线的各自电压设定为所述初始电平。
8.根据权利要求1所述的半导体装置，其中，所述控制逻辑还被构造为控制所述字线驱动电路，使得所述未选择的字线中的所述至少一条字线被浮置，直到在所述被选择的字线的所述电压返回到所述初始电平之后经过预定时间段为止。
9.根据权利要求1所述的半导体装置，其中，所述被选择的字线的电压变化范围大于所述未选择的字线中的所述至少一条字线的电压变化范围。
10.根据权利要求1所述的半导体装置，其中，在所述被选择的字线的所述电压返回到所述初始电平的所述时间段中的至少一部分时间段期间，所述未选择的字线中的所述至少一条字线的电压减小到低于所述初始电平的电平。
11.一种半导体装置，所述半导体装置包括：
存储器单元阵列，包括电连接到多条字线和多条位线的多个存储器单元；
字线驱动电路，包括电连接到所述多条字线的多个子字线解码器；以及
控制逻辑，被构造为确定所述多条字线之中的被选择的字线和未选择的字线，
其中，所述多个子字线解码器中的每个包括：
多个开关元件，电连接到所述多条字线中的相应一条字线；以及
浮置元件，电连接在供应初始电平处的电压的参考节点与所述多个开关元件中的至少一部分开关元件之间，并且
其中，在所述被选择的字线的电压从有效电平减小到所述初始电平的预充电时间段中的至少一部分时间段期间，所述控制逻辑被构造为将具有使所述浮置元件截止的电压的浮置控制信号输入到所述浮置元件中。
12.根据权利要求11所述的半导体装置，其中，所述浮置元件是NMOS晶体管，并且
其中，所述控制逻辑还被构造为在所述预充电时间段中的至少一部分时间段期间将所述初始电平处的所述电压输入到所述浮置元件中。
13.根据权利要求11所述的半导体装置，其中，所述多个开关元件包括第一开关元件以及第二开关元件和第三开关元件，所述第一开关元件电连接在供应驱动信号的驱动节点与所述多条字线中的所述相应一条字线之间，并且所述第二开关元件和所述第三开关元件彼此并联电连接在所述多条字线中的所述相应一条字线与所述浮置元件之间。
14.根据权利要求13所述的半导体装置，其中，所述第一开关元件是PMOS晶体管，并且
其中，所述第二开关元件和所述第三开关元件中的每个是NMOS晶体管。
15.根据权利要求13所述的半导体装置，其中，所述控制逻辑还被构造为：
将第一控制信号输入到所述第一开关元件和所述第二开关元件中，以及
将第二控制信号输入到所述第三开关元件中。
16.根据权利要求15所述的半导体装置，其中，所述浮置控制信号不同于所述第一控制信号和所述第二控制信号。
17.根据权利要求11所述的半导体装置，其中，所述控制逻辑还被构造为在所述预充电时间段中的至少一部分时间段期间将所述浮置控制信号的所述电压设定为所述初始电平。
18.根据权利要求11所述的半导体装置，其中，所述控制逻辑还被构造为在所述预充电时间段中的至少一部分时间段期间将所述浮置控制信号的所述电压设定为高于所述初始电平的电压。
19.一种半导体装置，所述半导体装置包括：
存储器单元阵列，包括电连接到多条字线和多条位线的多个存储器单元；以及
外围电路，被构造为控制所述存储器单元阵列，
其中，所述外围电路被构造为：
在所述多条字线之中的被选择的字线的电压保持在有效电平时，通过所述多条位线之中的被选择的位线，针对所述多个存储器单元之中的被选择的存储器单元执行控制操作，并且
在所述被选择的字线的所述电压从所述有效电平减小到初始电平的时间段中的至少一部分时间段期间，将所述多条字线之中的与所述被选择的字线相邻的至少一条未选择的字线的电压设定为低于所述初始电平的电平。
20.根据权利要求19所述的半导体装置，其中，在所述被选择的字线的所述电压从所述有效电平减小到所述初始电平的所述时间段中的至少所述一部分时间段期间，所述至少一条未选择的字线的所述电压从所述初始电平减小到低于所述初始电平的浮置电平，
其中，所述初始电平与所述浮置电平之间的电压差小于所述初始电平与所述有效电平之间的电压差，并且
其中，所述外围电路还被构造为通过使所述至少一条未选择的字线浮置而将所述至少一条未选择的字线的所述电压设定为所述浮置电平。
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