JPH06208796A

JPH06208796A - 半導体メモリ

Info

Publication number: JPH06208796A
Application number: JP5317722A
Authority: JP
Inventors: Katsumi Matsuno; 勝己松野; Yoshinobu Nakagome; 儀延中込; Miki Takeuchi; 幹竹内; Yuzuru Oji; 譲大路; Masakazu Aoki; 正和青木; Koji Hashimoto; 孝司橋本; Takao Watabe; 隆夫渡部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-11-01
Filing date: 1993-12-17
Publication date: 1994-07-26

Abstract

(57)【要約】【目的】本発明の目的は、強誘電体を用い、低消費電
力、低雑音で、且つ安定な情報保持が可能な高集積の不
揮発性半導体メモリを提供することにある。【構成】動作終了時、データ線とプレート電極の電位
を等しくしてから選択トランジスタをオフにし、待機
時、選択トランジスタと強誘電体キャパシタのリークに
より情報蓄積ノードの電位をプレート電位近くに保つ。
読み出し時、センスアンプＳＡａ１，…による増幅が終
了すると、データ線分離スイッチＣＳＷａ１，…を遮断
し、メモリセルアレイを待機状態に戻す。【効果】プレート電位が一定であっても、低消費電力
で安定な情報保持ができる。選択トランジスタと強誘電
体膜のリーク特性要求が緩く、製造が容易で高歩留りの
メモリを得られる。選択トランジスタに薄膜トランジス
タを用い、ウエル形成の不要なメモリを得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリの構成に係
り、特に強誘電体を用いて、消費電力や雑音が小さく、
安定に情報を保持できる高集積の不揮発性メモリに関す
る。

【０００２】

【従来の技術】従来、半導体メモリの一種であるダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）は、図３６
に示すような構成を持つ。即ち、情報として電荷を蓄積
する１個のキャパシタと、１個のセル選択用トランジス
タからなるメモリセルＭＣ１１，…，ＭＣ１ｎ，ＭＣ２
１，…，ＭＣ２ｎ，…が、ワード線ＷＬ１，ＷＬ２，…
と、データ線ＤＬ１，…，ＤＬｎまたはＤＢ１，…，Ｄ
Ｂｎとが交差する位置にそれぞれ配置されてメモリセル
アレイが構成される。ワード線が選択されると、これに
接続されるメモリセルのトランジスタが導通して、ＤＬ
１〜ＤＬｎまたはＤＢ１〜ＤＢｎに信号が読み出され
る。この信号をセンスアンプＳＡ１〜ＳＡｎにより感知
・増幅する。入出力信号線Ｉ／Ｏと選択データ線との接
続は、データ線選択信号線ＹＳ１〜ＹＳｎにより制御さ
れるスイッチＳＷ１〜ＳＷｎのいずれかを導通させて行
う。このメモリは、メモリセルの構成素子数が少なく、
小面積・高密度のメモリとして広く普及している。

【０００３】しかし、ＤＲＡＭには以下の問題があるこ
とが知られている。・セル選択トランジスタ、キャパシタのリーク電流のた
め、メモリセルにアクセスせず放置すると、記憶された
情報が失われる。このため、一定期間毎にリフレッシュ
動作が必要である。・電源を切ると、記憶された情報が失われる。・選択ワード線につながるメモリセルの情報は、それが
必要であるかないかに関わらず、全てデータ線に流出
し、メモリセルの情報は破壊される。よって、全てのデ
ータ線にセンスアンプを設け、信号電圧を増幅すること
により再書き込みを行う必要がある。これにより、高集
積化に障害が生じる上、不要のセンスアンプも動作する
ため、消費電力が大きい。・集積度向上に従って、構成素子の微細化やメモリセル
構造の複雑化によって高度の加工技術を要するようにな
り、工程数増加や歩留り低下によるコスト増大を引き起
こす。

【０００４】これらの課題を解決する半導体メモリとし
て、例えば米国特許第４，８７３，６６４号，米国特許
第５，０３８，３２３号，特開平２−１１０８９５号，
特開平４−７８０９８号等に開示されたような、強誘電
体メモリがある。即ち、キャパシタの誘電体膜として強
誘電体膜を用い、強誘電体の残留分極の方向を制御し
て、情報を記憶するものである。強誘電体は、適当な強
さの電界を印加すると分極を生じ、これを打ち消す向き
に適当な強さの電界を印加しない限り、この分極が残留
分極として保持される性質を持つ。よって、強誘電体を
キャパシタ絶縁膜として用いた強誘電体キャパシタにお
いて、その両端にかかる電圧ＶＦＥと充電電荷ＱＦＥと
の間には、図３７に示すようなヒステリシス特性が存在
する。

【０００５】図３７を用いて、強誘電体キャパシタの特
性について説明する。強誘電体キャパシタにある大きさ
の電圧ＶＭ１を印加すると、強誘電体の分極方向が印加
電界に沿ってほぼ一定の向きになり、強誘電体キャパシ
タの状態は状態ｄ１に遷移する。次に印加電圧を０にす
ると、残留分極を補償する電荷Ｑｒ１が極板上に残るた
め、強誘電体キャパシタの状態は状態ｓ１になる。さら
に、ＶＭ１と逆向きにある大きさの電圧−ＶＭ０を印加
すると、分極が反転し、強誘電体キャパシタの状態は状
態ｄ０となる。この後印加電圧を０にすると、補償電荷
−Ｑｒ０が極板上に残り、状態ｓ０に遷移する。即ち、
印加電圧が０の場合において、強誘電体キャパシタは複
数の状態をとることができる。よって、例えば状態ｓ１
を論理１に対応させ、状態ｓ０を論理０に対応させるこ
とにより、情報を記憶することができる。

【０００６】上記特性を持った、予め情報を記憶した強
誘電体キャパシタにある大きさの電圧を印加した時、例
えば状態ｓ１から状態ｄ１に遷移した場合と、状態ｓ０
から状態ｄ１に遷移した場合とでは、強誘電体キャパシ
タのみかけの容量値が異なる。即ち、状態ｓ０から状態
ｄ１に遷移した場合、分極反転に伴い、状態ｓ１からの
遷移に比べ多量の電荷が強誘電体キャパシタに流入し、
その結果、みかけの容量値が大きくなる。つまり、分極
反転が起こった場合、分極反転が起こらなかった場合よ
り容量値が等価的に大きくなる。この特性を利用するこ
とにより、情報を読み出すことができる。例えば、デー
タ線の寄生容量等とメモリセルキャパシタを直列接続し
て電荷を分配させ、容量値の差異により発生する接続点
電位の違いを信号として読み出す等である。

【０００７】残留分極は、ある程度の強さの電界がかか
らない限り保持されるので、上記の記憶方式によれば、
リフレッシュ動作が不要であり、電源を切った後も情報
が保持される不揮発性メモリを構成できる。

【０００８】

【発明が解決しようとする課題】しかし、上記の強誘電
体メモリには、以下の問題があった。即ち、米国特許第
４，８７３，６６４号あるいは特開平４−７８０９８号
に開示されたメモリには、情報を読み出す、または書き
込むためにメモリセルのプレート電極にパルスを印加す
る必要があるため、プレート電極をプレート線として微
細加工する必要が生じる点、プレート線を選択的に駆動
する回路を設ける必要があり、また特に特開平４−７８
０９８号については周辺回路を選択する論理回路を設け
る必要もあるため、制御が複雑になり、また回路面積が
増大する点、プレート線の充放電に伴い消費電力が増大
し、電源雑音や寄生容量による線間雑音が発生する点に
問題があった。米国特許第５，０３８，３２３号に開示
されたメモリでは、プレート電極に印加される電位と待
機時データ線電位が異なるため、ワード線の雑音により
トランジスタが導通し、強誘電体キャパシタに電圧がか
かって情報が破壊される危険がある点、サブスレッショ
ルド電流等によるリーク電流が大きく、オフ抵抗の低い
トランジスタを用いた場合や、リーク電流が小さい強誘
電体キャパシタを用いた場合には、情報を安定に保持す
ることが困難である点に問題があった。特開平２−１１
０８９５号に開示されたメモリでは、待機時においてデ
ータ線電位をプレート電位と等しくし、且つセル選択ト
ランジスタを弱く導通させることにより、情報破壊の危
険性を軽減する方式であったが、動作直前に全ワード線
電圧を下げてセル選択トランジスタを非導通とし、さら
に全データ線電圧をプリチャージする必要があるため、
消費電力、充放電時間および電源雑音が過度に大きくな
る点に問題があった。さらにまた、上記全てのメモリに
おいて、回路規模の縮小による面積低減と、非選択メモ
リセルについても読み出しを行うという不要な動作を省
くことによる消費電力低減を同時に達成する手法への考
慮はなされていなかった。

【０００９】本発明の目的は、低消費電力、低雑音で高
集積化に適する構成を持ち、なおかつ安定に情報を保持
することのできる不揮発性半導体メモリを提供すること
にある。

【００１０】

【課題を解決するための手段】上記目的は、トランジス
タと強誘電体キャパシタとを用いて構成されたメモリに
おいて、以下の事項を設けることにより達成される。・動作終了時、選択ワード線を非選択状態に戻す前に、
データ線電位をプレート電極の電位と等しくする。・待機時、トランジスタと強誘電体キャパシタのリーク
により、強誘電体キャパシタの両端の電圧を、分極反転
による情報破壊が起こらない範囲に保つ。・選択データ線が駆動され、プレート電極と異なる電位
にある時間を最小限にする手段を設ける。

【００１１】

【作用】分極情報を安定に保持するためには、非選択セ
ルの強誘電体キャパシタの両端の電圧を、分極情報が保
持される範囲に維持すればよい。これを達成するため、
まず動作終了時においてデータ線電位をプレート電位と
等しくしてから選択ワード線を非選択状態にすると、ト
ランジスタと強誘電体キャパシタが接続されたノード
（情報蓄積ノード）の電位がプレート電位に等しくさ
れ、強誘電体キャパシタの両端の電圧が０Ｖになる。次
に待機時においてトランジスタと強誘電体キャパシタの
リークを用いて、情報蓄積ノードの電位をプレート電位
に近い値に維持し、分極情報が破壊されないようにす
る。ここで、読み出しあるいは書き込み動作に入ってデ
ータ線が駆動され、データ線電位がプレート電位と異な
る電位になると、トランジスタのリーク電流により非選
択セルの強誘電体キャパシタが充電されて情報蓄積ノー
ドの電位が変動し、分極情報が破壊されるおそれがあ
る。これを防止するため、データ線電位を増幅し、再書
き込みが行われた直後にメモリセルアレイをセンス回路
と分離してメモリセルアレイを待機状態に戻し、外部と
の情報のやりとりはセンス回路にラッチした情報を用い
て行う。また、この間に強誘電体キャパシタの両端の電
圧が分極情報を保持できる範囲を超えないようなリーク
特性を持つセル選択トランジスタを用いる。

【００１２】以上の手段を適用することにより、過度の
充放電を伴う情報保持動作を行うことなく、低消費電
力、低雑音でありながら安定した情報保持ができる。

【００１３】また、待機時において強誘電体キャパシタ
には充電電荷がほとんどなく、残留分極を補償する電荷
のみが残っている。よって、読み出し時にデータ線に発
生する信号電位を安定化することができ、特にダミーセ
ルを用いて参照電位を発生する場合等にＳ／Ｎを向上す
ることができると共に、トランジスタのリークによる非
選択セルからデータ線への電荷の漏出を低減できる。

【００１４】さらにまた、プレート電極をプレート線と
して分離せず、高集積化に適したメモリを構成できる。

【００１５】さらにまた、従来ＤＲＡＭ等に用いられた
セル選択トランジスタに比べ、リーク特性を大幅に許容
することができるので、製造が容易で、高歩留りのメモ
リを得ることができる。これを活かし、セル選択トラン
ジスタを薄膜トランジスタで形成すると、ウエル形成等
の工程のないメモリや、積層構造による高集積メモリを
形成することも可能である。

【００１６】さらにまた、センスアンプを共有し、複数
のデータ線を有するメモリセルアレイに含まれる唯一の
メモリセルから情報を読み出す構成を容易にとることが
できるので、低消費電力、低雑音、高密度化を促進する
ことが可能であり、またセンスアンプのレイアウト余裕
を緩和することができる。

【００１７】

【実施例】以下の実施例を用いて、本発明の概念を説明
する。初めに、メモリの構成およびその基本的な駆動方
法に関する基本概念について述べる。

【００１８】（実施例１）図１は、本発明によるメモリ
の回路構成を示した一実施例である。図において、ワー
ド線ＷＬａｘ（ｘ＝１，…，ｍ）とデータ線ＤＬａｙお
よび相補データ線ＤＢａｙ（ｙ＝１，…，ｎ）が行列状
に配置され、ＷＬａｘとＤＬａｙとの交点上にメモリセ
ルＭＣａｘｙが接続され、ＷＬａｘとＤＢａｙとの交点
上に相補メモリセルＭＢａｘｙが接続されて、メモリセ
ルアレイが構成される。ここでＭＢａｘｙは、ＭＣａｘ
ｙに対し相補の情報を記憶し、ＭＣａｘｙに論理１が書
き込まれる場合（’１’Ｗ）、ＭＢａｘｙには論理０が
書き込まれ、ＭＣａｘｙに論理０が書き込まれる場
合（’０’Ｗ）、ＭＢａｘｙには論理１が書き込まれ
る。プリチャージ回路ＰＣａｙは、プリチャージ回路制
御線ＰＣＳａにより制御され、活性化時において、プリ
チャージ電位供給線ＶＣＳａの電位をＤＬａｙ，ＤＢａ
ｙに供給する。図の構成においては、ＤＬａｙ，ＤＢａ
ｙが隣合って配置されており、両者を短絡することによ
りプリチャージを高速に行うことが容易である。データ
線分離スイッチＣＳＷａｙは、データ線分離制御線ＣＤ
ａｙにより制御され、ＤＬａｙ，ＤＢａｙと感知信号線
ＳＬａｙ，ＳＢａｙとの接続・分離を行う。ＣＤａｙは
共通でもよい。センスアンプＳＡａｙは、ＰＭＯＳ側セ
ンスアンプ制御線ＰＰａおよびＮＭＯＳ側センスアンプ
制御線ＰＮａにより制御され、活性化時において、ＳＬ
ａｙ，ＳＢａｙ間の電位差を感知し増幅する。列選択ス
イッチＳＷａｙは、列選択信号線ＹＳａｙにより制御さ
れ、選択された感知信号線対を入出力信号線対Ｉ／Ｏａ
に接続する。図ではＩ／Ｏａは一対のみ示したが、入出
力信号線対を複数組設け、感知信号線対をそのいずれか
に接続することにより、複数の情報を並列に読み出す構
成としてもよい。また、ＭＣａｘｙ，ＭＢａｘｙのプレ
ート電極は、論理１に対応する電位ＶＤＤ、論理０に対
応する電位ＶＳＳの中間にある定電位ＶＰＬを発生する
電位発生手段（図中省略）に接続され、メモリセルの強
誘電体キャパシタは、セル選択時において選択データ線
にＶＤＤまたはＶＳＳを加えることにより、分極状態を
制御され得るものとする。なお、以下の説明において、
各電位はＶＳＳを基準電位とした値であるものとする。

【００１９】上記のメモリに用いられるメモリセルの構
成を図２（ａ）に示す。図において、ＣＦＥは強誘電体
をキャパシタ絶縁膜として用いた強誘電体キャパシタで
ある。強誘電体としては、例えばジルコン酸チタン酸鉛
（ＰＺＴ），チタン酸バリウム（ＢａＴｉＯ₃），ニオ
ブ酸リチウム（ＬｉＮｂＯ₃）等のペロブスカイト酸化
物が適用可能である。抵抗ＲＦＥは、ＣＦＥの両端に接
続されたリーク抵抗である。ＲＦＥは、ＣＦＥに用いた
強誘電体膜のリーク成分を利用して形成してもよい。セ
ル選択トランジスタＰＴは、データ線ＤＬとＣＦＥの間
の電気伝導度をワード線ＷＬにより制御する。プレート
電極ＰＬは、論理１，論理０を表す電位の中間レベルの
電圧源に接続される。

【００２０】上記メモリセルの待機状態における等価回
路を図２（ｂ）に示す。図において、Ｒｏｆｆはトラン
ジスタＰＴのオフ抵抗を表す。また、ＪｌｋはＰＴのｐ
ｎ接合部における接合リーク電流等、情報蓄積ノードか
ら基板等へ流れるリーク電流を表す。

【００２１】上記メモリの制御系の例について、図３を
用いて説明する。図３は、本発明によるメモリのブロッ
ク構成を示した一例である。図においてＭＣＡＲＹａ
は、メモリセル、ワード線、データ線、プリチャージ回
路等を含むメモリセルアレイである。ＳＡＧａは、セン
スアンプ、感知信号線を含むセンス回路群である。メモ
リコントローラＭＣＴＬａは、外部からの制御信号を受
けてメモリ各部への制御信号ＣＴＬＧａを発生し、また
内部アドレスを行アドレスバッファＸＡＢａおよび列ア
ドレスバッファＹＡＢａに供給する。ＸＡＢａは行アド
レスバッファであり、ＭＣＴＬａから受け取った行アド
レスをラッチする。ＸＤＥＣａは行デコーダであり、Ｘ
ＡＢａにラッチされた行アドレスを元に、ワード線を選
択する。ＸＤＲＶａはワード線ドライバであり、選択ワ
ード線を駆動する。ＹＡＢａは列アドレスバッファであ
り、ＭＣＴＬａから受け取った列アドレスをラッチす
る。ＹＤＥＣａは列デコーダであり、ＹＡＢａにラッチ
された列アドレスを元に、感知信号線を選択する。ＹＳ
ＷＧａは列選択スイッチ群であり、選択された感知信号
線と外部との接続・分離を行う。ＩＤＢａは入力データ
バッファであり、外部からの入力データを受ける。ＯＤ
Ｂａは出力データバッファであり、読み出した信号を増
幅するメインアンプ、出力段を含んでなる。

【００２２】次に図３のメモリに入力される制御信号に
ついて説明する。アドレス取り込み信号／ＣＳ１，／Ｃ
Ｓ２は、アドレス信号Ａｄｒｓを取り込むタイミングを
制御する。なお以下の説明において、上部に線を記した
図中記号を、／ＣＳ１のように表記する。さて、書き込
み制御信号／ＷＥは、読み出し・書き込み動作モードの
制御およびデータ入出力ピンＤＩＯからの入力信号取り
込みのタイミングを制御する。出力制御信号／ＯＥは、
読み出した信号のＤＩＯへの出力のタイミングを制御す
る。パワーダウン制御信号／ＰＷＤは、電源オン・オフ
に対処し、情報破壊を起こさないよう各部電位を設定す
る動作モードを実行させる。

【００２３】次に、本実施例に示した回路の読み出し動
作の一例を、図４を用いて説明する。図において、ＷＬ
ａｉ（ｉ＝１，…，ｍ）は選択されたワード線を表し、
ＳＬａｊ，ＳＢａｊ（ｊ＝１，…，ｎ）は、選択された
感知信号線対を表し、ＤＬａｊ，ＤＢａｊは選択された
データ線対を表す。電位ＶＣＨはセル選択トランジスタ
のゲートに印加して導通させるための電位で、ＶＤＤよ
りもセル選択トランジスタのしきい値電圧程度かそれ以
上高い電位である。各電位は、例えばＶＳＳ＝０Ｖ，Ｖ
ＤＤ＝３Ｖ，ＶＰＬ＝１．５Ｖ，ＶＣＨ＝４Ｖとする。
また、Ｈｉｇｈはハイレベルで例えばＶＤＤ、Ｌｏｗは
ローレベルで例えばＶＳＳとする。初め、アレイ内のワ
ード線電位はＶＳＳ、データ線分離スイッチは導通状
態、センスアンプは非活性状態、プリチャージ回路は活
性状態、プリチャージ電位供給線ＶＣＳａの電位はＶＰ
Ｌであり、データ線にはＶＰＬが供給される。また、図
中の斜線部はドントケアとする。まずアドレス取り込み
信号／ＣＳ１の立ち下がりに同期してアドレスＸＡＤ１
を取り込むと共に、読み出し動作を開始する。時刻ｔｒ
ａ１において、ＶＣＳａの電位をＶＤＤにして、各デー
タ線対ＤＬａｙ，ＤＢａｙをＶＤＤに充電する。この
時、データ線分離制御線ＣＤａｙ、プリチャージ回路制
御線ＰＣＳａの電位をＶＣＨにすることにより、データ
線対への充電が十分行われる。次に時刻ｔｒａ２におい
て、各プリチャージ回路ＰＣａｙを非活性化し、ＤＬａ
ｙ，ＤＢａｙをフローティング状態にする。次に時刻ｔ
ｒａ３において、ＷＬａｉの電位をＶＳＳからＶＣＨに
上げ、ＷＬａｉに接続されたメモリセルＭＣａｉｙ，Ｍ
Ｂａｉｙのトランジスタをオンさせる。すると、ＭＣａ
ｉｙ，ＭＢａｉｙの強誘電体キャパシタには、ほぼＶＤ
Ｄ−ＶＰＬの電圧が印加される。ここで、例えばメモリ
セルＭＣａｉｊの強誘電体キャパシタの分極が反転しな
い場合（’１’Ｒ）、データ線ＤＬａｊの電位は、分極
非反転時のセル容量ＣＦＥａｉｊとＤＬａｊの寄生容量
ＣＤＬａｊとで電荷を再分配した状態の値ＶＤＬａｊ１
になる。ＶＤＬａｊ１は以下の式で表される。

【００２４】

【数１】

【００２５】これに対し、分極が反転した場合（’０’
Ｒ）、これを補償する電荷ΔＱｒａｉｊが強誘電体キャ
パシタに流れ込む。ΔＱｒａｉｊは、十分な分極反転が
起こった時、図３７に示した、残留分極を補償する電荷
の差Ｑｒ１−（−Ｑｒ０）に等しい。この時のＤＬａｊ
の電位ＶＤＬａｊ０は以下の式で表される。

【００２６】

【数２】

【００２７】相補メモリセルＭＢａｉｊには、メモリセ
ルＭＣａｉｊと相補の情報が記憶されているので、ＭＣ
ａｉｊとＭＢａｉｊの強誘電体キャパシタの特性および
ＤＬａｊとＤＢａｊの寄生容量がほぼ等しいとすると、
ＤＬａｊ，ＤＢａｊの電位差ΔＶＤＬａｊは以下の式で
表される。

【００２８】

【数３】

【００２９】ここで時刻ｔｒａ４において、ＰＮａ，Ｐ
Ｐａにより各センスアンプＳＡａｙを活性化し、ＤＬａ
ｙ，ＤＢａｙの電位差ΔＶＤＬａｙをそれぞれ感知・増
幅する。この増幅動作により、分極反転により情報が破
壊されたメモリセルに対し、再書き込みが行われる。十
分な増幅が行われた後、時刻ｔｒａ５において、ＣＤａ
ｙによりデータ線分離スイッチＣＳＷａｙがオフにな
り、メモリセルアレイとセンスアンプが分離されると共
に、ＰＣＳａによりプリチャージ回路ＰＣａｙが活性化
される。これにより、データ線対ＤＬａｙ，ＤＢａｙの
電位がＶＰＬにされる。そして時刻ｔｒａ６において、
ＷＬａｉの電位をＶＳＳに戻し、メモリセルアレイが待
機状態になる。ここで、データ線電位をＶＰＬにしてか
らワード線電位をＶＳＳにすることにより、分極を補償
する電荷と共に書き込み時にメモリセルキャパシタに充
電され、キャパシタ両端の電圧を発生させている余分の
電荷を放電し、メモリセルキャパシタの両端の電圧を０
Ｖにしてから待機状態に移行することができる。これに
よって、特にトランジスタのオフ抵抗Ｒｏｆｆが低い場
合に、余分な電荷がデータ線に漏出し、その後の動作に
影響を与えるのを防止できる。一方、ＳＡａｙはＣＳＷ
ａｙがオフになった後も活性状態に保たれ、読み出され
た情報がラッチされている。ここで、アドレス取り込み
信号／ＣＳ２の立ち下がりに同期してアドレスＹＡＤ１
が取り込まれ、時刻ｔｒａ５においてＹＳａｊによりス
イッチＳＷａｊが導通し、入出力線Ｉ／Ｏａに情報が出
力される。ここでアドレス信号Ａｄｒｓの切り替えに同
期して列選択スイッチを切り替え、異なるアドレスの情
報を連続的に読み出すことも可能である。／ＣＳ２が立
ち上がると、これに同期してＡｄｒｓの取り込みを停止
し、全列選択スイッチをオフさせる。ここで／ＣＳ２を
再びＬｏｗにすると、またアドレス取り込みと情報出力
を再開する。／ＣＳ１が立ち上がると、これに同期して
メモリを待機状態に戻す。即ち、時刻ｔｒａ８におい
て、センスアンプＳＡａｙを非活性状態にし、次いで時
刻ｔｒａ９において、ＣＳＷａｙを導通させ、感知信号
線電位をデータ線と同じくＶＰＬにする。これにより、
読み出し動作が終了する。なお、読み出した信号を増幅
する際、データ線対の電位はともに高電位側にあるの
で、センスアンプのＰＭＯＳ側回路を省略して、ＮＭＯ
Ｓ側のみの構成としても信号を読み出すことが可能であ
る。また、２値のプリチャージ電位を供給するためにプ
リチャージ電位供給線の電位を変動させる代わりに、少
なくとも同時に活性化されない２組のプリチャージ回路
を設けてもよい。

【００３０】次に、図２（ｂ）に戻って、非選択セルの
情報を保持する方法について以下に述べる。なお、以下
の説明において、読み出し動作および書き込み動作中に
データ線ＤＬとプレート電極ＰＬの間にかかる最大電圧
（絶対値）をＶｗとする。また、セル選択時におけるＰ
Ｔのオン抵抗ＲｏｎはＲＦＥに比べ十分低く、ＤＬ−Ｐ
Ｌ間にＶｗが印加された時、ＣＦＥに十分な大きさの電
圧がかかり、これによりＣＦＥの分極方向が制御できる
ものとする。さらに、ＤＬとＰＬの間に印加しても、動
作時間を超えるある時間内に分極反転がほとんど起こら
ない臨界電圧をα・Ｖｗとする。係数αは０＜α＜１を
満たす。

【００３１】まず、待機時における情報保持の方法につ
いて述べる。図２（ｂ）において、ＤＬとＰＬの電位を
等しいとおくと、定常状態において、接合リーク電流Ｊ
ｌｋはＲＦＥとＲｏｆｆの並列合成抵抗を流れるのと等
価である。よって、この並列合成抵抗をＲＦＥ//Ｒｏｆ
ｆと表すと、ＣＦＥの両端にかかる電圧の最大値は、Ｒ
ＦＥ//ＲｏｆｆとＪｌｋの積で表される。これによりＣ
ＦＥの分極情報が破壊されないためには、以下の条件を
満たせばよい。

【００３２】

【数４】

【００３３】例えばα・Ｖｗ＝０．１〔Ｖ〕、Ｊｌｋ＝
１〔ｆＡ〕とすると、ＲＦＥ//Ｒｏｆｆ≦１０¹⁴〔Ω〕
となる。

【００３４】次に、動作時における非選択セルの情報保
持の方法について述べる。図４の下部に示したように、
一連の動作においてＤＬが活性化され、ＤＬとＰＬの間
に電圧がかかる期間をＴａ、ＤＬとＰＬが同電位にされ
てから次にＤＬが活性化されるまでの最短時間をＴｓと
する。簡単のため、期間ＴａにおいてＤＬ−ＰＬ間の電
圧はＶｗ一定であるとする。接合リーク電流が十分小さ
いとすると、ＣＦＥは期間ＴａにおいてＲｏｆｆとＲＦ
Ｅを流れる電流の差により充電され、期間Ｔｓにおいて
ＲｏｆｆとＲＦＥの並列合成抵抗を通して放電する。こ
の充放電の時定数は、ＲＦＥ//ＲｏｆｆとＣＦＥの積に
より表される。期間Ｔａの始まりにおいてＣＦＥ両端の
電圧がほぼ０Ｖであり、且つ期間Ｔａの間にＤＬ−ＰＬ
間にＶｗがかかり続けたとすると、期間Ｔａにおける充
電動作後のＣＦＥの両端の電圧がα・Ｖｗ以下であり、
情報が破壊されないためには、以下の関係が満たされれ
ばよい。

【００３５】

【数５】

【００３６】ＲＦＥ//Ｒｏｆｆが低い場合、充電時定数
が小さいため、期間ＴａにおいてＣＦＥへの充電がほぼ
終了し、定常状態に近い状態になる。この時、上式は次
の式に近似される。

【００３７】

【数６】

【００３８】例えばα＝１／１５とすると、Ｒｏｆｆ／
ＲＦＥ≧１４となる。一方、ＲＦＥ//Ｒｏｆｆが十分高
く、充電時定数がＴａに比べて十分大きい場合、期間Ｔ
ａの間にＣＦＥはほとんど充電されず、情報が保持され
る。例えば充電時定数を１〔μｓ〕以上とし、分極非反
転時においてＣＦＥ＝１０〔ｆＦ〕とすると、ＲＦＥ//
Ｒｏｆｆ≧１００〔ＭΩ〕となる。

【００３９】ここで、一連の動作終了後、期間Ｔｓを経
て次の動作に移る時点で、ＣＦＥの放電が十分行われて
定常状態になり、ＣＦＥ両端の電圧がほぼ０Ｖに戻るた
めには、期間Ｔｓが期間Ｔａ以上に長い必要がある。こ
れは以下の式で表される。

【００４０】

【数７】

【００４１】即ち、データ線が非活性状態に戻された
後、活性状態の期間以上の非活性期間をおいて、ＣＦＥ
を放電させる必要がある。これは、図４に示したよう
に、データ線の信号電圧を増幅した後、直ちにデータ線
分離スイッチをオフにしてデータ線とセンス回路を分離
し、データ線を待機状態に戻すことにより達成すること
ができる。これは、例えばＤＲＡＭに適用されるスタテ
ィックカラムモードのように、複数ビットの情報を連続
的に読み出す場合に特に有効である。

【００４２】上に述べた条件の他、読み出し動作時にお
いてＲｏｆｆ，ＲＦＥを通じてデータ線を放電させない
よう、Ｒｏｆｆ，ＲＦＥの最小値を決定する必要があ
る。即ち、図４に述べた動作において、データ線をプリ
チャージ後フローティング状態にする間に、データ線電
位が放電により大きく低下しないようにする必要があ
る。ＣＤＬはＣＦＥの分極反転時容量に比べ十分大き
く、ＤＬに接続された選択セルおよび非選択セルの並列
合成抵抗をＲＣＰとおき、さらに、ある時間Ｔｄの間に
おけるＤＬの電圧変動を例えば１％以内とすると、以下
の関係が必要である。

【００４３】

【数８】

【００４４】これより、ＲＣＰの最小値は以下の式で表
される。

【００４５】

【数９】

【００４６】上式の右辺をＲＣＰｍｉｎと定義する。Ｐ
Ｔのオン抵抗ＲｏｎはＲＦＥに比べ十分低いとし、非選
択セル数は図１のワード線数ｍを用いてｍ−１とする
と、上式は以下のように表される。

【００４７】

【数１０】

【００４８】Ｒｏｆｆが十分高い場合、ＲＣＰ≒ＲＦＥ
となる。例えばＣＤＬ＝０．３〔ｐＦ〕、Ｔｄ＝１００
〔ｎｓ〕とすると、ＲＦＥの最小値は、数９より約３３
ＭΩとなる。また、数１０において、Ｒｏｆｆ＝０
〔Ω〕、ｍ＝１２８とおくと、ＲＦＥ≧４．２〔ＧΩ〕
となり、これを満たすＲＦＥを用いれば、Ｒｏｆｆの値
の大小に関わらず、ＤＬが放電する問題はない。

【００４９】以上、数４，５，１０を満たすＲＦＥ，Ｒ
ｏｆｆの値の範囲を、これまで述べた数値例を元に図５
に示す。図において、曲線４は数４に、曲線５は数５
に、破線６は数６に、曲線１０は数１０に対応する。ま
た、破線２は、ＲＦＥ＝Ｒｏｆｆに対応する。図中の領
域１に含まれるＲＦＥ，Ｒｏｆｆを有する素子を用いて
メモリセルを構成し、上に述べた動作を適用することに
より、非選択セルの情報が破壊されず、安定な情報保持
が可能となる。これに対し、例えばＤＲＡＭに用いられ
るようなセル選択トランジスタのオフ抵抗およびキャパ
シタのリーク抵抗には、ここに示したものより高いもの
が要求される。即ち、ＤＲＡＭにおいてはキャパシタに
蓄積された電荷により情報を記憶するため、電荷流出に
よる情報の消失を抑え、十分な情報保持時間を得るため
には、オフ抵抗やリーク抵抗が十分大きくなければなら
ない。例えば、メモリセルキャパシタを３０ｆＦとし、
セル選択トランジスタのオフ抵抗と接合リーク抵抗およ
びキャパシタ絶縁膜のリーク抵抗の並列合成抵抗とキャ
パシタの放電時定数を２ｓとすると、並列合成抵抗は約
６．７×１０¹³Ωとなる。従って、それぞれの抵抗はこ
れより高く、例えばキャパシタのリーク抵抗は１０¹⁴Ω
のオーダ、トランジスタのオフ抵抗はそれよりさらに高
いものを用いなければならない。この値は、図５に示し
た領域１に含まれるＲＦＥおよびＲｏｆｆの値に比べ非
常に高く、きびしい要求値である。この要求を満たすた
め、例えばセル選択トランジスタのチャネルドーズ量を
周辺回路用トランジスタに比べ多くし、しきい値電圧を
高くすることにより、周辺回路よりオフ電流が３〜４桁
程度小さいトランジスタを用いる等の対策が必要であ
る。しかし、これによりイオン打ち込み工程が増えるば
かりでなく、選択セルのコンダクタンスを十分上げるた
め、選択ワード線に高電圧を印加する必要があり、電源
電圧の低電圧化に際し障害となる。さらに、トランジス
タの微細化が進むにつれて、チャネル長のばらつきによ
りしきい値電圧の制御が難しくなる、パンチスルーによ
りソース・ドレイン間のオフ電流が大きくなる等の問題
が生じ、上に述べたような対策も含め、所望の特性を得
るには高度の技術を要する。一方、図５に示した領域１
に含まれるＲＦＥやＲｏｆｆの条件は非常に緩い。従っ
て、例えば周辺回路と同時形成したトランジスタやパン
チスルー電流の無視できないトランジスタ等、リークの
比較的大きいトランジスタを用いても、安定した情報保
持ができ、またリーク特性のばらつきにも強いメモリが
得られる。

【００５０】以上により、メモリセルに蓄えた情報を安
定に保持することができる。次に、上記メモリに適用可
能な図４の例と異なる動作と制御方法について説明す
る。

【００５１】図６は、図１に示した実施例に有効な読み
出し動作制御法を示した図であり、アドレス信号の変化
に応じて複数の記憶情報を連続的に読み出す動作、即ち
ＤＲＡＭにおいて用いられるスタティックカラムモード
と同様の動作のタイミング波形を表す。図において、ア
ドレス取り込み信号／ＣＳ１の立ち下がりに同期してア
ドレス信号Ａｄｒｓにより入力されるアドレスＸＡＤ１
を取り込み、読み出し動作を開始する。基本的な動作は
図４に示した例と同様であり、プリチャージ回路をオフ
にし、ＸＡＤ１に対応するワード線を選択駆動し、セン
スアンプを活性化してメモリセルから情報を読み出す。
読み出した後、メモリセルアレイはセンスアンプと分離
され、データ線電位がプレート電位と等しく充電されて
ワード線が非活性状態にされる。一方、センスアンプに
ラッチされた情報を取り出すため、アドレス取り込み信
号／ＣＳ２の立ち下がりに同期してアドレスＹＡＤ１が
取り込まれ、これに対応する列選択スイッチが導通す
る。出力制御信号／ＯＥの立ち下がりに同期して、入出
力ピンＤＩＯに情報ＲＤ１１が出力される。ここで、ア
ドレス信号Ａｄｒｓを変化させ、ＹＡＤ２，ＹＡＤ３，
…とアドレスを変えていくと、それぞれのアドレスに対
応する列選択スイッチに切り替わり、ＤＩＯにＲＤ１
２，ＲＤ１３，…のように連続して情報が出力される。
／ＯＥが立ち上がると、ＤＩＯへの出力が停止され、Ｄ
ＩＯはハイインピーダンスになる。また、／ＣＳ２が立
ち上がると、アドレスの取り込みが停止され、列選択ス
イッチが全て遮断される。さらに、／ＣＳ１が立ち上が
ると、センスアンプが非活性となり、データ線分離スイ
ッチを再び導通させて、動作が終了する。終了動作中
は、全ての制御信号はドントケアである。この動作を適
用すると、読み出し動作の高速化が図れるだけでなく、
連続読み出し動作中にメモリセルアレイを待機状態のま
まにしておけるので、これまで述べたように、メモリセ
ルの記憶情報をより安定に保持することができる。

【００５２】図７は、図１に示した実施例に有効な書き
込み動作制御法を示した図であり、上に示したスタティ
ックカラムモードを用いて情報を書き込むディレイドラ
イト動作のタイミング波形を表す。図において、アドレ
ス取り込み信号／ＣＳ１の立ち下がり時、書き込み制御
信号／ＷＥはＨｉｇｈ状態であるので、読み出し動作を
行うものと判定し、図６に示したと同様の読み出し動作
を行う。ここで動作の判定を／ＣＳ１の立ち下がり時に
行っているが、例えば／ＣＳ２の立ち下がり時でもよ
い。読み出し動作中において、出力制御信号／ＯＥの立
ち上がりに同期して入出力ピンＤＩＯへの出力が停止す
る。次いで／ＷＥが立ち下がることにより、書き込み動
作に移り、ＤＩＯに外部から加えた情報ＷＤ１３を、ア
ドレスＹＡＤ３に対応する列選択スイッチを介してセン
スアンプに書き込む。以後、アドレスがＹＡＤ４，…に
切り替わるのに同期して列選択スイッチが切り替わり、
／ＷＥの立ち下がりに同期して取り込んだ情報ＷＤ１
４，…がセンスアンプに書き込まれる。／ＷＥが立ち上
がると、情報の取り込みが停止される。ここで／ＯＥを
立ち下げると、再び読み出し動作に移ることもできる。
／ＣＳ２が立ち上がると、アドレスの取り込みが停止さ
れ、全列選択スイッチが遮断される。さらに／ＣＳ１が
立ち上がると、センスアンプに書き込んだ情報をメモリ
セルに書き込む動作に移る。即ち、選択ワード線ＷＬａ
ｉによりセル選択トランジスタを導通させ、プリチャー
ジ回路を非活性状態にし、データ線分離スイッチを導通
させることにより、選択セルにセンスアンプの保持して
いる情報を書き込む。次いで、センスアンプを非活性化
し、プリチャージ回路を活性化し、ワード線を非活性状
態にすることにより、書き込み動作が終了する。メモリ
セルへの書き込み動作中は、全制御信号はドントケアで
ある。この動作により、読み出し動作のみならず連続的
書き込み動作も高速に行い、且つ非選択セルの情報を安
定に保持することが可能である。

【００５３】図８は、図１に示した実施例に有効な書き
込み動作制御法を示した図であり、読み出し動作を行わ
ず、選択セルに直接的に情報を書き込むアーリーライト
動作のタイミング波形を表す。図において、アドレス取
り込み信号／ＣＳ１の立ち下がりに同期して、アドレス
信号ＡｄｒｓよりアドレスＸＡＤ１を取り込むと同時
に、書き込み制御信号／ＷＥがＬｏｗ状態であることか
ら、読み出し用プリチャージ動作を行わず、書き込み動
作に入る。時刻ｔｗａ１においてデータ線分離スイッチ
を遮断し、時刻ｔｗａ２において選択ワード線ＷＬａｉ
の電位をＶＣＨにしてセル選択トランジスタを導通さ
せ、時刻ｔｗａ３においてプリチャージ回路を非活性化
し、さらに時刻ｔｗａ４においてセンスアンプを活性化
する。また、アドレス取り込み信号／ＣＳ２の立ち下が
りに同期してアドレスＹＡＤ１を取り込むと、ＹＳａ
ｊ，ＣＤａｊにより、これに対応した列選択スイッチお
よびデータ線分離スイッチを導通させ、／ＷＥに同期し
て外部より取り込んだ情報を選択セルに書き込む。ここ
でＡｄｒｓを変化させて異なるアドレスを入力すること
により、列選択スイッチおよびデータ線分離スイッチを
切り替え、複数のメモリセルに情報を書き込んでもよ
い。この間、一度も選択されないデータ線は駆動され
ず、ＶＰＬが充電されフローティング状態になってい
る。／ＷＥの立ち上がりに同期して、時刻ｔｗａ５にお
いてデータ線分離スイッチを遮断し、プリチャージ回路
を活性化することにより、全データ線電位がＶＰＬにさ
れ、待機状態に戻される。さらに／ＣＳ２の立ち上がり
に同期して、時刻ｔｗａ６においてアドレスの取り込み
が停止され、全列選択スイッチが遮断される。さらに／
ＣＳ１の立ち上がりに同期して、時刻ｔｗａ７において
選択ワード線ＷＬａｉの電位がＶＳＳにされて非活性状
態になると共に、センスアンプが非活性化され、次いで
時刻ｔｗａ８においてデータ線分離スイッチが導通し、
感知信号線ＳＬａｙ，ＳＢａｙの電位がＶＰＬに戻され
て、動作が終了する。この動作では、読み出し動作を行
わず、また選択されないデータ線は動作しないので、高
速で低消費電力の動作を行える。また、新たに書き込ま
れた情報と予め記憶されていた情報が一致すると、分極
が反転されないので、膜疲労が軽減される。

【００５４】図９は、図１に示した実施例に有効な書き
込み動作制御法を示した図であって、アーリーライト動
作のタイミング波形を表す別の例であり、全列アドレス
に対応するセンスアンプに情報を書き込んだ後、一度に
メモリセルに情報を書き込む動作である。図において、
アドレス取り込み信号／ＣＳ１の立ち下がりに同期し
て、アドレス信号ＡｄｒｓよりアドレスＸＡＤ１を取り
込むと同時に、書き込み制御信号／ＷＥがＬｏｗ状態で
あることから、読み出し用プリチャージ動作を行わず、
書き込み動作と判定して、データ線分離スイッチを遮断
し、センスアンプを活性化する。ここで、メモリセルア
レイは待機状態を保つ。次にアドレス取り込み信号／Ｃ
Ｓ２の立ち下がりに同期して、アドレスＹＡＤ１を取り
込み、対応する列選択スイッチを導通させ、書き込み制
御信号／ＷＥに同期して入出力ピンＤＩＯから取り込ん
だ情報ＷＤ１１を選択されたセンスアンプに書き込む。
その後、Ａｄｒｓを切り替えて順次アドレスＹＡＤ２，
ＹＡＤ３，…を取り込み、／ＷＥに同期して取り込んだ
情報ＷＤ１２，ＷＤ１３，…をそれぞれセンスアンプに
ラッチする。ラッチ動作終了後、／ＣＳ１の立ち上がり
に同期して、選択ワード線ＷＬａｉを活性化し、プリチ
ャージ回路を非活性化し、データ線分離スイッチを導通
させて、ＷＬａｉに接続する全メモリセルに情報を書き
込む。そして、センスアンプを非活性化し、プリチャー
ジ回路を活性化し、ＷＬａｉを非活性状態に戻して、書
き込み動作が終了する。データ線を駆動せず、センスア
ンプにのみ書き込む動作は高速に行えるので、この動作
によれば、より高速な連続的書き込みを行える。また、
図８に示した動作と異なり、全てのデータ線分離スイッ
チを同時に駆動させればよいので、データ線分離スイッ
チを選択する必要がなく、回路構成を簡単にできる。

【００５５】図１０は、図１に示した実施例に有効な読
み出し動作制御法を示した図であり、ワード線電位をＶ
ＣＨに上げる前に、データ線に待機時と異なる電位をプ
リチャージせず、センスアンプのＮＭＯＳ側とＰＭＯＳ
側の活性化のタイミングを変えることにより情報を読み
出す点で、上に述べた例と異なる。待機時における回路
内の各部電位は、これまで述べた例と同様である。時刻
ｔｒａａ１において、ＷＬａｉの電位をＶＳＳからＶＣ
Ｈに上げ、ＷＬａｉに接続されたメモリセルＭＣａｉ
ｙ，ＭＢａｉｙのトランジスタをオンさせる。この時、
各データ線対ＤＬａｙ，ＤＢａｙにはプリチャージ回路
ＰＣａｙを通して電位ＶＰＬが供給されているため、Ｍ
Ｃａｉｙ，ＭＢａｉｙの強誘電体キャパシタにはほとん
ど電圧がかからず、情報が読み出されることも破壊され
ることもない。次に時刻ｔｒａａ２において、ＰＣａｙ
を非活性化し、ＤＬａｙ，ＤＢａｙをフローティング状
態にする。次に時刻ｔｒａａ３において、ＰＮａにより
各センスアンプＳＡａｙのＮＭＯＳ側のみを活性化す
る。すると、ＤＬａｙ，ＤＢａｙはＮＭＯＳを通じて放
電し、その電位はともにＶＳＳに向かって低下する。こ
の時の強誘電体キャパシタの状態を図１１に示す。初
め、論理１が書き込まれたセルの強誘電体は状態ｓ１に
あり、論理０が書き込まれたセルの強誘電体は状態ｓ０
にある。ＮＭＯＳ側センスアンプを活性化すると、論理
１を記憶した側のメモリセルでは、データ線電位の低下
とともに強誘電体の分極が反転し始める。これより、こ
の側のＮＭＯＳの負荷容量が等価的に大きくなるため、
ＮＭＯＳ対の電流駆動能力がほぼ同等であれば、データ
線電位の低下が論理０を記憶した側に比べ遅くなる。よ
って、論理０側の強誘電体が状態ｓ０から状態ｒ０に移
る間に、論理１側の強誘電体は状態ｓ１から状態ｒ１に
移り、両者に電位差ＶＤＴが生じる。ここで時刻ｔｒａ
ａ４において、ＰＰａによりＳＡａｙのＰＭＯＳ側を活
性化し、ＶＤＴを感知・増幅する。この時ＣＤａｙの電
圧をＶＣＨにすることにより、高電位側データ線の増幅
が十分行われる。信号が十分増幅されると、メモリセル
アレイとセンスアンプが分離され、メモリセルアレイが
待機状態に移る。即ち、時刻ｔｒａａ６においてデータ
線分離スイッチが遮断されると共にプリチャージ回路が
活性化され、時刻ｔｒａａ７においてＷＬａｉの電位が
ＶＳＳにされて非活性状態になる。一方、時刻ｔｒａａ
５〜ｔｒａａ６の間、ＹＳａｊによりＳＷａｊが導通
し、情報がＩ／Ｏａに読み出される。ここで前に述べた
例と同様に、アドレスを切り替えて連続的に情報を読み
出してもよいし、書き込み動作に移ってもよい。動作終
了の制御信号を受けると、時刻ｔｒａａ７においてセン
スアンプを非活性化し、時刻ｔｒａａ８においてデータ
線分離スイッチを導通させて、動作を終了する。書き込
み動作を行った場合、センスアンプからメモリセルへの
書き戻し動作を行ってからセンスアンプを非活性化すれ
ばよい。この例では、複数のプリチャージ電位を用いる
必要がないため、回路を簡単化し、消費電力を低減する
ことが可能となる。なお、ＰＭＯＳ側とＮＭＯＳ側の活
性化のタイミングを逆順にして、データ線電位をＶＤＤ
に向けて上昇させてもよい。また、ＮＭＯＳ側センスア
ンプをＰＭＯＳ側より先に活性化する代わりに、例えば
図１２に示すように、プルダウン回路制御線ＳＰＤａに
より制御され、ほぼ同等の電流駆動能力を持つ２個のト
ランジスタによるデータ線電圧プルダウン回路ＮＰＤａ
１，…を設け、プルダウン電位供給線ＶＰＤａの電位に
向けてデータ線を放電させることにより信号電圧を発生
させてもよい。あるいはまた、図１３に示すように、プ
リチャージ回路を分割してもよい。図において、イコラ
イズ用プリチャージ回路ＰＣ１ａ１，…はプリチャージ
回路制御線ＰＣＳ１ａにより制御され、前記の動作例に
おけるプリチャージ回路と同じタイミングで動作する。
電位供給用プリチャージ回路ＰＣ２ａ１，…はプリチャ
ージ回路制御線ＰＣＳ２ａにより制御され、ＰＣ１ａ
１，…の活性時において同時に活性化してプリチャージ
電位を供給する他、読み出し時において上の例における
動作原理に基づく信号発生にも用いる。これにより、ト
ランジスタ数を増やすことなく、図１２と同様の効果が
得られる。

【００５６】本実施例によれば、プレート線を駆動した
り、セル選択トランジスタを全て導通させる等の動作を
行わないので、低消費電力、低雑音であり、なお且つ安
定な情報保持を行うことができる。また、ＤＲＡＭ等に
比べ、セル選択トランジスタのリーク特性を大きく許容
することができ、またリーク特性のバラツキにも強いこ
とから、製造が容易で歩留りを向上でき、低価格のメモ
リを得ることができる。

【００５７】（実施例２）図１４は、本発明によるメモ
リの回路構成を示した別の実施例である。本実施例は、
ワード線とデータ線の交点、ワード線と相補データ線の
交点の一方のみにメモリセルを設け、またダミーセルを
設けている点で、図１の例と異なる。図において、ワー
ド線ＷＬｅｘ（ｘ＝１，…，ｍ）およびダミーワード線
ＤＷｅｅ，ＤＷｅｏとデータ線ＤＬｅｙおよび相補デー
タ線ＤＢｅｙ（ｙ＝１，…，ｎ）が行列状に配置され、
ＷＬｅｘとＤＬｅｘまたはＤＢｅｘとの交点上にメモリ
セルＭＣｅｘｙが接続され、ＤＷｅｅとＤＬｅｙとの交
点上にダミーセルＤＭｅｅｙが接続され、ＤＷｅｏとＤ
Ｂｅｙとの交点上にダミーセルＤＭｅｏｙが接続され
て、メモリセルアレイが構成される。ここでダミーセル
は、読み出し時においてメモリセルが接続された側のデ
ータ線に信号電位を発生させる際、対をなす他方のデー
タ線に論理１，論理０に対応する信号電位の間にある参
照電位を発生させるためのセルであり、例えばメモリセ
ルと同じ回路構成で、面積の大きなキャパシタを用い、
予め論理１を書き込んだものを用いる。ＤＬｅｙ，ＤＢ
ｅｙは、それぞれプリチャージ回路ＰＣｅｙに接続さ
れ、データ線分離制御線ＣＤｅｙにより制御されるデー
タ線分離スイッチＣＳＷｅｙを介して感知信号線ＳＬｅ
ｙ，ＳＢｅｙに接続される。ＳＬｅｙ，ＳＢｅｙは、セ
ンスアンプＳＡｅｙ、データ線対選択スイッチＳＷｅｙ
に接続される。ＰＣｅｙは、プリチャージ回路制御線Ｐ
ＣＳｅにより制御され、活性化時において、プリチャー
ジ電位供給線ＶＣＳｅの電位をＤＬｅｙ，ＤＢｅｙに供
給する。ＳＡｅｙは、ＰＭＯＳ側センスアンプ制御線Ｐ
ＰｅおよびＮＭＯＳ側センスアンプ制御線ＰＮｅにより
制御され、活性化時において、ＳＬｅｙ，ＳＢｅｙ間の
電位差を感知し増幅する。ＳＷｅｙは、列選択信号線Ｙ
Ｓｅｙにより制御され、選択された感知信号線対を入出
力信号線対Ｉ／Ｏｅに接続する。

【００５８】本実施例に示した回路の読み出し動作の一
例を、図１５を用いて説明する。図において、ＷＬｅｉ
（ｉ＝１，…，ｍ）は選択されたワード線を表し、ＤＬ
ｅｊ，ＤＢｅｊ（ｊ＝１，…，ｎ）は、選択されたデー
タ線対を表す。ＤＷｅｏ／ｅは、選択セルが接続されな
い側のデータ線に接続されたダミーセルに接続されてい
るダミーワード線とする。待機時の状態は、これまで述
べたものと同じである。各データ線対ＤＬｅｙ，ＤＢｅ
ｙは、時刻ｔｒｅ１においてＶＤＤにプリチャージさ
れ、時刻ｔｒｅ２においてフローティング状態にされ
る。時刻ｔｒｅ３において、ＷＬｅｉとＤＷｅｏ／ｅの
電位をＶＳＳからＶＣＨに上げ、ＷＬｅｉに接続された
メモリセルＭＣｅｉｙおよびＤＷｅｏ／ｅに接続された
ダミーセルＤＭｅｏ／ｅｙのトランジスタをオンさせ
る。この時、ダミーセルが接続された側のデータ線に
は、メモリセルが接続された側に発生する論理１と論理
０に対応する信号電位の中間にある電位即ち参照電位が
発生される。次に時刻ｔｒｅ４において、ＰＮｅ，ＰＰ
ｅにより各センスアンプＳＡｅｙを活性化し、データ線
対の電位差を感知・増幅する。ここで、ダミーセルに情
報が再書き込みされて、次回の参照電位発生に支障を来
たすこと、およびダミーセルの強誘電体キャパシタの疲
労が促進されることを防ぐため、ＤＷｅｏ／ｅの電位を
ＶＳＳに下げて、ダミーセルのトランジスタをオフさせ
る。十分な増幅が行われた後、時刻ｔｒｅ６においてデ
ータ線分離スイッチを遮断すると共にプリチャージ回路
を活性化し、時刻ｔｒｅ７においてＷＬｅｉの電位をＶ
ＳＳにして、メモリセルアレイを待機状態に戻す。この
間、ダミーセルキャパシタの余分な充電電荷を放電する
ため、ダミーセルトランジスタを一時的に導通させる。
一方、センスアンプにラッチした情報は、時刻ｔｒｅ５
〜ｔｒｅ６においてＹＳｅｊにより選択された列選択ス
イッチを導通させて出力する。ここで、これまで述べた
例と同様に、列アドレスを切り替えて、連続的に情報を
読み出したり、あるいはセンスアンプへの書き込みを行
ってもよい。動作終了の制御信号入力を受けると、時刻
ｔｒｅ７においてセンスアンプを非活性化し、時刻ｔｒ
ｅ８においてデータ線分離スイッチを導通させて、動作
が終了する。ここで、センスアンプを非活性化する前
に、センスアンプにラッチした情報をメモリセルに書き
戻してもよい。また、時刻ｔｒｅ４においてダミーセル
のトランジスタをオフさせる代わりに、読み出し動作終
了後、ダミーセルの情報をリセットする動作を加えても
よい。

【００５９】本実施例によれば、１個のメモリセルに１
ビットの情報を記憶することができるため、回路面積を
有効に利用し、集積度を向上することができる。なお、
参照電位を発生する手段はダミーセルに限らず、例えば
参照電位発生回路を設ける等してもよい。

【００６０】次に、本発明の概念を適用してなるメモリ
において、消費電力や回路規模を低減することのできる
メモリ構成に関する実施例について述べる。

【００６１】（実施例３）図１６は、本発明によるメモ
リのブロック構成を示した実施例であり、メモリセルア
レイとセンス回路の間に列選択回路を挿入した構成を持
つ点で、図３に示した例と異なる。図においてＭＣＡＲ
Ｙｆは、メモリセル、ワード線、データ線、プリチャー
ジ回路等を含むメモリセルアレイである。ＳＡＧｆは、
センスアンプ、感知信号線を含むセンス回路群である。
メモリコントローラＭＣＴＬｆは、外部からの制御信号
を受けてメモリ各部への制御信号ＣＴＬＧｆを発生し、
また内部アドレスを行アドレスバッファＸＡＢｆおよび
列アドレスバッファＹＡＢｆに供給する。ＸＡＢｆは行
アドレスバッファであり、ＭＣＴＬｆから受け取った行
アドレスをラッチする。ＸＤＥＣｆは行デコーダであ
り、ＸＡＢｆにラッチされた行アドレスを元に、ワード
線を選択する。ＸＤＲＶｆはワード線ドライバであり、
選択ワード線を駆動する。ＹＡＢｆは列アドレスバッフ
ァであり、ＭＣＴＬｆから受け取った列アドレスをラッ
チする。ＹＤＥＣｆは列デコーダであり、ＹＡＢｆにラ
ッチされた列アドレスを元に、データ線および感知信号
線を選択する。ＹＳＷＧｆ１は第一の列選択スイッチ群
であり、選択されたデータ線と感知信号線との接続・分
離を行う。ＹＳＷＧｆ２は第二の列選択スイッチ群であ
り、選択された感知信号線と外部との接続・分離を行
う。ＩＤＢｆは入力データバッファであり、外部からの
入力データを受ける。ＯＤＢｆは出力データバッファで
あり、読み出した信号を増幅するメインアンプ、出力段
を含んでなる。制御信号は図３に示した例と同様であ
り、Ａｄｒｓはアドレス信号、／ＣＳ１，／ＣＳ２はア
ドレス取り込み信号、／ＷＥは書き込み制御信号、／Ｏ
Ｅは出力制御信号、／ＰＷＤはパワーダウン制御信号で
ある。列選択を２段階に分けて行うことにより、複数の
データ線でセンスアンプを共有する構成をとることがで
きる。

【００６２】ここで、図１７に示すように、列デコーダ
を分割して、ＹＳＷＧｆ１，ＹＳＷＧｆ２それぞれに設
けてもよい。図１７において、列アドレスバッファＹＡ
Ｂｆにラッチされた列アドレスは、列デコーダＹＤＥＣ
ｆ１，ＹＤＥＣｆ２に適宜供給され、それぞれ列選択ス
イッチ群ＹＳＷＧｆ１，ＹＳＷＧｆ２を制御する。この
構成では、ＹＤＥＣｆ１からワード線方向に制御線を配
置することができるので、ＳＡＧｆに含まれるセンスア
ンプにそれぞれ接続されるデータ線を、共通の制御線に
より同時に選択でき、効率がよい。

【００６３】本実施例によれば、データ線が選択的にセ
ンスアンプに接続されるので、複数のデータ線でセンス
アンプを共用し、センスアンプ数を大幅に削減すること
が可能となる。これにより、さらなる低消費電力、低雑
音の効果が得られると共に、センスアンプの面積削減、
レイアウト余裕緩和の効果がある。

【００６４】次に、上記実施例に基づいたメモリ回路構
成に関する実施例並びに読み出し・書き込み動作の例に
ついて述べる。

【００６５】（実施例４）図１８は、本発明によるメモ
リの回路構成を示した一実施例である。本実施例は、図
１と同様の相補メモリセルを用いて構成したメモリセル
アレイを用いて、実施例３に述べた概念を適用したメモ
リ回路を構成したものである。図において、ワード線Ｗ
Ｌｆｘ（ｘ＝１，…，ｍ）とデータ線ＤＬｆｙおよび相
補データ線ＤＢｆｙ（ｙ＝１，…，ｎ）が行列状に配置
され、ＷＬｆｘとＤＬｆｙとの交点上にメモリセルＭＣ
ｆｘｙが接続され、ＷＬｆｘとＤＢｆｙとの交点上に相
補メモリセルＭＢｆｘｙが接続されて、メモリセルアレ
イが構成される。ＤＬｆｙ，ＤＢｆｙは、それぞれプリ
チャージ回路ＰＣｆｙ、データ線対選択スイッチＳＷｆ
ｙに接続される。ＰＣｆｙは、プリチャージ回路制御線
ＰＣＳｆｙにより制御され、活性化時において、プリチ
ャージ電位供給線ＶＣＳｆｙの電位をＤＬｆｙ，ＤＢｆ
ｙに供給する。ＳＷｆｙは、列選択信号線ＹＳｆｙによ
り制御され、選択されたデータ線対を感知信号線対ＤＬ
ｆ０，ＤＢｆ０に接続する。ＤＬｆ０，ＤＢｆ０は、プ
リチャージ回路ＰＣｆ０、センスアンプＳＡｆ、入出力
スイッチＳＷｆ０に接続される。ＳＡｆは、センスアン
プ制御線ＰＰｆ，ＰＮｆにより制御され、活性化時にお
いて、ＤＬｆ０，ＤＢｆ０間の電位差を感知し増幅す
る。ＳＷｆ０は、列選択信号線ＹＳｆ０により制御さ
れ、ＤＬｆ０，ＤＢｆ０を入出力信号線対Ｉ／Ｏｆに接
続する。なお、ＰＣＳｆ１〜ＰＣＳｆｎは全て個別のも
のである必要はなく、例えば全てつながっていてもよ
い。ＶＣＳｆ１〜ＶＣＳｆｎについても同様である。ま
た、ＰＣｆ０を設けず、ＤＬｆ０，ＤＢｆ０のプリチャ
ージ動作をＰＣｆ１〜ＰＣｆｎのいずれかにより行って
もよい。

【００６６】本実施例に示した回路の読み出し動作の一
例を、図１９を用いて説明する。この例は、選択された
データ線対に対しては読み出し動作を行うが、選択され
ないデータ線対を動作させず、待機時電位のままとする
ものである。図において、ＷＬｆｉ（ｉ＝１，…，ｍ）
は選択されたワード線を表し、ＤＬｆｊ，ＤＢｆｊ（ｊ
＝１，…，ｎ）は、選択されたデータ線対を表し、ＤＬ
ｆｙ，ＤＢｆｙは、ここでは選択されないデータ線対を
表すものとする。待機時において、ワード線電位はＶＳ
Ｓ、データ線電位はＶＰＬ、センスアンプは非活性、プ
リチャージ回路は活性、選択スイッチは非導通である。
また、プリチャージ電位供給線ＶＣＳｆ０の電位をＶＤ
Ｄとし、信号線対ＤＬｆ０，ＤＢｆ０にはＶＤＤを供給
する。時刻ｔｒｆ１において、選択データ線対に接続さ
れたプリチャージ回路ＰＣｆｊを非活性化すると共に、
ＹＳｆｊによりスイッチＳＷｆｊをオンさせ、ＤＬｆｊ
をＤＬｆ０に接続し（以下ＤＬｆｊ−ＤＬｆ０と表
す）、ＤＢｆｊをＤＢｆ０に接続する（以下ＤＢｆｊ−
ＤＢｆ０と表す）。この時、ＶＣＳｆ０の電位ＶＤＤが
ＤＬｆｊ−ＤＬｆ０，ＤＢｆｊ−ＤＢｆ０に供給され
る。ここで、ＰＣＳｆ０の電位をＶＣＨに上げると、Ｖ
ＤＤの充電が十分行われる。この時、非選択データ線対
に接続されたプリチャージ回路ＰＣｆｙは、待機時と同
様に活性化状態を保ち、ＤＬｆｙ，ＤＢｆｙにＶＰＬを
供給し続けてもよいし、ＰＣｆｊと同時に非活性化し、
ＤＬｆｙ，ＤＢｆｙをフローティング状態にしてもよ
い。

【００６７】ここで図２０に示すように、プリチャージ
回路制御線ＰＣＳｆ１，ＰＣＳｆ２にプリチャージ回路
を交互に接続すると、非活性のプリチャージ回路に隣接
するプリチャージ回路を活性状態に保つことが可能にな
る。この構成によれば、選択データ線に隣接する非選択
データ線の電位を固定することができ、選択データ線の
電位変動に伴い非選択データ線に発生する、データ線間
容量による干渉雑音を低減できる。なお、例えば３本以
上のプリチャージ回路制御線を設ける等してもよい。

【００６８】さて、図１９に戻って読み出し動作の説明
を続ける。時刻ｔｒｆ２において、ＰＣｆ０を非活性化
し、ＤＬｆｊ−ＤＬｆ０，ＤＢｆｊ−ＤＢｆ０をフロー
ティング状態にする。次に時刻ｔｒｆ３において、ＷＬ
ｆｉの電位をＶＳＳからＶＣＨに上げ、ＷＬｆｉに接続
されたメモリセルＭＣｆｉｙ，ＭＢｆｉｙのトランジス
タをオンさせる。すると、選択されたメモリセル対ＭＣ
ｆｉｊ，ＭＢｆｉｊの強誘電体キャパシタには、ほぼＶ
ＤＤ−ＶＰＬの電圧が印加され、ＤＬｆｊ−ＤＬｆ０，
ＤＢｆｊ−ＤＢｆ０に信号電位が現われる。この時、非
選択データ線対の電位はほぼＶＰＬであるから、ＷＬｆ
ｉに接続された非選択セルでは、ＷＬｆｉによりトラン
ジスタがオンしても、強誘電体キャパシタにほとんど電
圧がかからない。よって、これらのメモリセルからは信
号が読み出されず、また情報が破壊されることもない。
ここで時刻ｔｒｆ４において、ＰＮｆ，ＰＰｆによりセ
ンスアンプＳＡｆを活性化し、ＤＬｆｊ−ＤＬｆ０，Ｄ
Ｂｆｊ−ＤＢｆ０の電位差を感知・増幅する。この増幅
動作により、分極反転により情報が破壊されたメモリセ
ルＭＣｆｉｊ，ＭＢｆｉｊに対し、再書き込みが行われ
る。時刻ｔｒｆ５において、ＹＳｆ０によりスイッチＳ
Ｗｆ０をオンさせ、ＤＬｆｊ−ＤＬｆ０，ＤＢｆｊ−Ｄ
Ｂｆ０に読み出した信号をＩ／Ｏｆに出力する。この
時、外部から書き込み信号を与えることにより、選択セ
ルに情報を書き込むことも可能である。時刻ｔｒｆ６に
おいてＳＷｆｊ，ＳＷｆ０をオフさせると共に、ＰＣｆ
１〜ＰＣｆｎを活性化してＤＬｆ１〜ＤＬｆｎ，ＤＢｆ
１〜ＤＢｆｎの電位をＶＰＬに充電する。時刻ｔｒｆ７
において、ＷＬｆｉの電位をＶＳＳにしてセル選択トラ
ンジスタをオフさせることにより、メモリセルアレイが
待機状態に戻される。また、ＳＡｆが非活性化され、時
刻ｔｒｆ８においてＰＣｆ０を活性化させることにより
ＤＬｆ０，ＤＢｆ０の電位が待機状態に戻され、読み出
し動作が終了する。上記の読み出し動作において、ＷＬ
ｆｉとＤＬｆｊ，ＤＢｆｊとの交点上にあるメモリセル
以外は情報が読み出されない。よって、不要のデータ線
対駆動を省き、低消費電力のメモリを構成できる。ま
た、不要のメモリセル駆動による強誘電体の膜疲労促進
を緩和し、信頼性の高いメモリを得ることができる。な
お、ここでは１対のメモリセルから情報を読み出す例を
示したが、複数のデータ線対にＶＤＤプリチャージを行
い、ＷＬｆｉをＶＣＨとした後、データ線対を順次ＤＬ
ｆ０，ＤＢｆ０に接続して信号の増幅および入出力線へ
の読み出しを行ってもよい。

【００６９】本実施例によれば、前記実施例３に示した
概念を適用して、複数のデータ線でセンス回路を共有
し、低消費電力、低雑音、面積削減等の効果を有するメ
モリを構成し、動作させることができる。また、選択さ
れないメモリセルキャパシタの不必要な分極反転を低減
して、強誘電体の疲労を緩和することができる。なお、
相補メモリセルを使用せず、ワード線とデータ線・相補
データ線のいずれかの交点にメモリセルを用いる構成を
メモリセルアレイに適用してもよい。この場合、本実施
例中に示したように、選択データ線に隣接する非選択デ
ータ線の電位を固定する等の効果により低雑音でありな
がら、さらに集積度を向上することができる。

【００７０】（実施例５）図２１は、本発明によるメモ
リの回路構成を示した一実施例であり、図１８に示した
と同様の構成を持つ複数のメモリ回路を並列に動作させ
ることのできるメモリ構成例である。図において、メモ
リセルアレイＭＣＡｆ１，ＭＣＡｆ２，…は、例えば図
１８に示したようなワード線、データ線、メモリセル、
プリチャージ回路、データ線選択スイッチを含むメモリ
セルアレイである。ワード線ＷＬｆ１，…，ＷＬｆｍ、
プリチャージ回路制御線ＰＣＳｆ１，ＰＣＳｆ２、プリ
チャージ電位供給線ＶＣＳｆおよび列選択信号線群ＹＳ
ＳｆはＭＣＡｆ１，ＭＣＡｆ２，…に共有される。ま
た、センスアンプ制御線ＰＰｆ，ＰＮｆは、センスアン
プＳＡｆ１，ＳＡｆ２，…を同時制御し、プリチャージ
回路制御線ＰＣＳｆ０、プリチャージ電位供給線ＶＣＳ
ｆ０は、プリチャージ回路ＰＣｆ０１，ＰＣｆ０２，…
を同時制御する。列選択スイッチＳＷｆ０１，ＳＷｆ０
２，…は、列選択信号線ＹＳｆ０１，ＹＳｆ０２，…に
より制御され、信号線対ＤＬｆ０１，ＤＢｆ０１；ＤＬ
ｆ０２，ＤＢｆ０２；…を選択的に入出力信号線対Ｉ／
Ｏｆに接続する。この構成により、例えばＭＣＡｆ１，
ＭＣＡｆ２，…それぞれから１ビットずつ読み出した情
報をＳＡｆ１，ＳＡｆ２，…にラッチした後、ＹＳｆ０
１，ＹＳｆ０２，…に順次選択信号を与え、情報を連続
してＩ／Ｏｆに出力することが可能である。この時、列
選択信号線群ＹＳＳｆに接続されたスイッチを非導通に
し、センスアンプとメモリセルアレイを分離することに
より、メモリセルアレイを待機状態に戻す動作を同時に
行うことができる。

【００７１】上記の如く、１組のセンス回路を有するメ
モリセルアレイを複数個備えたメモリにおけるアドレス
割当ての例を、図２２を用いて説明する。図において、
メモリマットＭＭ１１，ＭＭ１２，…，ＭＭ２１，ＭＭ
２２，…は、それぞれセンス回路ＳＵ１１，ＳＵ１２，
…，ＳＵ２１，ＳＵ２２，…を持つ。また、ｊ本のアド
レスピンＡ０〜Ａｊ−１から入力されるアドレスは、ア
ドレス取り込み信号／ＣＳ１，／ＣＳ２それぞれに同期
して取り込まれるものとする。まず／ＣＳ１に同期し
て、ｉビットのアドレスＡＧ０がＡ０〜Ａｉ−１から、
（ｊ−ｉ）ビットのアドレスＡＧ１がＡｉ〜Ａｊ−１か
らそれぞれ取り込まれる。ＡＧ０はメモリマットの行ア
ドレスに対応し、ＡＧ１はメモリマットの列アドレスに
対応する。これにより、個々のメモリマットに含まれる
メモリセルＭＣＳ１１，ＭＣＳ１２，…，ＭＣＳ２１，
ＭＣＳ２２，…がそれぞれ選択される。次に／ＣＳ２に
同期して、ｋビットのアドレスＡＧ２がＡ０〜Ａｋ−１
から、（ｈ−ｋ）ビットのアドレスＡＧ３がＡｋ〜Ａｈ
−１からそれぞれ取り込まれる。この例ではｊ＞ｈであ
り、／ＣＳ２でのアドレス取り込み時にはＡｈ以後のピ
ンが余るため、これらはドントケアとする。ＡＧ２はセ
ンス回路の行アドレスに対応し、ＡＧ３はセンス回路の
列アドレスに対応する。これにより、センス回路ＳＵ１
１が選択される。このように、メモリマットそれぞれに
含まれるメモリセルを選択するアドレスと、メモリマッ
トを選択するアドレスとをマルチプレクス構成とする
と、前記実施例において述べたスタティックカラムモー
ドのような高速動作を容易に行うことができる。

【００７２】次に、図２１の構成において、共有された
列選択信号線群ＹＳＳｆに適したデータ線選択スイッチ
の構成について以下に示す。図２３は、データ線選択回
路の構成を示す一例である。図において、８組のデータ
線対ＤＬＰｇ１〜ＤＬＰｇ８は、３組のスイッチ制御線
対（ＹＳｇ１，ＹＢｇ１）〜（ＹＳｇ３，ＹＢｇ３）に
より制御されるスイッチにより選択され、データ線対Ｄ
ＬＰｇ０に接続される。選択方法としては、例えばＶＣ
Ｈを印加したスイッチ制御線に接続されたスイッチはオ
ンし、ＶＳＳを印加したスイッチ制御線に接続されたス
イッチはオフとなる等すればよい。ＹＳｇｐ，ＹＢｇｐ
（ｐ＝１，２，３）を同時にオンさせない１ビットの相
補制御線対として駆動し、ｐ＝１，２，３に対応する３
ビットのデコード信号を与えることにより、ＤＬＰｇ１
〜ＤＬＰｇ８から１組のデータ線対を選択することがで
きる。この構成によれば、スイッチ制御線とデータ線が
交差する構造をとることが容易で、スイッチ制御線を共
有する構成に適している。

【００７３】図２４は、データ線選択回路の構成を示す
別の例であり、スイッチ制御線と交差する毎にデータ線
を二者択一し、その都度結合する構成である。図におい
て、データ線対ＤＬＰｈ１〜ＤＬＰｈ８は、スイッチ制
御線対ＹＳｈ１，ＹＢｈ１により制御されるスイッチに
より選択される。次に、独立に選択可能なデータ線対を
２組ずつ接続し、４組のデータ線対とする。このデータ
線対は、さらにスイッチ制御線対ＹＳｈ２，ＹＢｈ２に
より制御されるスイッチにより選択される。次に、独立
に選択可能なデータ線対を２組ずつ接続し、２組のデー
タ線対とする。このデータ線対は、さらにスイッチ制御
線対ＹＳｈ３，ＹＢｈ３により制御されるスイッチによ
り選択され、データ線対ＤＬＰｈ０に接続される。この
構成によれば、図２３に示した構成例より少ないスイッ
チ数で回路を構成できる。

【００７４】図２５は、データ線対選択回路の構成を示
す別の例であり、データ線を四者択一し、結合する構成
である。図において、データ線対ＤＬＰｓ１〜ＤＬＰｓ
８は、スイッチ制御線群ＹＳｓ００，ＹＳｓ０１，ＹＳ
ｓ１０およびＹＳｓ１１により制御されるスイッチによ
り選択される。次に、独立に選択可能なデータ線対を４
組ずつ接続し、２組のデータ線対とする。このデータ線
対は、さらにスイッチ制御線対ＹＳｓ３，ＹＢｓ３によ
り制御されるスイッチにより選択され、データ線対ＤＬ
Ｐｓ０に接続される。これと同様の手法により、１６組
のデータ線対から１組を選択する回路を図２６に示す。
図２６は、データ線対ＤＬＰｔ１〜ＤＬＰｔ１６を、８
本のスイッチ制御線ＹＳｔ０００〜ＹＳｔ１１１と２０
組のスイッチにより選択的にデータ線対ＤＬＰｔ０に接
続する回路である。この構成によれば、図２３あるいは
図２４に示した構成例よりさらに少ないスイッチ数で効
率的にデータ線を選択することの可能な回路を構成でき
る。

【００７５】なお、図２１において、例えば不良データ
線が選択された時に冗長データ線に置換する手段をＹＳ
Ｓｆとデータ線選択スイッチの間に設けることにより、
不良セルや不良データ線の冗長救済を行うこともでき
る。あるいは、列選択信号線群ＹＳＳｆは共有せず、メ
モリセルアレイ毎に個別に設けることにより、同時選択
されるデータ線の組合せに自由度を持たせ、不良セルや
不良データ線の冗長救済を行いやすくしてもよい。

【００７６】本実施例によれば、消費電力や回路面積が
小さく、かつ情報を連続的に読み出す動作を行うことが
容易で、高速データ転送に適したメモリを構成できる。

【００７７】（実施例６）図２７は、本発明によるメモ
リの回路構成を示した実施例であり、メモリセルアレイ
の構成および配置を変え、ダミーセルを設けた点、およ
びデータ線と相補データ線を並べず、ダミーデータ線を
設けた点で、図１８に示した実施例と異なる。図におい
て、ワード線ＷＬｚｘ（ｘ＝１，…，ｍ）とデータ線Ｄ
Ｌｚｙ（ｙ＝１，…，ｎ）が行列状に配置され、ＷＬｚ
ｘとＤＬｚｙとの交点上にメモリセルＭＣｚｘｙが接続
される。また、ダミーワード線ＤＷＬｚとダミーデータ
線ＤＤＬｚとの交点上にダミーセルＤＭｚ１が接続され
る。ＤＬｚｙは、それぞれプリチャージ回路ＰＣｚｙ、
データ線選択スイッチＳＷｚｙに接続される。ＰＣｚｙ
は、プリチャージ回路制御線ＰＣＳｚｏ，ＰＣＳｚｅに
より制御され、活性化時において、プリチャージ電位供
給線ＶＣＳｚの電位をＤＬｚｙに供給する。図の例で
は、ＰＣＳｚｏ、ＰＣＳｚｅに制御されるプリチャージ
回路は交互に配置され、１本おきのデータ線電位を固定
することができる。ＳＷｚｙは、列選択信号線ＹＳｚｙ
により制御され、選択されたデータ線を感知・増幅用信
号線ＤＬｚ０に接続する。また、ダミーデータ線ＤＤＬ
ｚは、プリチャージ回路ＤＰＣｚ、スイッチＤＳＷｚに
接続される。ＤＰＣｚは、プリチャージ回路制御線ＤＰ
ＣＳｚにより制御され、活性化時において、プリチャー
ジ電位供給線ＤＶＣＳｚの電位をＤＤＬｚに供給する。
ＤＳＷｚは、ダミーデータ線選択信号線ＤＹＳｚにより
制御され、ＤＤＬｚを感知・増幅用信号線ＤＤＬｚ０に
接続する。ＤＬｚ０，ＤＤＬｚ０は、プリチャージ回路
ＰＣｚ０、センスアンプＳＡｚ、入出力スイッチＳＷｚ
０に接続される。ＰＣｚ０は、ＤＬｚ０，ＤＤＬｚ０に
充電を行う。ＳＡｚは、ＤＬｚ０，ＤＤＬｚ０間の電位
差を感知し増幅する。ＳＷｚ０は、列選択信号線ＹＳｚ
０により制御され、ＤＬｚ０，ＤＤＬｚ０を入出力信号
線対Ｉ／Ｏｚに接続する。読み出し動作および書き込み
動作は、前に述べた実施例と同様の原理に基づいて行え
ばよい。

【００７８】本実施例によれば、これまで述べたような
データ線対を基本とするアレイ構成に比べ、より高密度
のメモリを得ることができる。また、選択データ線に隣
接する非選択データ線の電位を固定することが可能であ
るので、このような構成においても、データ線間の干渉
雑音の影響を十分低減できる。なお、ダミーセルを複数
個アレイ状に接続する等の変更を行ってもよい。さら
に、図において、センス回路を挟んでダミーセル側に別
のメモリセルアレイを接続し、メモリセルアレイ側に別
のダミーセルを接続し、選択セルを含むメモリセルアレ
イの反対側のダミーセルを用いる構成としてもよい。

【００７９】次に、本発明の概念を適用することによ
り、セル選択トランジスタのリーク特性許容範囲が大き
くなることから、本発明のメモリに用いることの可能な
構造に関する実施例について述べる。

【００８０】（実施例７）図２８は、本発明によるメモ
リセルの断面構造を示した一実施例であり、薄膜トラン
ジスタを用いて形成したメモリセルの一例である。図を
用いて、形成手順を説明する。絶縁体基板１１上に、半
導体膜１２ａによるチャネルおよびソース・ドレイン領
域、ゲート絶縁膜１６、ワード線１２ｂを形成後イオン
打ち込みを行ってソース・ドレイン領域を形成すること
により、セル選択トランジスタを形成する。次いでデー
タ線１４を形成し、表面を平坦化した後、コンタクト１
５を形成する。さらにトランジスタ側電極１３ａ、強誘
電体膜１３ｂ、プレート電極１３ｃを積層して強誘電体
キャパシタを形成し、これを適当な大きさ、例えばトラ
ンジスタとほぼ同じ大きさに加工する。以上の工程によ
り、メモリセルを形成できる。使用する材料としては、
例えば絶縁体基板１１，ゲート絶縁膜１６にシリコン酸
化物を、半導体膜１２ａにポリシリコンを、ワード線１
２ｂ，データ線１４にｎ型不純物をドープしたポリシリ
コンを、コンタクト１５，電極１３ｃにタングステン
を、電極１３ａに白金を、強誘電体膜１３ｂにＰＺＴを
用いればよい。一般にレーザ等を用いた再結晶化処理を
行わない薄膜トランジスタは半導体基板上に形成された
トランジスタに比べリーク電流が大きく、ＤＲＡＭのセ
ル選択トランジスタ等への適用は困難である。しかし本
発明においては、前記実施例の説明において述べたよう
に、ＤＲＡＭに比べセル選択トランジスタのリーク電流
を大きく許容できるので、ポリシリコン等により形成し
た薄膜トランジスタを用いてメモリセルを構成すること
も可能である。

【００８１】本実施例によれば、構造が簡単でウエル形
成工程省略等により工程数が少なく、安価なメモリを得
られる。

【００８２】（実施例８）図２９は、本発明によるメモ
リセルの断面構造を示した別の実施例であり、薄膜トラ
ンジスタのソース・ドレインコンタクト孔上に強誘電体
キャパシタを形成した点で、図２８の例と異なる。図に
おいて、絶縁体基板２１上に、半導体膜２２ａ，ゲート
絶縁膜２６，ワード線２２ｂを形成し、イオン打ち込み
を行うことによりセル選択トランジスタを形成し、次い
でデータ線２４を形成する。次に、トランジスタのデー
タ線２４と接続される反対側のソース・ドレインコンタ
クト孔に、トランジスタ側電極２３ａ、強誘電体膜２３
ｂおよびプレート電極２３ｃを積層して強誘電体キャパ
シタを形成する。なお、１種類以上の金属を積層して電
極を形成してもよい。あるいは、トランジスタ側電極２
３ａを設けず、コンタクト孔上に直接強誘電体膜２３ｂ
を形成してもよい。

【００８３】本実施例によれば、コンタクト形成等の工
程を削減することが可能である。

【００８４】（実施例９）図３０は、本発明によるメモ
リセルの断面構造を示した別の実施例であり、強誘電体
層およびプレート電極層を複数のメモリセルにわたって
一体形成した点で、図２８の例と異なる。図において、
絶縁体基板３１上に、半導体膜３２ａ，ゲート絶縁膜３
６，ワード線３２ｂを形成し、イオン打ち込みを行うこ
とによりセル選択トランジスタを形成し、次いでデータ
線３４を形成する。表面を平坦化した後、コンタクト３
５を形成する。さらにトランジスタ側電極３３ａを形成
し、これを適当な大きさ、例えばトランジスタとほぼ同
じ大きさに加工する。その上に、強誘電体膜３３ｂおよ
びプレート電極３３ｃを積層して強誘電体キャパシタを
形成する。

【００８５】本実施例によれば、強誘電体膜、プレート
電極を微細加工する必要がなくなるので、工程数を削減
することができる。また、微細加工工程における強誘電
体の特性劣化を防ぐことができる。

【００８６】（実施例１０）図３１は、本発明によるメ
モリの断面構造を示した一実施例であり、セル選択トラ
ンジスタおよび周辺回路のトランジスタを、共通のシリ
コン薄膜層で形成した断面構造を示す例である。図にお
いて、セル選択トランジスタＡＭＮａ１，ＡＭＮａ２
と、周辺回路を構成するＮＭＯＳトランジスタＰＭＮ
ａ、ＰＭＯＳトランジスタＰＭＰａは、絶縁体基板１１
１上に半導体層１１２ａ，１１２ｂを形成し、ＮＭＯＳ
トランジスタ、ＰＭＯＳトランジスタそれぞれにイオン
打ち込みを行うことにより形成される。周辺回路の配線
は、データ線層１１４、あるいは配線層１１６により結
線される。図の例ではＮＭＯＳトランジスタＰＭＮａの
ソース／ドレイン端子をデータ線層１１４で配線し、Ｐ
ＭＯＳトランジスタＰＭＰａのソース／ドレイン端子を
配線層１１６により結線している。また、メモリセルの
構造として図３０に示した例を用い、強誘電体キャパシ
タを、トランジスタ側電極層１１３ａ、強誘電体層１１
３ｂ、プレート電極層１１３ｃにより形成している。材
料としては、例えば絶縁体基板１１１にシリコン酸化物
を、半導体層１１２ａ，１１２ｂにポリシリコンを、デ
ータ線層１１４にｎ型不純物をドープしたポリシリコン
を、配線層１１６，電極層１１３ｃにタングステンを、
電極層１１３ａに白金を、強誘電体層１１３ｂにＰＺＴ
を用いればよい。

【００８７】本実施例によれば、ウエル形成等の工程が
不要な低コストのメモリを得ることができる。なお、本
実施例において、トランジスタ、キャパシタ、配線層の
上下関係等は、ここに挙げた例に限るわけではなく、例
えばキャパシタ電極層を配線層としても用いる、配線層
を全てキャパシタ層の下に設ける、周辺回路のＮＭＯＳ
上にＰＭＯＳを積み上げて形成する等してもよい。ま
た、配線層を複数設けてもよい。

【００８８】次に、薄膜トランジスタを用いて立体的に
形成される高集積メモリに関する実施例について述べ
る。

【００８９】（実施例１１）図３２は、本発明による積
層型メモリの構造を概念的に示した一実施例である。図
において、絶縁体基板ＯＸＳｕ上に、薄膜トランジスタ
による周辺回路層ＰＰＣｕを設ける。ＰＰＣｕ上に、配
線層ＰＩＣｕを介してメモリセルアレイ層ＰＭＡｕを形
成する。ＰＭＡｕ上に、配線層ＭＩＣｕを形成する。材
料としては、例えば絶縁体基板ＯＸＳｕにシリコン酸化
物を、周辺回路層ＰＰＣｕに含まれる薄膜トランジスタ
にポリシリコンを、配線層ＰＩＣｕに不純物をドープし
たポリシリコンを、メモリセルアレイ層ＰＭＡｕの構成
素子にポリシリコン，白金，ＰＺＴを、配線層ＭＩＣｕ
にタングステンを用いればよい。積層構造形成の方法
は、例えば下層から順次形成し積層する、あるいは個別
に適当な数の層を形成後貼り合わせる等である。

【００９０】本実施例によれば、薄膜トランジスタを用
いる利点を活かした積層型の高集積のメモリを得ること
ができる。なお、層の順序・上下関係はこれに限らな
い。また、層数をこれと異なる数にしてもよい。

【００９１】（実施例１２）図３３は、本発明による積
層型メモリの構造を概念的に示した別の実施例であり、
半導体基板を用いてメモリを構成する点で、図３２に示
した例と異なる。図において、半導体基板ＳＰＣｗ上
に、周辺回路を形成する。この時、例えばＳＰＣｗ上に
ウエルを形成して、ＮＭＯＳ，ＰＭＯＳともＳＰＣｗ上
に形成してもよいし、ＮＭＯＳをＳＰＣｗ上に形成し、
ＰＭＯＳを上のポリシリコン層上に形成してもよい。Ｓ
ＰＣｗの上に、配線層ＰＩＣｗを介してメモリセルアレ
イ層ＰＭＡｗを形成する。ＰＭＡｗ上に配線層ＭＩＣｗ
を形成する。半導体基板ＳＰＣｗの材料としては、例え
ばｐ型シリコンを用いればよい。積層構造形成の方法
は、図３２に示したと同様に、例えば下層から順次形成
し積層する、あるいは個別に適当な数の層を形成後貼り
合わせる等である。

【００９２】本実施例によれば、周辺回路のトランジス
タの一部あるいは全部が半導体基板上に形成されるの
で、図３２に示したメモリに比べ、より良好な特性を持
つ周辺回路が得られ、高速動作等の点で有利である。

【００９３】次に、上記の概念に基づいた積層型メモリ
の層別ブロック構成に関する実施例について述べる。

【００９４】（実施例１３）図３４は、積層型メモリの
ブロック構成を示した一実施例である。図において、メ
モリセルアレイ層ＰＭＡｖ上には、メモリセルアレイＭ
Ａｖが形成される。また、周辺回路層ＰＰＣｖ上には、
ワード線デコーダＸＤＥＣｖ、ワード線ドライバＸＤＲ
Ｖｖ、プリチャージ回路群およびデータ線分離スイッチ
群ＰＣＧｖ、センスアンプ群ＳＡＧｖ、データ線デコー
ダＹＤＥＣｖ、入出力線Ｉ／Ｏｖが形成され、また、こ
れらが配置されない部分ＰＰＰｖに、電位発生回路等の
周辺回路が配置される。ＭＡｖのワード線群ＷＬＧｖ
は、コンタクト群ＷＣＴｖ１，ＷＣＴｖ２によりＰＰＣ
ｖ上のＸＤＲＶｖに接続され、データ線群ＤＬＧｖは、
コンタクト群ＤＣＴｖ１，ＤＣＴｖ２によりＰＰＣｖ上
のセンス回路に接続される。

【００９５】本実施例によれば、従来平面的に構成され
ていたメモリを複数の層に分割し、高集積の積層型メモ
リを構成できる。

【００９６】（実施例１４）図３５は、積層型メモリの
ブロック構成を示した別の実施例であり、センス回路を
メモリセルアレイのトランジスタと共通の層に設けた点
で、図３４の例と異なる。図において、メモリセルアレ
イ層ＰＭＡｖｖ上には、メモリセルアレイＭＡｖｖ、プ
リチャージ回路群およびデータ線分離スイッチ群ＰＣＧ
ｖｖ、センスアンプ群ＳＡＧｖｖ、入出力線Ｉ／Ｏｖｖ
が形成される。また、周辺回路層ＰＰＣｖｖ上には、ワ
ード線デコーダＸＤＥＣｖｖ、ワード線ドライバＸＤＲ
Ｖｖｖ、データ線デコーダＹＤＥＣｖｖが形成され、ま
た、これらが配置されない部分ＰＰＰｖｖに、周辺回路
が配置される。ＭＡｖｖのワード線群ＷＬＧｖｖは、コ
ンタクト群ＷＣＴｖｖ１，ＷＣＴｖｖ２によりＰＰＣｖ
ｖ上のＸＤＲＶｖｖに接続されるが、センス回路はＰＭ
Ａｖｖ上にあるため、データ線群ＤＬＧｖｖは、コンタ
クトを介さずにセンス回路に接続される。列選択信号線
群ＹＳＧｖｖは、コンタクト群ＤＣＴｖｖ１，ＤＣＴｖ
ｖ２によりＰＰＣｖｖ上のＹＤＥＣｖｖに接続され、セ
ンス回路制御線群ＣＳＧｖｖは、コンタクト群ＣＣＴｖ
ｖ１，ＣＣＴｖｖ２によりＰＰＣｖｖ上のＰＰＰｖｖに
接続される。

【００９７】本実施例によれば、図３４に述べた構成例
に比べ、データ線容量を小さくし、余分のコンタクト抵
抗によるデータ線抵抗を除くことができるので、データ
線に十分な大きさの電圧を供給できる。なお、上記実施
例１３，１４に示した構成以外の層別ブロック構成を用
いてもよい。

【００９８】以上、本発明に関する実施例を示したが、
本発明の基本概念、即ち待機時データ線電位とプレート
電位を等しくし、セル選択トランジスタと強誘電体キャ
パシタのリークにより情報蓄積ノードの電位をプレート
電位近くに支持し、データ線の動作時間を実効的に短く
することにより、分極情報を安定に保持するという概念
を逸脱しないものであれば、本発明は上記実施例に限定
されるものではなく、例えばトランジスタに逆極性のも
のを適用する、読み出し時プリチャージ電位を変更す
る、例と異なる読み出し動作・書き込み動作を適用する
等の変更を行ってもよい。

【００９９】

【発明の効果】これまで述べたように本発明によれば、
低消費電力、低雑音で高集積化に適する構成を持ち、な
おかつ安定に情報を保持することのできる不揮発性半導
体メモリを得られる。

【図面の簡単な説明】

【図１】本発明によるメモリの回路構成を示す図であ
る。

【図２】本発明によるメモリに適用されるメモリセルの
回路構成および待機時におけるメモリセルの等価回路を
示す図である。

【図３】本発明によるメモリのブロック構成を示す図で
ある。

【図４】図１のメモリに適用可能な読み出し動作のタイ
ミングを示す図である。

【図５】本発明によるメモリに適用されるメモリセルを
構成することが可能な、強誘電体キャパシタのリーク抵
抗と、トランジスタのオフ抵抗の範囲を示す図である。

【図６】図１のメモリに適用可能な読み出し動作のタイ
ミングを示す図である。

【図７】図１のメモリに適用可能な書き込み動作のタイ
ミングを示す図である。

【図８】図１のメモリに適用可能な書き込み動作のタイ
ミングを示す図である。

【図９】図１のメモリに適用可能な書き込み動作のタイ
ミングを示す図である。

【図１０】図１のメモリに適用可能な読み出し動作のタ
イミングを示す図である。

【図１１】図１０に示した読み出し動作時における強誘
電体キャパシタの状態を示す図である。

【図１２】図１０に示した読み出し動作を行うのに適す
るセンス回路の構成を示す図である。

【図１３】図１０に示した読み出し動作を行うのに適す
るセンス回路の構成を示す図である。

【図１４】本発明によるメモリの回路構成を示す図であ
る。

【図１５】図１４のメモリに適用可能な読み出し動作の
タイミングを示す図である。

【図１６】本発明によるメモリのブロック構成を示す図
である。

【図１７】本発明によるメモリのブロック構成を示す図
である。

【図１８】本発明によるメモリの回路構成を示す図であ
る。

【図１９】図１８のメモリに適用可能な読み出し動作の
タイミングを示す図である。

【図２０】図１８のメモリに適用可能なプリチャージ回
路の構成を示す図である。

【図２１】本発明によるメモリの回路構成を示す図であ
る。

【図２２】図２１のメモリに適用可能なアドレス設定法
を示す図である。

【図２３】本発明によるメモリに適用可能なデータ線選
択回路の構成を示す図である。

【図２４】本発明によるメモリに適用可能なデータ線選
択回路の構成を示す図である。

【図２５】本発明によるメモリに適用可能なデータ線選
択回路の構成を示す図である。

【図２６】本発明によるメモリに適用可能なデータ線選
択回路の構成を示す図である。

【図２７】本発明によるメモリの回路構成を示す図であ
る。

【図２８】本発明によるメモリに適用可能なメモリセル
の断面構造を示す図である。

【図２９】本発明によるメモリに適用可能なメモリセル
の断面構造を示す図である。

【図３０】本発明によるメモリに適用可能なメモリセル
の断面構造を示す図である。

【図３１】本発明によるメモリに適用可能なメモリの断
面構造を示す図である。

【図３２】本発明によるメモリに適用可能なメモリの積
層構造を示す図である。

【図３３】本発明によるメモリに適用可能なメモリの積
層構造を示す図である。

【図３４】本発明による積層型メモリに適用可能なブロ
ック構成を示す図である。

【図３５】本発明による積層型メモリに適用可能なブロ
ック構成を示す図である。

【図３６】従来のＤＲＡＭの回路構成を示す図である。

【図３７】強誘電体キャパシタの電圧電荷特性を示す図
である。

【符号の説明】

ＭＣａ１１…メモリセル、ＭＢａ１１…相補メモリセ
ル、ＷＬａ１…ワード線、ＤＬａ１…データ線、ＤＢａ
１…相補データ線、ＰＣａ１…プリチャージ回路、ＰＣ
Ｓａ…プリチャージ回路制御線、ＶＣＳａ…プリチャー
ジ電位供給線、ＣＳＷａ１…データ線分離スイッチ、Ｃ
Ｄａ１…データ線分離制御線、ＳＡａ１…センスアン
プ、ＰＰａ，ＰＮａ…センスアンプ制御線、ＳＷａ１…
列選択スイッチ、ＹＳａ１…列選択線、Ｉ／Ｏａ…入出
力信号線、ＣＦＥ…強誘電体キャパシタ、ＰＴ…セル選
択トランジスタ、ＲＦＥ…リーク抵抗、ＰＬ…プレート
電極、Ｒｏｆｆ…セル選択トランジスタのオフ抵抗、Ｊ
ｌｋ…リーク電流、１１…絶縁体基板、１２ａ，１２ｂ
…半導体薄膜、１３ａ…下部電極、１３ｂ…強誘電体薄
膜、１３ｃ…上部電極、１４…データ線、１５…コンタ
クトプラグ、１６…ゲート絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４５１ 7210−4Ｍ 29/784 29/788 29/792 9056−4ＭＨ０１Ｌ 29/78 ３１１Ｃ３７１ (72)発明者大路譲東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橋本孝司東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者渡部隆夫東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】メモリセル選択手段と、強誘電体キャパシ
タとを有し、上記強誘電体キャパシタを構成する強誘電
体の分極の状態により情報を記憶する複数のメモリセル
と、上記メモリセルに接続するワード線と、上記メモリ
セルに接続するデータ線と、上記メモリセルに接続する
プレート電位供給手段を含んでなるメモリセルアレイを
具備し、動作時において、選択された上記メモリセルに
接続された上記ワード線を非選択状態に戻す前に、上記
選択されたメモリセルに接続された上記データ線の電位
を上記プレート電位供給手段の電位と等しくし、分極反
転を防止する手段を有し、上記ワード線が上記非選択状
態である間において、上記ワード線に接続された上記メ
モリセルの有する強誘電体キャパシタの第一の電極と第
二の電極との間の電圧を、上記強誘電体キャパシタの分
極情報が正しく読み出される範囲に維持する手段を有す
ることを特徴とする半導体メモリ。
【請求項２】上記プレート電位供給手段の供給する電位
は、論理１に対応する電位と論理０に対応する電位の中
間にある第一の定電位であることを特徴とする請求項１
記載の半導体メモリ。
【請求項３】上記データ線の電圧を増幅する増幅手段
と、上記データ線と上記増幅手段を接続・分離するスイ
ッチング手段とを有することを特徴とする請求項１記載
の半導体メモリ。
【請求項４】上記メモリセル選択手段は、薄膜トランジ
スタであることを特徴とする請求項１記載の半導体メモ
リ。
【請求項５】上記メモリセルアレイを駆動する周辺回路
を有し、上記周辺回路を構成する素子は、上記薄膜トラ
ンジスタと共通層の半導体薄膜を用いて同時形成される
ものを含むことを特徴とする請求項４記載の半導体メモ
リ。
【請求項６】上記メモリセルアレイを駆動する周辺回路
を含んでメモリが構成され、上記メモリの一部分が他の
部分に積層されてなることを特徴とする請求項４記載の
半導体メモリ。
【請求項７】上記データ線を選択する選択手段と、選択
された上記データ線に接続される信号線と、上記信号線
の信号を感知する感知手段とを有し、複数の上記データ
線が上記選択手段を介して上記感知手段を共有すること
を特徴とする請求項１記載の半導体メモリ。
【請求項８】上記データ線に接続されたデータ線充電手
段と、上記データ線充電手段を制御する複数のデータ線
充電制御手段を有し、上記データ線充電手段は上記デー
タ線充電制御手段のいずれかにより制御され、読み出し
動作時若しくは書き込み動作時において、少なくとも選
択された上記データ線に隣接する選択されない上記デー
タ線に接続された上記データ線充電手段を活性化するこ
とを特徴とする請求項７記載の半導体メモリ。
【請求項９】対をなすほぼ同等の電流駆動能力を持つ放
電手段を具備し、対をなす選択された上記データ線から
情報を読み出す場合、上記放電手段を上記選択されたデ
ータ線に接続し、その放電過程において発生する上記選
択されたデータ線の電位差を検出して情報を読み出すこ
とを特徴とする請求項１記載の半導体メモリ。