CN100552817C - 稳定性得到提高的静态随机存取存储器单元及其形成方法 - Google Patents

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Abstract

一种存储器单元包括字线、具有第一输入端和第一输出端的第一数字反相器，具有第二输入端和第二输出端的第二数字反相器。此外，所述存储器单元进一步包括第一反馈连接，所述第一反馈连接将所述第一输出端连接到所述第二输入端、以及第二反馈连接，所述第二反馈连接将所述第二输出端连接到所述第一输入端。所述第一反馈连接含有第一电阻元件，而所述第二反馈连接含有第二电阻元件。此外，每个数字反相器具有一个相关的电容。所述存储器单元的配置使得读所述存储器单元包括施加读电压脉冲到所述字线。此外，所述第一和第二电阻元件的配置使得所述第一和第二反馈连接具有比所施加的读电压脉冲更长的电阻-电容引致的延迟。

Description

稳定性得到提高的静态随机存取存储器单元及其形成方法
技术领域
本发明涉及用于集成电路的存储器单元，更具体地说，涉及用于静态随机存取存储器的存储器单元。
背景技术
一种用于互补金属-氧化物-半导体(CMOS)静态随机存取存储器(SRAMs)的典型的六晶体管存储器单元包括两个联合起来存储一位信息的交叉耦合的数字反相器和位于所述存储器单元两边用来将该存储器单元连接到两条位线的两个存取晶体管。通常，存储器单元的存储态(即，“逻辑0”或“逻辑1”)被存储在一个数字反相器的输出端，而另一个数字反相器的输出端则是这个存储态的反信号或互补信号。所述存取晶体管在存储器单元没有被存取的时候保护存储器单元中所存储的值。
图1显示了一个常规的六晶体管CMOS SRAM存储器单元100。该存储器单元包括一个第一数字反相器110，它含有NFET N1和PFET P1。这个第一数字反相器的输入端在NFET N1和PFET P1的栅极之间的连接部处，其输出端在存储节点S1处。所述存储器单元也包括一个第二数字反相器120，它含有NFET N2和PFET P2，其输入端在NFET N2和PFET P2的栅极之间的连接部处，其输出端在存储节点S2处。存储节点S1被连接到NFET N2和PFET P2的栅极上，而存储节点S2被连接到NFET N1和PFETP1的栅极上，呈交叉耦合的配置。在“读”模式操作期间，位线BL1和BLN1初始被预充电为高逻辑态电压(例如，电源电压VDD)，然后被设置为高阻态。然后，字线WL1被激活，存取晶体管N3和N4被打开，使得数字反相器的输出端的电压可以被读出。根据存储器单元的存储的状态，所述数字反相器能够使位线BL1或者位线BLN1对地放电。因此，在“读”模式操作中，存储器单元中的数字反相器驱动位线。位线BL1和位线BLN1的状态随后由外部逻辑电路所决定，以决定存储器单元的存储状态。
为了把新数据写入存储器单元110，激活外部驱动器来驱动位线BL1和BLN1到针对存储节点S1和S2的预期的存储值，同时字线被设定为“高”，存取晶体管N3和N4被打开。位线BLN1上的电压与位线BL1上的电压互补。因为外部驱动器比SRAM存储器单元中所用的小晶体管大很多，它们很容易将交叉耦合的数字反相器110、120的先前的状态覆盖(override)。
SRAM集成电路的设计者和制造商的目标是连续不断地减小SRAM存储器单元在集成电路上所占据的面积。这样，SRAM存储器电路可以被制作得运行得更好并且更便宜。然而可惜的是，常规SRAM存储器单元的大小被减小得越多，形成存储器单元的CMOS晶体管之间阈值电压的失配给存储器单元带来问题的可能性就越大。CMOS晶体管的阈值电压通常是掺杂分布、电介质厚度、电介质中俘获的电荷、以及其它因素的函数。当技术上缩小尺寸时，这些因素愈加变得更难控制。结果是，同一个SRAM存储器单元内的CMOS晶体管的阈值电压会很容易地发生显著的失配。
这些阈值电压的失配反过来会在“读”模式操作期间在SRAM存储器单元内引起不稳定的发生。假设，例如，存储器单元100的存储节点S1为低逻辑态电压(例如，接地)，NFET N1有一个异常高的阈值电压，而存取晶体管N3有一个异常低阈值电压。如前面所提到的，在“读”模式操作期间，在字线WL1打开存取晶体管N3和N4之前，位线BL1和BLN1初始被预充电到一个高逻辑态电压(例如，VDD)。在打开存取晶体管N3、N4之后，NFET N1的高阈值电压和存取晶体管N3的低阈值电压可以引起存储节点S1的电压在被连接到位线BL1时发生短暂的尖峰。这个电压尖峰可以足够地高且快，能在存储节点S2处所存储的值有机会被读出之前就翻转存储节点S2处所存储的电压电平。这会导致SRAM存储器单元失去其合适的存储状态，并导致读错误的发生。仅仅增加读时间并不能纠正这个稳定性问题，因为存储器单元在读模式序列开始的时候就失去了其合适的存储状态。
阈值电压失配的其它组合能够在常规的SRAM存储器单元中引起类似的“读”模式操作的失败。结果，就需要一种SRAM存储器单元的设计来克服这些类型的失效。
发明内容
本发明通过提出一种新的SRAM存储器单元设计从而解决了前述的需求，该设计对于形成存储器单元的各晶体管之间阈值电压的失配所导致的读模式操作不稳定性有抵抗能力。所述新存储器单元部分地通过在所述存储器单元中的各数字反相器之间形成高阻反馈连接而工作。有利的是，这些高阻反馈连接使所述单元逻辑与像上述的那些翻转事件隔离。
根据本发明的一个方面，存储器单元包括字线、具有第一输入端和第一输出端的第一数字反相器，和具有第二输入端和第二输出端的第二数字反相器。此外，所述存储器单元进一步包括第一反馈连接，所述第一反馈连接将所述第一输出端连接到所述第二输入端，以及第二反馈连接，所述第二反馈连接将所述第二输出端连接到所述第一输入端。所述第一反馈连接含有第一电阻元件，而所述第二反馈连接含有第二电阻元件。此外，每个数字反相器具有相关的电容。所述存储器单元的配置使得读所述存储器单元包括施加一个读电压脉冲到所述字线。此外，所述第一和第二电阻元件的配置使得所述第一和第二反馈连接具有各自的比所施加的读电压脉冲更长的由电阻-电容引致的延迟。
根据本发明的一个说明性实施例的存储器单元包括第一数字反相器和第二数字反相器。而每个数字反相器又包括p型场效应晶体管(PFET)和n型场效应晶体管(NFET)。所述第一数字反相器的输出端通过第一反馈连接被连接到所述第二数字反相器的输入端，反过来，所述第二数字反相器的输出端通过第二反馈连接被连接到所述第一数字反相器的输入端。这样，所述数字反相器交叉耦合。第一位线通过第一存取晶体管被连接到所述第一数字反相器的输出端，第二位线通过第二存取晶体管被连接到所述第二数字反相器的输出端。所述存取晶体管的状态由字线控制。所述第一和第二反馈连接每一个都含有一个电阻。所述电阻的大小使得所述第一和第二反馈连接上的由电阻-电容引致的延迟在读该存储器单元时比施加到所述字线上的读电压脉冲更长。
有利的是，这样配置这个存储器单元使得该存储器单元对于形成该存储器单元的晶体管之间的阈值电压的失配所导致的读模式操作不稳定性有抵抗能力。此外，为了实现改进的存储器单元设计，不需要实质性地修改常规的读和写模式操作。
本发明的这些以及其它的特点和优势在下面的结合附图进行的详细描述中变得显而易见。
附图说明
图1显示了一个常规六晶体管SRAM存储器单元的示意电路图；
图2显示了根据本发明的一个说明性实施例的一个六晶体管SRAM存储器单元的示意电路图；
图3显示了一个与图2SRAM存储器单元配套使用的位线调节电路的示意性电路图；
图4是一个时序图，显示了在读模式操作期间图2SRAM存储器单元中各种信号的波形；
图5是图2存储器单元中读模式操作的流程图；
图6是一个时序图，显示了在写模式操作期间图2SRAM存储器单元中各种信号的波形；
图7是图2存储器单元中写模式操作的流程图；
图8是形成图2存储器单元的流程图。
具体实施方式
在这里将结合用于集成电路的一个示范性存储器单元来说明本发明。然而应该理解，本发明不限于这里所显示和描述的具体的材料、元件和特点。按照下面的描述，对该说明性实施例进行的各种修改对于本领域技术人员来说是很容易的。
此外，应该注意，这里所详细描述的只是描述本发明诸方面所要求的集成电路的那些部分。为了描述简便，对在集成电路中常规使用的电路不作明确的描述。这不意味着在应用本发明的诸方面时这里没有明确描述的电路会在实际的集成电路中被省略。
图2显示了根据本发明的说明性实施例的SRAM存储器单元200的示意性电路图。该存储器单元包括第一数字反相器210，它包含NFET N5和PFET P5。这个第一数字反相器的输入端在NFET N5和PFET P5的栅极之间的连接部处，其输出端在存储节点S5处。此外，所述存储器单元也包括第二逻辑态反相器220，它含有NFET N6和PFET P6，其输入端在NFET N6和PFET P6的栅极之间的连接部处，其输出端在存储节点S6处。存储节点S5通过反馈连接FC1连接到NFET N6和PFET P6的栅极上，而存储节点S6通过反馈连接FC2连接到NFET N5和PFET P5的栅极上。因此，该数字反相器就处于通常所说的“交叉耦合”配置中。
根据本发明的一个方面，反馈连接FC1包含一个电阻R1，反馈连接FC2包含一个电阻R2。存储节点S7和S8位于反馈连接中，分别与电阻R1和R2邻接。此外，所述存储器单元200进一步包含字线WL2、位线BL2和BLN2、以及存取晶体管N7和N8。
存储器单元200中的高逻辑态电压(即，对应着“逻辑1”状态的电压)实际上等于VDD。相反，低逻辑态电压(即，对应着“逻辑0”状态的电压)实际上等于该集成电路的接地电位(图中标为GND)。
本领域技术人员会认识到，常规NFET和PFET在这些器件的栅极处呈现出特征栅极电容。在图2所示的具体的存储器单元200中，例如，NFETN5和PFET P5的栅极电容作用于反馈连接FC1上，而NFET N6和PFET P6的栅极电容作用于反馈连接FC2上。当这些栅极电容与所述反馈连接中的电阻R1、R2结合时，在这些反馈连接中引起电阻-电容(RC)延迟。因此，当存储节点S5的电压改变时，经过一段时间延迟，存储节点S7才变为相同的电压。同样的动态情况也发生在存储节点S6和S8。因此，存储节点S7和S8在时间上分别与存储节点S5和S6解耦合了。
数字反相器210、220的输出与反馈连接FC1、FC2在时间上的这个发明性解耦合是有优势的。下面针对存储器单元200中的“读”和“写”模式操作来说明这些优势。
存储器单元200中的“读”和“写”模式操作都利用了一种位线调节电路(bitline conditioning circuit)。说明性的位线调节电路300示于图3中。该位线调节电路包括PFET P10，其漏极被连接到位线BL2上，以及PFETP11，其漏极被连接到位线BLN2上。PFET P10和PFET P11的源极都被连接到VDD，而这些器件的栅极连接预充电信号PRE。NFET N10的源极被连接到BL2，NFET N11的源极被连接到BLN2。NFET N10和NFET N11的漏极都接地。NFET N10的栅极连接信号DIN，而NFET N11的栅极连接信号DIN_N。
图4是存储器单元200中读模式操作的时序图。在图4中，所述存储器单元被配置为存储“逻辑0”值(即，存储器单元的配置使得存储节点S5为或者接近接地电压，而存储节点S6为或者接近VDD)，但是，“逻辑1”的读出以相似的方法完成。如该图所示，读模式操作是通过将位线BL2和位线BLN2充电(“预充电”)到VDD而开始的。这一预充电是通过临时设定预充电信号PRE到一个低逻辑态电压、从而打开位线调节电路300中的PFET P10和PFET P11来完成的。
随后，持续时间为TWL_READ的电压脉冲(“读电压脉冲”)被加到字线WL2上，使得该字线暂时呈现一个高逻辑态电压。存取晶体管N7和N8因此被打开，将存储节点S5处的第一数字反相器210的输出端连接到位线BL2上，并将存储节点S6处的第二数字反相器220的输出端连接到位线BLN2上。如图4所示，这些连接使位线BL2接地而使BLN2保持在VDD。在整个读模式操作期间，信号DIN和信号DIN_N保持在低逻辑态电压上。位线BL2和位线BLN2上电压的差异随后被读放大器(sense amplifier)所读出，存储器单元200的存储状态就被确定了。
图5示出了一个流程图，总结了上述存储器单元200中的读模式操作。在步骤510中，位线BL2和BLN2被预充电。接着，在步骤520中，读电压脉冲被加到字线WL2上。在步骤530中，检测位线上的电压并确定存储器单元的存储状态。
用于模式操作的读电压脉冲的持续时间TWL_READ由周围电路(未显示)限定。根据本发明的一个方面，读脉冲电压的持续时间被定义为小于存储节点S5和S7之间以及存储节点S6和S8之间的信号路径上的RC延迟。这种大小排列的原因将在下面描述。
本领域技术人员会认识到，图4和图5所示的读模式操作类似于像图1中的存储器单元100那样的常规SRAM存储器单元中所进行的读模式操作。然而，存储器单元200比一个常规的存储器单元显示出对由阈值电压涨落引起的读模式操作的不稳定性有大得多的抵抗能力。NFET和PFET传输电荷的速度依赖于该晶体管的阈值电压。较高的阈值电压通常导致器件较慢，相反，较低的阈值电压通常导致器件较快。如果，比如，与存储器单元200中的其它晶体管相比，该存储器单元中的存取晶体管N7有较低的阈值电压(即，它比较快)，而NFET N5有较高的阈值电压(即，它比较慢)，那么，当读电压脉冲首先加到字线WL2时，存储节点S5处的第一数字反相器210的输出端电压会发生尖峰。图4示出了这种电压尖峰。给定充分的时间的话，存储节点S5最终会达到合适的电压状态，而像存储器单元100那样的常规SRAM存储器中的数字反相器的输出端的这样一个电压尖峰可能会引起常规存储器单元失去其存储的状态并导致读错误的发生。这种不利可以通过本发明的一个或多个示范性实施例来避免。
如上所述，由于有第一反馈连接FC1中的RC延迟，存储器单元200中的存储节点S7在时间上与存储节点S5解耦合。此外，如上面所进一步描述的，第一反馈连接上的RC延迟被固定为一个比读所述存储器单元所需时间更长的时间。结果，一直到读电压脉冲结束并且存储器单元的状态被精确确定之后，存储节点S7不会像存储节点S5那样招致电压尖峰，如果存储节点S5真的招致了电压尖峰的话。所以有利的是，存储器单元200变得对各种阈值电压失配具有抵抗能力，而阈值电压失配在常规SRAM存储器单元中会导致错误。
应该注意到，虽然本发明的上述优势是用具有阈值电压较低的存取晶体管N7和阈值电压较高的NFET N5的存储器单元200来说明的，但是，本发明的一个或多个实施例的有利的方面并不限于这种具体的情形。本发明诸方面的实施将对任何在其晶体管之间存在阈值电压失配的SRAM存储器单元有利，而这些阈值电压失配会导致存储器单元的数字反相器中的一个数字反相器的输出在读模式操作开始的时候经历一个电压尖峰。
图2所示的存储器单元200中的写模式操作以与常规SRAM存储器单元(例如，存储器单元100)类似的方式进行。图6显示了写一个“逻辑0”到存储器单元时写模式操作的时序图。然而应该注意，可以以类似的方式来写“逻辑1”到存储器单元。
类似于读模式操作，写模式操作先将位线BL2和BLN2预充电到VDD。这个预充电过程是通过暂时设定预充电信号PRE为一个低逻辑态电压从而打开位线调节电路300中的PFET P10和PFET P11来完成的。
接着，信号DIN被设定为高逻辑态电压，并将持续时间为TWL_WRITE的写电压脉冲加到字线WL2上。高DIN信号的结果是，位线调节电路300中的NFET N10被打开，位线BL2相应地被驱动为接地电压。位线BL2、BLN2上的电压覆盖了交叉耦合的反相器210、220的先前的状态。这样，存储节点S5处的第一反相器210的输出端被设定为一个低逻辑态电压(即，接地电压或与此接近的电压)，存储节点S6处的第二反相器220的输出端被设定为一个高逻辑态电压(即，VDD电压或与此接近的电压)。
图7示出了一个流程图，总结了上述存储器单元200中写模式操作。在步骤710中，位线BL2、BLN2被预充电。接着，在步骤720中，一个写电压脉冲被加到字线WL2上，并且信号DIN(或DIN_N，依赖于所希望的存储状态)被设定为高逻辑态电压。
特别地，根据本发明的一个方面，用于写模式操作的写电压脉冲的宽度TWL_WRITE被取为长于存储节点S5和S7之间以及存储节点S6和S8之间的信号路径的RC延迟。所以，所述写电压脉冲宽度比常规SRAM存储器单元所用的写电压脉冲宽度实质上更长。存储器单元200中的这个较长的写电压脉冲允许数据在字线WL2不起作用之前被恰当地写入存储节点S7和S8。
上述的存储器单元是集成电路芯片设计中的一部分。所述芯片设计用绘图计算机编程语言生成，并被存储在计算机存储介质中(例如磁盘、磁带、诸如存储存取网络中的物理硬驱或虚拟硬驱)。如果设计者不制造芯片或者不制造用于制造芯片的光刻掩模，那么设计者通过物理手段(例如，通过提供存有所述设计的存储介质的拷贝)或者通过电子手段(例如，通过互联网)将最终的设计直接或间接地传输给这些实体。然后，所存储的设计被转换为合适的格式(例如，GDSII)用于光刻掩模的制造，这通常包括形成在晶片上的所考虑的芯片设计的多个拷贝。光刻掩模被用来界定要被刻蚀或者要被另外加工的晶片(和/或其上的薄层)的区域。
最终的集成电路芯片可以作为裸片以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，或者以封装的形式由制造商发送。在后一种情况中，芯片被安装在单个芯片封装内(例如，带引线的塑料载体，这些引线附在母板或其它高级载体上)，或安装在多芯片封装内(例如，陶瓷载体，该载体有单面或双面互联或埋藏式互联)。在任何情况下，所述芯片然后与其它芯片、分立电路元件、和/或其它信号处理器件集成，作为中间产品(例如，母板)或终端产品的一部分。所述终端产品可以是任何包括集成电路芯片的产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备、以及中央处理器的高级计算机产品。
图8是形成说明性存储器单元200的一个流程图。有利的是，所述存储器单元能够绝大不分地使用常规半导体工艺方法来形成在集成电路芯片上。设计并形成对应着图2所示的示意性电路图的集成电路中的物理电路，对于本领域技术人员来说是熟悉的。此外，集成电路的设计和工艺在比如下列的参考书中有说明：S.Wolf and R.N.Tauber，Silicon Processing for the VLSIEra，Volume 1：Process Technology，Lattice Press，1986(S.Wolf和R.N.Tauber，超大规模集成电路时代的硅工艺，卷1：工艺技术，Lattice出版社，1986)和S.Wolf，Silicon Processing for the VLSI Era，Volume 2：ProcessIntegration，Lattice Press，1990(S.Wolf，超大规模集成电路时代的硅工艺，卷2：工艺集成，Lattice出版社，1990)。字线WL2在步骤810中形成，数字反相器210、220在步骤820中形成，反馈连接FC1、FC2在步骤830中形成。此外，位线BL2、BLN2在步骤840中形成，存取晶体管N7、N8在步骤850中形成。然而应理解，在本文公开的基础上，这些步骤可以以任何合适的顺序和任何希望的重迭度来进行。
字线WL2可以包含掺杂的多晶硅，而位线BL2、BLN2包含金属，例如钨、铝或铜构成。电阻R1和R2可以使用集成电路的金属化特征材料来形成，包括金属氮化物、金属氧氮化物、金属氧化物或金属硅化物，例如，但不限于，氮化钨、钽硅氮化物、钽硅氧氮化物、钨的氧氮化物、氧化钌或硅化镍。此外，所述电阻可以形成在集成电路基底的掺杂注入区。一旦选定了用作电阻的材料，电阻器的电阻可以通过调节其尺寸以及通过与所述电阻器接触的电接触的放置来裁剪。此外，集成电路中电阻器的形成是在形成集成电路时用常规方法形成的，所以对于本领域技术人员来说是熟悉的。
尽管这里参考附图描述了本发明的说明性实施例，应该注意，本发明不限于那些精确的实施例，本领域技术人员可以对这些实施例作各种其它的变化和修正而不偏离附属权利要求书的范围。

Claims (20)

1.一种存储器单元，包括：
字线；
第一数字反相器，所述第一数字反相器包括第一输入端和第一输出端，至少所述第一输入端具有电容；
第二数字反相器，所述第二数字反相器包括第二输入端和第二输出端，至少所述第二输入端具有电容；
第一反馈连接，所述第一反馈连接将所述第一输出端连接到所述第二输入端并包含第一电阻元件；以及
第二反馈连接，所述第二反馈连接将所述第二输出端连接到所述第一输入端并包含第二电阻元件；
其中，所述第一和第二电阻元件被配置得当施加读电压脉冲到所述字线时，所述第一和第二反馈连接具有各自的比所述施加的读电压脉冲更长的电阻-电容所引致的延迟。
2.根据权利要求1所述的存储器单元，其中，所述存储器单元包含互补金属-氧化物-半导体电路。
3.根据权利要求1所述的存储器单元，其中，所述第一和第二数字反相器中的至少一个包含n型场效应晶体管和p型场效应晶体管。
4.根据权利要求1所述的存储器单元，其中，所述存储器单元进一步包括：
第一位线；
第一存取晶体管，所述第一存取晶体管将所述第一位线连接到所述第一输出端；
第二位线；以及
第二存取晶体管，所述第二存取晶体管将所述第二位线连接到所述第二输出端。
5.根据权利要求4所述的存储器单元，其中，所述第一和第二存取晶体管的运行由所述字线来打开或关闭。
6.根据权利要求4所述的存储器单元，其中，所述第一和第二存取晶体管中的至少一个包含n型场效应晶体管。
7.根据权利要求4所述的存储器单元，其中，所述第一和第二位线配置为使其在读所述存储器单元之前被充电到高逻辑态电压。
8.根据权利要求4所述的存储器单元，其中，所述第一和第二位线中的至少一个包含钨、铝或铜、或其组合。
9.根据权利要求1所述的存储器单元，其中，所述存储器单元配置为使得写入所述存储器单元包括施加写电压脉冲到所述字线，以及所述写电压脉冲比所述第一和第二反馈连接的电阻-电容引致的延迟更长。
10.根据权利要求1所述的存储器单元，其中，所述第一和第二电阻元件中的至少一个包括金属氮化物、金属氧氮化物或金属氧化物。
11.根据权利要求1所述的存储器单元，其中，所述第一和第二电阻元件中的至少一个包括金属硅化物。
12.根据权利要求1所述的存储器单元，其中，所述第一和第二电阻元件中的至少一个包括掺杂硅。
13.根据权利要求1所述的存储器单元，其中，所述字线包括多晶硅。
14.一种包括多个存储器单元的集成电路，所述多个存储器单元中的至少一个包括：
字线；
第一数字反相器，所述第一数字反相器包括第一输入端和第一输出端，至少所述第一输入端具有电容；
第二数字反相器，所述第二数字反相器包括第二输入端和第二输出端，至少所述第二输入端具有电容；
第一反馈连接，所述第一反馈连接将所述第一输出端连接到所述第二输入端，并包含第一电阻元件；以及
第二反馈连接，所述第二反馈连接将所述第二输出端连接到所述第一输入端并包含第二电阻元件；
其中，所述第一和第二电阻元件被配置得当施加读电压脉冲到所述字线时，所述第一和第二反馈连接具有各自的比所述施加的读电压脉冲更长的电阻-电容引致的延迟。
15.根据权利要求14所述的集成电路，其中，所述集成电路包括静态随机存取存储器电路。
16.根据权利要求14所述的集成电路，其中，所述多个存储器单元中的至少一个的配置使得写入所述多个存储器单元中的至少一个存储器单元包括施加写电压脉冲到所述字线，以及所述写电压脉冲比所述第一和第二反馈连接的电阻-电容引致的延迟更长。
17.根据权利要求14所述的集成电路，其中，所述多个存储器单元中的至少一个存储器单元进一步包括：
第一位线；
第一存取晶体管，所述第一存取晶体管将所述第一位线连接到所述第一输出端；
第二位线；以及
第二存取晶体管，所述第二存取晶体管将所述第二位线连接到所述第二输出端。
18.一种形成存储器单元的方法，所述方法包括步骤：
形成字线；
形成第一数字反相器，所述第一数字反相器包括第一输入端和第一输出端，至少所述第一输入端具有电容；
形成第二数字反相器，所述第二数字反相器包括第二输入端和第二输出端，至少所述第二输入端具有电容；
形成第一反馈连接，所述第一反馈连接将所述第一输出端连接到所述第二输入端并包含第一电阻元件；以及
形成第二反馈连接，所述第二反馈连接将所述第二输出端连接到所述第一输入端并包含第二电阻元件；
其中，所述存储器单元的配置使得读所述存储器单元包括施加读电压脉冲到所述字线，以及所述第一和第二电阻元件的配置使得所述第一和第二反馈连接具有各自的比所述施加的读电压脉冲更长的电阻-电容引致的延迟。
19.根据权利要求18所述的方法，进一步包括步骤：
形成第一位线；
形成第一存取晶体管，所述第一存取晶体管将所述第一位线连接到所述第一输出端；
形成第二位线；以及
形成第二存取晶体管，所述第二存取晶体管将所述第二位线连接到所述第二输出端。
20.一种读存储器单元的方法，所述方法包括步骤：
提供所述存储器单元；
所述存储器单元包括：
字线；
第一数字反相器，所述第一数字反相器包括第一输入端和第一输出端，至少所述第一输入端具有电容；
第二数字反相器，所述第二数字反相器包括第二输入端和第二输出端，至少所述第二输入端具有电容；
第一反馈连接，所述第一反馈连接将所述第一输出端连接到所述第二输入端，并包含第一电阻元件；以及
第二反馈连接，所述第二反馈连接将所述第二输出端连接到所述第一输入端，并包含第二电阻元件；
其中，所述第一和第二电阻元件的配置使得当施加读电压脉冲到所述字线所述第一和第二反馈连接具有各自的比所述施加的读电压脉冲更长的电阻-电容引致的延迟；
施加读电压脉冲到所述字线。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7397691B2 (en) * 2006-04-24 2008-07-08 International Business Machines Corporation Static random access memory cell with improved stability
US7719887B2 (en) * 2007-08-27 2010-05-18 International Business Machines Corporation CMOS storage devices configurable in high performance mode or radiation tolerant mode
US7978507B2 (en) * 2008-06-27 2011-07-12 Sandisk 3D, Llc Pulse reset for non-volatile storage
US8400822B2 (en) * 2010-03-22 2013-03-19 Qualcomm Incorporated Multi-port non-volatile memory that includes a resistive memory element
CN101840728B (zh) * 2010-05-28 2015-06-10 上海华虹宏力半导体制造有限公司 一种双端sram单元
US9777897B2 (en) * 2012-02-07 2017-10-03 Cree, Inc. Multiple panel troffer-style fixture
CN105393362A (zh) * 2013-03-13 2016-03-09 D3半导体有限公司 用于垂直场效应器件的温度补偿的器件架构和方法
US10734065B2 (en) * 2017-08-23 2020-08-04 Arm Limited Providing a discharge boundary using bitline discharge control circuitry for an integrated circuit
TWI717269B (zh) * 2020-04-22 2021-01-21 旺宏電子股份有限公司 記憶單元操作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104290A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体記憶装置
US5204990A (en) * 1988-09-07 1993-04-20 Texas Instruments Incorporated Memory cell with capacitance for single event upset protection
US5126279A (en) * 1988-12-19 1992-06-30 Micron Technology, Inc. Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique
US5166902A (en) * 1991-03-18 1992-11-24 United Technologies Corporation SRAM memory cell
US5206533A (en) * 1991-06-24 1993-04-27 Texas Instruments Incorporated Transistor device with resistive coupling
US6271568B1 (en) * 1997-12-29 2001-08-07 Utmc Microelectronic Systems Inc. Voltage controlled resistance modulation for single event upset immunity
JP2003060087A (ja) * 2001-08-10 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
JP2004079099A (ja) * 2002-08-20 2004-03-11 Fujitsu Ltd 半導体メモリ
US6992916B2 (en) * 2003-06-13 2006-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell design with high resistor CMOS gate structure for soft error rate improvement
US7397691B2 (en) * 2006-04-24 2008-07-08 International Business Machines Corporation Static random access memory cell with improved stability

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