CN105393362A - 用于垂直场效应器件的温度补偿的器件架构和方法 - Google Patents
用于垂直场效应器件的温度补偿的器件架构和方法 Download PDFInfo
- Publication number
- CN105393362A CN105393362A CN201480027352.4A CN201480027352A CN105393362A CN 105393362 A CN105393362 A CN 105393362A CN 201480027352 A CN201480027352 A CN 201480027352A CN 105393362 A CN105393362 A CN 105393362A
- Authority
- CN
- China
- Prior art keywords
- resistance
- temperature coefficient
- semiconductor device
- negative temperature
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 title claims description 31
- 239000000463 material Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 230000008859 change Effects 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 239000002131 composite material Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 claims 8
- 239000007943 implant Substances 0.000 claims 4
- 238000012935 Averaging Methods 0.000 claims 1
- 238000005224 laser annealing Methods 0.000 claims 1
- 239000010409 thin film Substances 0.000 abstract 3
- DYRBFMPPJATHRF-UHFFFAOYSA-N chromium silicon Chemical compound [Si].[Cr] DYRBFMPPJATHRF-UHFFFAOYSA-N 0.000 abstract 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 abstract 1
- 239000010408 film Substances 0.000 description 61
- 210000000746 body region Anatomy 0.000 description 10
- 238000011065 in-situ storage Methods 0.000 description 10
- 238000000151 deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 239000012528 membrane Substances 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008602 contraction Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000010606 normalization Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000009766 low-temperature sintering Methods 0.000 description 1
- 239000011104 metalized film Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000003032 molecular docking Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
公开了一种提供接通电阻根据结温度变化减小的场效应器件。具有源结、栅结和漏结的场效应器件包括邻近于漏结的电阻薄膜，其中，该电阻薄膜包括具有电阻负温度系数的材料。该材料选自由掺杂的多晶硅、非晶硅、硅铬和硅镍所组成的组的一个或多个材料，其中，诸如厚度和掺杂水平之类的材料性质被选择，以产生用于场效应器件的期望电阻和温度分布。与用于没有电阻薄膜的类似场效应器件的温度变化相比，减小了用于所公开的场效应器件的接通电阻的温度变化。
Description
技术领域
本发明一般地涉及用于减小垂直MOSFET器件的电阻的温度变化的方法和技术。
背景技术
多年来，高性能功率电子装置的制造商和开发者已经设法改善功率处理密度并管理分立电子部件的器件热耗散。
垂直MOSFET具有随着温度单调地且超线性地增加的接通电阻(“RdsOn”)。随着接通电阻增加，针对给定漏电流(Id)耗散的功率也根据以下功率等式而增加：功率= 。功率耗散进而促使MOSFET结温度增加，这进一步增加了接通电阻。如果热耗散是充分的，则RdsOn将增加直至在MOSFET中达到热平衡为止。如果热耗散系统不充分，则MOSFET将经历热失控。
现代垂直MOSFET器件中的RdsOn的减小已经导致电源效率方面的显著改善。然而，RdsOn仍随着温度而增加。结合了这些器件的系统、尤其是在各种占空比和/或各种环境温度下操作的系统将大大地受益于RdsOn随温度表现出减小的变化。
发明内容
本公开是减小电阻的温度变化的场效应器件架构。特别地，本公开提供了用于减小由于增加的温度而引起的RdsOn的变化的方法和装置。
根据优选实施例，具有负温度系数(“NTC”)的电阻器被与垂直MOSFET串联连接，以获得更加稳定的电阻随温度变化。并且，显著地减小了器件电阻随温度的变化。
在优选实施例中，MOSFET垂直场效应器件被构造在具有n+掺杂基底的外延Si晶片上。
在另一实施例中，MOSFET垂直场效应器件被构造在具有n-掺杂基底的非外延Si晶片上。
该装置可应用于在耗尽型或增强型下操作的n沟道和p沟道器件两者中。
附图说明
图1A图示出现有技术场效应器件。
图1B图示出用于现有技术场效应器件的接通电阻的电阻路径。
图2A图示出具有集成负温度系数电阻器的场效应器件的优选实施例。
图2B图示出用于具有集成负温度系数电阻器的场效应器件的优选实施例的接通电阻的电阻路径。
图3是用于现有技术垂直场效应器件的与结温度有关的归一化接通电阻、用于具有结合NTC电阻器的垂直场效应器件的优选实施例的与结温度有关的归一化接通电阻、以及独立负温度系数电阻器的温度相关性曲线的示例性图表。
图4A是用于构造具有接通电阻随温度变化减小的垂直场效应器件的方法的优选实施例的流程图。
图4B是用于构造具有接通电阻随温度变化减小的垂直场效应器件的方法的备选实施例的流程图。
图4C是用于构造具有接通电阻随温度变化减小的垂直场效应器件的方法的备选实施例的流程图。
图4D是用于构造具有接通电阻随温度变化减小的垂直场效应器件的方法的备选实施例的流程图。
图4E是用于构造具有接通电阻随温度变化减小的垂直场效应器件的方法的备选实施例的流程图。
图4F是用于构造具有接通电阻随温度变化减小的垂直场效应器件的方法的备选实施例的流程图。
图5是用以构造负温度系数电阻器的方法的优选实施例的流程图。
具体实施方式
垂直半导体器件是半导体构造(例如MOSFET、IBT和二极管)，其中，电流流动的主要方向是垂直的，即自上而下或自下而上或两者。功率分立半导体器件常常是用此类垂直架构构建的。
“接通电阻”(RdsOn)是当半导体器件在通过向其电极施加电压和/或电流而在“接通状态”下被偏置时的该半导体器件的电阻。例如，MOSFET具有栅电极、源电极和漏电极，其中，在漏电极与源电极之间被施加漏源电压(Vds)，并且在栅电极与源电极之间施加栅源电压(Vgs)。“接通状态”意指从源极到漏极的电流(Id)被栅源电压启用。对于功率MOSFET而言，例如，RdsOn被定义为：
等式1
当漏源电压(Vds)通常设在0.1V与5V之间的值，并且栅源电压(Vgs)通常设为10V时。
包括非电荷补偿垂直场效应器件和电荷补偿垂直场效应器件(例如，超结MOSFET)的功率MOSFET(如同一些其它垂直半导体器件)是正温度系数器件。一般地，正温度系数器件具有随增加的温度而增加的器件电阻。
相反地，NTC器件具有随增加的温度而减小的电阻。NTC器件的一个示例是NTC电阻器。
图1A示出了如在现有技术中已知的垂直MOSFET器件100的截面图。具有顶面121和底面122的垂直场效应器件100包括源电极102、漏电极103和栅电极101。栅电极控制源电极102与漏电极103之间的电流流动。垂直场效应器件100还包括具有邻近于底面以形成漏电极103的金属层107的“n+”漏区106。N+漏区106与“n-”漂移区105接触。N-漂移区105进一步与“p-”型主体区140接触。
N+源区109邻近于“p”型主体区。p型主体区包括p-主体140、“p+”主体141和p+主体接触区142。p+主体接触区142接触源金属层108，该源金属层108将n+源区109电短路到p+主体接触区142，以避免在n+源区、p型主体区与漏电极103之间形成的寄生双极结型晶体管的意外激励。源金属层108进一步与源电极102接触。n-漂移区105在p-型主体区140、141、142下面，并且邻近于n+漏区106。
栅区113接触邻近于n-漂移区105、p-主体区140、n+源区109和绝缘层111的绝缘氧化层112。栅区113被填充邻近于栅氧化层112的栅材料。栅区113与栅电极101电接触。栅氧化层112也邻近于n-漂移区105。在MOSFET器件中常用的栅材料是多晶硅(polysilicon)。
图1B示出了用于现有技术器件的接通电阻的路径。接通电阻是在器件的接通状态期间源与漏之间的总电阻，如等式1。在路径150示出了用于接通电阻的路径。针对垂直场效应器件100，接通电阻由以下串联电阻组合给出：
等式2
其中，RdsOn是接通电阻，Rn151是n+源区109的电阻，并且Rch152是在p型主体区140的p-部分中形成的沟道的电阻。Ra153是用施加的栅源电压调制的n-漂移区的表面电阻。JFET区130是p型主体(p-主体)区140的表面132之间的n-漂移区105的一部分。随着施加漏电压，耗尽区从表面132处的结开始向外扩张，其由于表面132之间的n-漂移区的收缩而引起并增加电阻154(Rj)。Rj154是JFET区的电阻。RD155是JFET区130至n+漏区106的顶部之间的电阻。RD是n-漂移区的电阻，并且是高电压MOSFET中的RdsOn的最主要因素。RS156是n+漏区的电阻。在其中击穿电压在约50V以下的低电压MOSFET中，RS也对接通电阻具有大的影响。附加接通电阻可以由各区之间的非理想接触以及用于将器件连接到封装的电极引线所引起。
RdsOn随温度而增加，因为空穴和电子的迁移性随温度上升而降低。可以用以下等式来估计n-沟道功率MOSFET的RdsOn：
等式3
其中，T是以开尔文为单位的器件温度，是温度系数，并且RdsOn(T)是器件温度T下的接通电阻。温度系数对于MOSFET器件而言是正的且一般地在2.0至2.5的范围内。
图2A示出了具有RdsOn温度补偿的垂直场效应器件200的优选实施例的截面图。提供了顶面221和底面222，包括源电极202、漏电极203和栅电极201。栅电极201控制源电极202与漏电极203之间的电流流动。器件200还包括n+漏区206。邻近于n+漏区206的是电阻层220。电阻层220表现出负温度系数。邻近于电阻层220的是金属层207。金属层207被附接到漏电极203。N+漏区206与n-漂移区205接触。N-漂移区205与p型主体区240、241、242接触。
N+源区209邻近于p型主体区。p型主体区包括p-主体240、p+主体241和p+主体接触区242。P+主体接触区242接触源金属层208，该源金属层208将n+源区209电短路到p型主体区240、241、242。源电极202被附接到源金属层208。
栅区213邻近于栅氧化层212，该栅氧化层212邻近于n-漂移区205、p-主体区240、n+源区209和绝缘层211。栅区213与栅电极201电接触。栅氧化层212也邻近于n-漂移区205。
图2B示出了用于优选实施例器件的接通电阻的路径250。对于器件200而言，由以下等式给出接通电阻：
等式4
其中，RdsOn是接通电阻，Rn251是n+源区209的电阻，Rch252是在p-主体区240中形成的沟道的电阻。JFET区230是p型主体(p-主体)区240的表面232之间的n-漂移区205的一部分。随着施加漏电压，耗尽区从表面232处的结向外扩张，这由于表面232之间的n-漂移区的收缩而产生并增加电阻(Rj)。Rj254是JFET区的电阻。RD255是JFET区230至n+漏区206的顶部之间的n-漂移区电阻。Ra253是用施加的栅源电压调制的n-漂移区的表面电阻。RS256是n+漏区的电阻。RNTC257是具有负温度系数的电阻层220的电阻，该负温度系数特征在于：随着温度增加，RNTC257的电阻减小。
在垂直MOSFET器件的优选实施例中，通过添加与MOSFET串联的NTC电阻器来实现RdsON电阻随温度变化减小。
在优选实施例中，NTC电阻器由电阻层220提供，并且由被现场掺杂的多晶硅(或通过例如溅射而沉积的非晶硅)制成的薄膜构成。在另一实施例中，电阻层220是由多晶硅(或非晶硅)构成的薄膜，该薄膜通过注入被掺杂且随后被退火，其中，多晶硅或非晶硅层的厚度在约1000埃至约4000埃的范围内。
多晶硅或非晶硅薄膜的掺杂水平优选地在约1e17原子/cm3至约1e21原子/cm3的范围内。这些值可以改变多达5%。多晶硅或非晶硅薄膜中的掺杂剂来自由砷、磷、硼或这些元素的任何组合所构成的元素的组，要求其在基础温度(诸如25)和期望的电阻负温度系数值下实现用于电阻层的期望电阻值。
在另一实施例中，电阻层220是由硅铬制成的金属化电阻薄膜。硅铬膜的硅百分比优选地在约40%至约80%的范围内。这些值可以改变多达5%。硅铬膜的厚度在约25埃至约2000埃的范围内，如在基础温度(诸如25)和期望的电阻负温度系数值下实现用于电阻层的期望薄层电阻值所要求的那样。这些值可以改变多达10%。
在另一实施例中，电阻层220是由硅镍制成的金属化电阻薄膜。硅镍膜的硅百分比优选地在约40%至约80%的范围内。硅镍膜的厚度在约25埃至约2000埃的范围内，如在基础温度(诸如25)和期望的电阻负温度系数值下实现用于电阻层的期望薄层电阻值所要求的那样。这些值可以改变10%。
图3是示出了垂直场效应器件中的包括电阻层220的效果的说明性示例的图表。图表300是与器件的结温度有关的以欧姆为单位的电阻的图。图表300包括三个曲线。所述曲线是针对在从约-25至约150的范围内的结温度而绘制的。曲线310是MOSFET器件的接通电阻的绘图，其表现出从-25下约0.8欧姆至150下约2.25欧姆的范围的针对＝2.0的等式3的温度相关性。电阻值可以改变多达5%。曲线320是负温度系数电阻层的电阻的图。电阻层表现出从-25下约1.6欧姆至125及以上温度下约1.0欧姆的渐近值的范围的温度相关性。曲线330是复合器件的复合接通电阻的绘图，该复合器件具有与MOSFET器件串联接触的电阻层。复合接通电阻表现出从-25下约2.4欧姆至150下约3.2欧姆的范围的温度相关性，具有跨-25至150温度范围的0.8欧姆的总变化。在该示例中，具有NTC电阻器220的MOSFETRdsOn的复合电阻与没有NTC电阻器的MOSFET相比，显示出更平坦且稳定的电阻分布。该示例中的复合电阻在25至150之间改变约32%，而非复合MOSFETRdsOn改变几乎95%。因此，与用于没有电阻层的MOSFET器件的接通电阻的温度变化相比，复合器件的接通电阻RdsOn随温度的变化减小了约50%。
参考图4A，描述了构造基底和场效应器件的优选实施例的优选方法400。在步骤402处，选择在n+基底的顶部上具有n-外延层的晶片作为半导体基底。在此类晶片中，在外延层生长期间将n-外延层掺杂至正确的n-水平。在步骤404处，在n-外延层上构造垂直场效应器件。在该优选实施例中，MOSFET是垂直场效应器件。
在步骤406处，在第二侧面上实施背磨，以减小晶片厚度。
在步骤407处，在n+基底上生长或沉积NTC电阻薄膜。例如，NTC电阻薄膜可以由在第二侧面上沉积或生长的多晶硅制成，或者由通过溅射或其它方法沉积的非晶硅制成。NTC电阻薄膜可被现场掺杂。
在步骤408处，取决于NTC电阻薄膜是否被现场掺杂以及此类掺杂是否足以实现期望的负温度系数特性。NTC电阻薄膜可通过注入被进一步掺杂，以给予其期望的电阻负温度系数。在步骤409处，对NTC电阻薄膜进行退火(例如通过激光或RF退火)。
在步骤410处，向NTC电阻薄膜施加金属层，以产生漏连接。
参考图4B，描述了构造基底和场效应器件的优选实施例的备选方法411。在步骤412处，选择在n+基底的顶部上具有n-外延层的晶片作为半导体基底。在步骤413处，然后在n-外延层上构造垂直场效应器件。在该优选实施例中，MOSFET是垂直场器件。在步骤414处，在第二侧面上实施背磨。在步骤415处，在n+基底上生长或沉积NTC电阻薄膜。NTC电阻薄膜是由硅镍或硅铬制成的金属化电阻薄膜，所述薄膜被现场掺杂以实现期望的负温度系数。在步骤416处，可以对金属化NTC电阻薄膜提供低温烧结，以对金属化薄膜进行退火。在步骤418处，向NTC电阻薄膜施加金属层，以产生漏连接。
参考图4C，将描述构造垂直场效应器件的备选方法425。在步骤427处，为基底选择n-非外延晶片。
在步骤429处，在第一侧面上构造垂直场效应器件。在步骤431处，在第二侧面上实施背磨。在步骤432处，在第二侧面上注入n+漏区。在步骤433处，对n+漏区进行退火。在步骤435处，在第二侧面上生长或沉积NTC电阻薄膜，其中，可对电阻膜进行现场掺杂。在步骤436处，取决于NTC电阻薄膜是否被现场掺杂以及此类掺杂是否足以实现期望的负温度系数特性。NTC电阻膜可通过注入被进一步掺杂。在步骤438处，对NTC电阻薄膜进行退火。在步骤439处，对第二侧面进行金属化，以产生漏连接。
参考图4D，描述了构造垂直场效应器件的备选方法440。在步骤441处，为基底选择n-非外延晶片。
在步骤443处，在第一侧面上构造垂直场效应器件。在步骤444处，在第二侧面上实施背磨。
在步骤445处，在第二侧面上注入n+漏区。在步骤446处，对n+漏区进行退火。在步骤447处，在第二侧面上生长或沉积NTC电阻薄膜。在步骤448处，通过注入对NTC电阻薄膜进行掺杂，以实现期望的负温度系数特性。在步骤449处，对NTC电阻薄膜进行退火。在步骤450处，对第二侧面进行金属化，以产生漏连接。
参考图4E，将描述构造垂直场效应器件的备选方法451。在步骤452处，为基底选择n-非外延晶片。
在步骤456处，在第一侧面上构造垂直场效应器件。在步骤457处，在第二侧面上实施背磨。在步骤458处，在第二侧面上注入n+漏区。在步骤460处，在第二侧面上生长或沉积NTC电阻薄膜，其中，可对薄膜进行现场掺杂。在步骤461处，取决于电阻薄膜是否被现场掺杂以及此类掺杂是否足以实现期望的负温度系数特性，NTC电阻薄膜可通过注入被进一步掺杂。在步骤462处，对n+漏区和NTC电阻薄膜一起进行退火。在步骤464处，对第二侧面进行金属化，以产生漏连接。
参考图4F，将描述构造垂直场效应器件的备选方法475。在步骤477处，为基底选择n-非外延晶片。在步骤481处，在第一侧面上构造垂直场效应器件。在步骤482处，实施背磨。
在步骤483处，在n-基底上生长或沉积多晶硅或非晶硅NTC电阻膜。在步骤485处，通过NTC膜对n+漏区进行注入。通过NTC膜对n+漏区进行注入的一个优点是NTC膜的有效厚度将由n+漏注入的深度设定。这将由于n+离子注入的精确深度控制而导致跨晶片有效NTC膜的非常均匀的厚度。在步骤486处，取决于电阻薄膜是否被现场掺杂以及此类掺杂是否足以实现期望的负温度系数特性，NTC电阻膜可通过注入被进一步掺杂。在步骤487处，对NTC漏区和NTC膜一起进行退火。在步骤489处，对第二侧面进行金属化，以产生漏连接。
参考图5，描述了选择和形成电阻薄膜的方法520。在步骤522处，针对接通电阻随温度具有期望变化的复合器件指定复合接通电阻。在步骤524处，针对一组器件在一定结温度范围内测量一组接通电阻值，并且对该组接通电阻值求平均值，以确定器件接通电阻。在步骤526处，通过从指定的复合接通电阻中减去器件接通电阻来确定电阻薄膜的温度相关性曲线。
在步骤528处，基于温度相关性曲线且基于包括温度膨胀系数在内的与半导体基底的物理相容性而针对电阻薄膜来选择并进一步指定材料。所述材料可包括具有指定掺杂水平的掺杂剂。在步骤530处，针对所述材料来确定用于电阻薄膜的薄层电阻。
在步骤532处，确定一组期望的加工特性以便产生电阻薄膜。该组期望的加工特性包括：期望的组成、掺杂类型和水平、以及通过将25℃下的电阻率除以薄层电阻来确定的电阻薄膜的厚度。在步骤533处，在晶片的第一侧面上构造垂直场器件。
在步骤534处，在晶片的侧面上根据材料性质、加工特性及期望的组成、掺杂类型和水平以及厚度来生长或沉积并处理电阻薄膜。
在步骤536处，现场或通过注入对薄膜进行掺杂。在步骤538处，如果需要的话，则对薄膜进行退火。
在本方法的优选实施例中，从包括以下材料的组中选择电阻薄膜的材料：多晶硅、非晶硅、硅铬、硅镍或这些材料的组合。在另一实施例中，可选择不同的材料，条件是可以导出实现电阻的负温度系数的材料和加工特性。
在第一实施例中，选择多晶硅或非晶硅作为用于电阻薄膜的材料，并对多晶硅进行现场掺杂。在第二优选实施例中，选择多晶硅或非晶硅作为用于电阻薄膜的材料，并通过注入对多晶硅或非晶硅进行掺杂并随后进行退火。在第一实施例和第二实施例中，选择多晶硅或非晶硅薄膜的掺杂水平在1e17原子/cm3至1e21原子/cm3的范围内，并且多晶硅或非晶硅薄膜中的掺杂剂选自由砷、磷、硼或这些元素的任何组合所构成的元素的组，要求其在基础温度(诸如25℃)和期望的温度相关性曲线下实现用于电阻层的期望电阻值。
在第三实施例中，选择硅铬作为电阻薄膜的材料。选择硅铬膜的硅百分比在40%至80%的范围内，并且生长具有厚度约25A至约2000A范围内的薄膜，如在基础温度(诸如25)以及期望的温度相关性曲线下实现用于电阻层的期望薄层电阻值所要求的那样。
在第四实施例中，选择硅镍作为电阻薄膜的材料。选择硅镍膜的硅百分比在40%至80%的范围内，并且生长具有厚度约25A至约2000A范围内的薄膜，如在基础温度(诸如25)以及期望的温度相关性曲线下实现用于电阻层的电阻率值所要求的那样。
在本公开中提出的实施例意图提供本发明的可实现的示例，但并不意图限制本发明。例如，可以使用除Si以外的其它材料作为基础半导体材料。可以根据需要而采用用于n+区、n-柱、p-柱和p-型主体的各种范围的掺杂水平。
Claims (37)
1.一种半导体器件，包括：
基底；
垂直场效应器件，具有漏区，构造于所述基底上；以及
负温度系数电阻器，其邻近于所述漏区。
2.如权利要求1所述的半导体器件，其中，所述负温度系数电阻器是多晶硅。
3.如权利要求2所述的半导体器件，其中，在每立方厘米约1×1017和约1×1021原子之间对多晶硅进行掺杂。
4.如权利要求2所述的半导体器件，其中，用砷、磷和硼的组中的一个对所述多晶硅进行掺杂。
5.如权利要求1所述的半导体器件，其中，所述负温度系数电阻器是非晶硅。
6.如权利要求5所述的半导体器件，其中，在每立方厘米约1×1017和约1×1021原子之间对非晶硅进行掺杂。
7.如权利要求5所述的半导体器件，其中，用砷、磷和硼的组中的一个对所述非晶硅进行掺杂。
8.如权利要求1所述的半导体器件，其中，所述负温度系数电阻器是硅铬。
9.如权利要求8所述的半导体器件，其中，所述硅铬具有约40%至约80%的硅。
10.如权利要求1所述的半导体器件，其中，所述负温度系数电阻器是硅镍。
11.如权利要求10所述的半导体器件，其中，所述硅镍具有约40%至约80%的硅。
12.如权利要求1所述的半导体器件，其中，所述负温度系数电阻器具有约25埃至约2000埃的厚度。
13.如权利要求1所述的半导体器件，其中，所述垂直场效应器件是MOSFET。
14.如权利要求1所述的半导体器件，其中，所述垂直场效应器件是电荷补偿MOSFET。
15.一种具有n+源区、p-沟道、JFET区、n-漂移区和负温度系数电阻层的MOSFET，包括：
由以下等式所定义的接通电阻：
其中，RdsOn=接通电阻；
Rn=n+源区的电阻；
Rch=p-沟道的电阻；
Ra=n-漂移区的表面电阻；
Rj=JFET区的电阻；
Rd=n-漂移区的电阻；
Rs=n+漏区的电阻；以及
RNTC=负温度系数电阻层的电阻。
16.如权利要求15所述的MOSFET，其中，RNTC在约-25与约125之间的从约1.6欧姆至约1.0欧姆的范围。
17.如权利要求15所述的MOSFET，其中，RdsOn在约-25与约125之间的从约2.4欧姆至约3.2欧姆的范围。
18.如权利要求15所述的MOSFET，其中，RdsOn跨约125℃的温度变化表现出约0.8欧姆的总变化。
19.一种垂直场效应器件，包括：
正温度系数器件；以及
负温度系数电阻器，与所述正温度系数器件串联连接并与之物理接触。
20.如权利要求19所述的垂直场效应器件，其中，所述正温度系数器件是MOSFET。
21.如权利要求19所述的垂直场效应器件，其中，所述负温度系数电阻器是多晶硅。
22.如权利要求19所述的垂直场效应器件，其中，所述负温度系数电阻器是非晶硅。
23.如权利要求19所述的垂直场效应器件，其中，所述负温度系数电阻器是硅铬。
24.如权利要求19所述的垂直场效应器件，其中，所述负温度系数电阻器是硅镍。
25.一种在晶片上制造半导体器件的方法，所述晶片在n+基底上具有n-外延层，所述方法包括：
在所述n-外延层上构造垂直场效应器件；
在所述n+基底上施加负温度系数电阻层；
掺杂所述负温度系数电阻层；以及
向所述负温度系数电阻层施加金属层。
26.如权利要求25所述的方法，其中，构造的步骤还包括构造MOSFET。
27.一种在晶片上制造半导体器件的方法，所述晶片在n+基底上具有n-外延层，所述方法包括：
在所述n-外延层上构造垂直场效应器件；
在所述n+基底上施加负温度系数电阻层；
对所述负温度系数电阻层进行退火；以及
向所述负温度系数电阻层施加金属层。
28.如权利要求27所述的方法，其中，构造的步骤还包括构造MOSFET。
29.一种在n-非外延晶片上制造半导体器件的方法，包括：
在所述晶片的第一侧面上构造垂直场效应器件；
在所述晶片的第二侧面中注入n+区；
对所述n+区进行退火；
在所述n+区上施加负温度系数电阻膜；
对所述负温度系数电阻膜进行注入掺杂；
对所述负温度系数电阻膜进行退火；以及
对所述第二侧面进行金属化。
30.如权利要求29所述的方法，其中，退火的步骤还包括激光退火。
31.一种在n-非外延晶片上制造半导体器件的方法，包括：
在所述晶片的第一侧面上构造垂直场效应器件；
在所述晶片的第二侧面上注入n+区；
对所述n+区进行退火；
在所述n+区上施加负温度系数电阻膜；
对所述负温度系数电阻膜进行注入掺杂；
对所述负温度系数电阻膜进行退火；以及
对所述第二侧面进行金属化。
32.一种在n-非外延晶片上制造半导体器件的方法，包括：
在所述晶片的第一侧面上构造垂直场效应器件；
在所述晶片的第二侧面上注入n+漏区；
在所述第二侧面上施加负温度系数电阻膜；
对所述n+漏区和所述负温度系数电阻膜进行退火；以及
对所述第二侧面进行金属化。
33.如权利要求32所述的方法，在施加负温度系数电阻膜之后，对所述负温度系数电阻膜进行注入掺杂。
34.一种在n-非外延晶片上制造半导体器件的方法，包括：
在所述晶片的第一侧面上构造垂直场效应器件；
在所述晶片的第二侧面上施加多晶硅负温度系数电阻膜；
通过所述负温度系数电阻膜注入n+区；
同时地对所述n+区和所述负温度系数电阻膜进行退火；以及
对所述负温度系数电阻膜进行金属化。
35.如权利要求34所述的方法，还包括：
在注入n+区之后，对所述负温度系数电阻膜进行注入掺杂。
36.一种制造半导体器件的方法，包括：
指定用于所述半导体器件的复合接通电阻；
指定用于所述半导体器件的所需的接通电阻变化；
确定用于一组非复合半导体器件的平均器件接通电阻；
确定用于电阻薄膜的温度相关性曲线；
基于所述温度相关性曲线来选择材料；
确定用于所述材料的薄层电阻；
确定用于所述电阻薄膜的一组期望的性质；
在晶片的第一侧面上构造垂直场效应器件；
向所述晶片的第二侧面施加所述电阻薄膜；以及
对所述电阻薄膜进行掺杂。
37.如权利要求36所述的制造半导体器件的方法，还包括：
对所述电阻薄膜进行退火。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361778698P | 2013-03-13 | 2013-03-13 | |
| US61/778,698 | 2013-03-13 | ||
| PCT/US2014/026668 WO2014160453A2 (en) | 2013-03-13 | 2014-03-13 | Device architecture and method for temperature compensation of vertical field effect devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105393362A true CN105393362A (zh) | 2016-03-09 |
Family
ID=51523591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201480027352.4A Pending CN105393362A (zh) | 2013-03-13 | 2014-03-13 | 用于垂直场效应器件的温度补偿的器件架构和方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20140264343A1 (zh) |
| EP (1) | EP2973720A4 (zh) |
| JP (1) | JP2016516303A (zh) |
| KR (1) | KR20150131195A (zh) |
| CN (1) | CN105393362A (zh) |
| WO (1) | WO2014160453A2 (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014115314B4 (de) * | 2014-10-21 | 2018-10-11 | Infineon Technologies Austria Ag | Bipolartransistor mit isoliertem gate mit einem thermistor mit negativem temperaturkoeffizienten und herstellungsverfahren |
| DE102015112919B4 (de) * | 2015-08-06 | 2019-12-24 | Infineon Technologies Ag | Halbleiterbauelemente, eine Halbleiterdiode und ein Verfahren zum Bilden eines Halbleiterbauelements |
| KR20180097510A (ko) * | 2015-10-01 | 2018-08-31 | 디3 세미컨덕터 엘엘씨 | 수직 전력 반도체 디바이스 내의 소스-게이트 영역 구조물 |
| US9806186B2 (en) | 2015-10-02 | 2017-10-31 | D3 Semiconductor LLC | Termination region architecture for vertical power transistors |
| DE102016104256B3 (de) * | 2016-03-09 | 2017-07-06 | Infineon Technologies Ag | Transistorzellen und Kompensationsstruktur aufweisende Halbleitervorrichtung mit breitem Bandabstand |
| CN113035950B (zh) * | 2019-12-25 | 2022-08-05 | 株洲中车时代半导体有限公司 | Igbt芯片及其制备方法 |
| US11869762B2 (en) | 2020-10-13 | 2024-01-09 | Alpha Power Solutions Limited | Semiconductor device with temperature sensing component |
| US20230139205A1 (en) * | 2021-11-02 | 2023-05-04 | Analog Power Conversion LLC | Semiconductor device with improved temperature uniformity |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1443372A (zh) * | 2000-06-02 | 2003-09-17 | 通用半导体公司 | 功率mos场效应管及其制造方法 |
| US20080318400A1 (en) * | 2007-06-21 | 2008-12-25 | Denso Corporation | Method for manufacturing SIC semiconductor device |
| CN101764160A (zh) * | 2008-12-25 | 2010-06-30 | 罗姆股份有限公司 | 半导体装置 |
| CN102376404A (zh) * | 2010-08-24 | 2012-03-14 | 意法半导体有限公司 | 多层无过孔薄膜电阻器 |
| US20130049159A1 (en) * | 2011-08-31 | 2013-02-28 | Infineon Technologies Ag | Semiconductor device with an amorphous semi-insulating layer, temperature sensor, and method of manufacturing a semiconductor device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3477935A (en) * | 1966-06-07 | 1969-11-11 | Union Carbide Corp | Method of forming thin film resistors by cathodic sputtering |
| US4837606A (en) * | 1984-02-22 | 1989-06-06 | General Electric Company | Vertical MOSFET with reduced bipolar effects |
| JP3030337B2 (ja) * | 1991-09-26 | 2000-04-10 | アンリツ株式会社 | 極低温用温度計 |
| US5304918A (en) * | 1992-01-22 | 1994-04-19 | Samsung Semiconductor, Inc. | Reference circuit for high speed integrated circuits |
| JP3054937B2 (ja) * | 1996-03-25 | 2000-06-19 | セイコーインスツルメンツ株式会社 | 半導体装置とその製造方法 |
| DE10053957C2 (de) * | 2000-10-31 | 2002-10-31 | Infineon Technologies Ag | Temperaturkompensierter Halbleiterwiderstand und dessen Verwendung |
| US7956672B2 (en) * | 2004-03-30 | 2011-06-07 | Ricoh Company, Ltd. | Reference voltage generating circuit |
| EP1775774A4 (en) * | 2004-06-11 | 2008-10-22 | Matsushita Electric Ind Co Ltd | POWER ELEMENT |
| DE102005061263B4 (de) * | 2005-12-20 | 2007-10-11 | Infineon Technologies Austria Ag | Halbleiterwafersubstrat für Leistungshalbleiterbauelemente sowie Verfahren zur Herstellung desselben |
| JP5225546B2 (ja) * | 2005-12-27 | 2013-07-03 | 株式会社豊田中央研究所 | 半導体装置 |
| US7397691B2 (en) * | 2006-04-24 | 2008-07-08 | International Business Machines Corporation | Static random access memory cell with improved stability |
| JP2011199000A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| US20120126313A1 (en) * | 2010-11-23 | 2012-05-24 | Microchip Technology Incorporated | Ultra thin die to improve series resistance of a fet |
| EP2701201B1 (en) * | 2011-04-19 | 2020-04-08 | Nissan Motor Co., Ltd | Semiconductor device |
-
2014
- 2014-03-13 WO PCT/US2014/026668 patent/WO2014160453A2/en active Application Filing
- 2014-03-13 CN CN201480027352.4A patent/CN105393362A/zh active Pending
- 2014-03-13 JP JP2016502207A patent/JP2016516303A/ja active Pending
- 2014-03-13 EP EP14772971.9A patent/EP2973720A4/en not_active Withdrawn
- 2014-03-13 US US14/210,038 patent/US20140264343A1/en not_active Abandoned
- 2014-03-13 KR KR1020157028652A patent/KR20150131195A/ko not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1443372A (zh) * | 2000-06-02 | 2003-09-17 | 通用半导体公司 | 功率mos场效应管及其制造方法 |
| US20080318400A1 (en) * | 2007-06-21 | 2008-12-25 | Denso Corporation | Method for manufacturing SIC semiconductor device |
| CN101764160A (zh) * | 2008-12-25 | 2010-06-30 | 罗姆股份有限公司 | 半导体装置 |
| CN102376404A (zh) * | 2010-08-24 | 2012-03-14 | 意法半导体有限公司 | 多层无过孔薄膜电阻器 |
| US20130049159A1 (en) * | 2011-08-31 | 2013-02-28 | Infineon Technologies Ag | Semiconductor device with an amorphous semi-insulating layer, temperature sensor, and method of manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016516303A (ja) | 2016-06-02 |
| US20140264343A1 (en) | 2014-09-18 |
| KR20150131195A (ko) | 2015-11-24 |
| WO2014160453A3 (en) | 2014-11-27 |
| EP2973720A4 (en) | 2016-11-02 |
| EP2973720A2 (en) | 2016-01-20 |
| WO2014160453A2 (en) | 2014-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105393362A (zh) | 用于垂直场效应器件的温度补偿的器件架构和方法 | |
| US7504690B2 (en) | Power semiconductor devices | |
| CN108807548B (zh) | 带有改良fom的可扩展的sgt结构 | |
| JP4771694B2 (ja) | トレンチゲート電力デバイス及びそのエッジ終端技術 | |
| CN104518010B (zh) | 集成电路和制造集成电路的方法 | |
| US8981460B2 (en) | Power semiconductor field effect transistor structure with charge trapping material in the gate dielectric | |
| CN107026207B (zh) | 包括横向晶体管的半导体器件 | |
| US10749002B2 (en) | Short-circuit performance for silicon carbide semiconductor device | |
| US8653590B2 (en) | Vertical-conduction integrated electronic device and method for manufacturing thereof | |
| Zingg | On the specific on-resistance of high-voltage and power devices | |
| KR20080044127A (ko) | 고전압 반도체 소자 및 그 제조 방법 | |
| US11728422B2 (en) | Power MOSFET device having improved safe-operating area and on resistance, manufacturing process thereof and operating method thereof | |
| US11569381B2 (en) | Diamond MIS transistor | |
| CN113659009B (zh) | 体内异性掺杂的功率半导体器件及其制造方法 | |
| JP5410649B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP2008500744A (ja) | 基板よりも低拡散原子でドープされたスペーサ層を有する半導体デバイス | |
| US20080303082A1 (en) | Charge-balance power device comprising columnar structures and having reduced resistance | |
| US10566431B2 (en) | Semiconductor device, manufacture thereof, and a radiation measurement method | |
| EP1703566A1 (en) | MOS device having at least two channel regions | |
| CN107452806B (zh) | 一种具有复合介质层纵向双扩散金属氧化物半导体场效应管及其制作方法 | |
| JP7150609B2 (ja) | 短チャネルのトレンチパワーｍｏｓｆｅｔ | |
| CN114141859A (zh) | 一种通过多晶硅条提高可靠性的mos器件及其制造方法 | |
| KR101367491B1 (ko) | 단일 ｆｌｉ 구조를 갖는 반도체 소자의 제조 방법 및 그 제조 방법으로 제조된 반도체 소자 | |
| TW480720B (en) | Trench type power MOSFET device with reduced epitaxy layer resistance value and the manufacturing method of the same | |
| US20090050958A1 (en) | Semiconductor device having a spacer layer doped with slower diffusing atoms than substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned | ||
| AD01 | Patent right deemed abandoned |
Effective date of abandoning: 20191227 |