JP4771694B2 - トレンチゲート電力デバイス及びそのエッジ終端技術 - Google Patents

トレンチゲート電力デバイス及びそのエッジ終端技術 Download PDF

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Description

本発明は、半導体電力デバイス及びその製造に関し、特に低電圧縦型ＭＯＳＦＥＴ電力デバイスに関する。
今日、携帯電話やノート型コンピュータの如きデバイスを含む個人の携帯電子装置の分野が、爆発的な成長を遂げている。デバイス外寸の縮小及び高システム性能に関係する供給電圧の系統的な削減は、より進んだ電力デバイスの開発の主たる焦点である。システム全体の電圧スケーリングは、電力管理回路に使用される電力ＭＯＳＦＥＴが低ゲート駆動電圧で効果的にオンオフされ得ることを要求する。この要求を満たすため、該電力ＭＯＳＦＥＴスイッチは、低レベルの閾値電圧（１．０Ｖよりも小）を有するべきである。図１を参照されたい。より低い閾値電圧のため、先行技術においては低インプラント処理のＰウェル３０及び薄いゲート酸化層４０を使用する。この手法は、低ゲート電圧を達成するが、高いチャンネル漏れ電流及び高温性能の劣化を招く。該ウェルの低い全ネット電荷の故に、この手法は、また、該デバイスにパンチスルー絶縁破壊を起こし得る。更に、該チャンネルにおけるドーピングは、不均一である。
最近開示された他の先行技術（図２に示す）は、デバイスのチャンネル領域を形成するＰ型エピタキシャル層７０を使用する。該デバイスのドリフト領域２５は、熱アニーリングステップが後続する、トレンチ底５５の中に反対の型のドーパントの注入によって形成される。従って、該チャンネル領域のドーピング濃度はエピタキシャル層７０のドーピング濃度によって決定され、デバイスチャンネルに沿ったドーピング分布は均一である。これによって所与の閾値電圧に対して該ウェルに存在する全電荷量が大きくなる。よって、デバイス性能及びオフ状態絶縁破壊特性が向上することが期待される。この先行技術において、隣接するドリフト領域２５は明らかに結合することを許されない。該領域は、分割されていわゆる「バルクリサーフ」を形成して、デバイスドリフト領域２５のオン抵抗が劇的に減少され得る（参考文献１乃至３）。
周知の如く、低電圧電力デバイス（例えば、３０Ｖ以下）では、ドリフト領域２５の該オン抵抗の寄与は全オン抵抗の非常に小さい部分である。デバイスのオン抵抗の最も重要な成分は、デバイスのチャンネル領域の抵抗である。チャンネル抵抗を低減させるために、最も効果的な手法は、デバイスユニットセルピッチを減少させ、チャンネル密度を高くすることである。残念ながら、先行技術の如くドリフト領域２５の非結合状態が、デバイスが使用する最小セルピッチ及び最大チャンネル密度を制限する。結果として、低電圧用途に使用されるとき、先行技術のオン抵抗は高い。更に、図２から明らかな如く、先行技術が更なるデバイスの本体ダイオードのＰＮ接合領域を作り、高出力容量を招来する。また、本体ダイオードの寄生ＢＪＴは、かなり非均一なベース幅を有する。これは、本体ダイオード順方向導電特性及び逆リカバリ特性を劣化させる（参考文献４）。
本発明は、トレンチの底に亘るドーパントインプラントを介して低電力トレンチＭＯＳＦＥＴデバイス内でドリフト領域を結合する。結合されたドリフト領域は非常に小さいセルピッチの使用を可能にして、非常に高いチャンネル濃度を生じ且つその結果としてチャンネル抵抗のかなりの低下を生じる。該ドリフト領域の注入量及びアニーリング変数を適切に選択することによって、デバイスのチャンネル長は厳密に制御され得、チャンネルドーピングは非常に均一にされ得る。通常のデバイスと比較して、本発明は、閾値電圧を低下せしめ、チャンネル抵抗を低下せしめ、ドリフト領域オン抵抗をもまた低下せしめる。結合されたドリフト領域を実現するために、本発明は新しいエッジ終端形態を組み込み、Ｐエピタキシャル層及びＮ+基板によって形成されるＰＮ接合がダイのエッジで終端され得る。
図１の先行技術のデバイスと比較した時、図２のより高密度のＰ型エピタキキャル層はオン抵抗を低下せしめる。更に、図２の分割されたドリフト領域は空乏領域を具備し、デバイス間でのより高い逆電圧を維持する。しかしながら、ドリフト領域を分離ということは、本質的に、デバイス内でセルの密度を低減するのである。本発明は、より多くドープされたＰ型エピタキシャル層を使用することによって低いオン抵抗を提供し、ドリフト領域の結合を許容ことによってより高いセル密度を有する。ドリフト領域の結合にもかかわらず、高い逆バイアスを維持するまだ十分な空乏がある。本発明では、チャンネル内のＰドーピングがエピタキシャル層及び分離したドリフト領域を伴う先行技術のチャンネルでのドーピングよりもより一定である。本発明は、分離したリサーフ領域によって作られるデバイスよりもより大きいセル密度及びより小さい接合容量を提供する。
発明の詳細な説明
本発明は、上記した先行技術のデバイスの問題を解決する。図３に示すように、本発明のデバイスは、Ｎ+型基板１０、Ｎ型ドリフト領域２７、Ｐ型エピタキシャル層７２、トレンチ８０、ゲート酸化物４０、ポリシリコン５０、ＢＰＳＧ６０、Ｎ+型ソース領域及びＰ+型本体領域７５を有する。図示された極性は、当然、必要に応じて反対にしてもよい。先行技術と比較すると、本発明においては、注入されたドリフト領域２７が結合している。図２の先行技術は、バルクリサーフ効果によって領域を分離してオン抵抗を低下せしめ、逆電圧条件下でドリフト領域の空乏を増大して、逆電圧に耐える限界を上昇させる。図２に示されるP型エピタキシャル層７０とドリフト領域２５との間の長い傾斜した境界９０の代わりに、本発明では、図３に示される如くＰ型エピタキシャル層７２とドリフト領域２７との間のより短いより平坦な境界９０ａを有する。結果として、本発明は、該エピタキシャル層と該ドリフト領域との間の表面積をかなり減少し、基板から該エピタキシャル層を完全に分離する。該ドリフト領域の結合が、非常に小さいセルピッチの使用を可能にし、非常に高いチャンネル密度を生じる。よって、本発明は、該チャンネル抵抗のかなりの低下を達成する。更に、該デバイスのチャンネル長は、好ましくは、１以上のパラメータ（注入量及びインプラント材料のみならず注入されたドーパントをドライブインするアニーリングステップの温度及び時間等々）を選択することによって制御され得る。
例えば、ドリフト領域注入後の駆動時間を増大することによってより短いチャンネルが得られる。該より短いチャンネル長によってチャンネル抵抗をかなり低下させる。これは、図３、４、及び５に描かれており、駆動時間が、１０分（図３）から、２０分（図４）、３０分（図５）へ変化する。注目すべきは、ドリフト領域２７の厚さを増大させ、ドリフト領域間とその上に存在するエピタキシャル層との間の境界９０ａ、９０b、９０ｃの平坦さが順に増大していることである。更に、該ドリフト領域内部に広がるデバイス順電流は、より広く広がる領域の故に駆動時間が増大するにつれて、より効率的でになっている（図３乃至５を順に参照）。従って、該ドリフト領域のオン抵抗は、また、低くなる。相違点を明確にするため、図５ａは３つの異なる例を１つの図に示している。
図３、図４、図５内の該デバイスの順方向導電特性が、有限要素法を使用してシミュレーションされている。モデルデバイスのオン抵抗が、シミュレーション結果から求められた。図３、４及び５のデバイスの単位面積あたりのオン抵抗は、それぞれ、０．２２mΩ／cm2、０．１８mΩ／cm2及び０．１５mΩ／cm2であった。全デバイスのセルピッチは、２．０μmである。更に、図２に示される先行技術と比較すると、図３、４、５及び５ａに示される本発明で提案される新デバイスの本体ダイオードは、十分に小さいＰＮ接合領域を有する。また、該デバイスの本体ダイオードの寄生ＢＪＴのベース幅は、より均等になる。本発明のデバイスの該本体ダイオードは、改良された順方向導電特性及び逆リカバリ特性を提供する。
後の段落に記載される製造過程において、３０Ｖ-Ｎ-チャンネルトレンチゲート電力ＭＯＳＦＥＴが、本発明の概念を実現を説明する例として使用される。以下において、重要な製造ステップのみが説明される。
本発明を含むデバイスは、図６乃至１０に示される本発明の製造プロセスによって、製造される。このプロセスは、シリコンのＮ＋基板１０又は他の相応しい半導体材料を用いて開始される。先ず、Ｐ型エピタキシャル層７２が、周知の態様によって基板１０上に成長せしめられる。ゲート構造を維持するためのトレンチ１１０が、相応しいマスクで該エピタキシャル層７２を覆うことによって形成される。１つの実施例では、酸化シリコンのハードマスク１００を、該エピタキシャル層の上部で蒸着させるか又は熱的に成長させる。フォトレジスト層が、酸化膜１００の上に蒸着し、該酸化膜の露出部分にパターン化される。該酸化膜１００の露出部分は、トレンチ１１０が形成される該エピタキシャル層７２の部分を露出せしめる相応しいエッチングによって除去される。基板１０に対して、エッチングを施して、該基板及び該トレンチ１１０からエピタキシャル材料を除去する。
次に、比較的薄いゲート酸化物層１２０が、該トレンチの曝された側壁及び底の表面上に熱により成長せしめられる。その後、該基板に燐又は砒素の如きＮ型ドーパント１３０を注入する。エピタキシャル層７２上の残留酸化物マスク１００は、Ｎ型ドーパントが該層の上部表面に侵入することを妨げる。該トレンチの側面及び底面上のより薄い酸化物層１２０は注入されたＮ型イオン１３０が該トレンチの底面に近い領域のエピタキシャル層７２に侵入することを許容する。
図９に示すように、ハードマスク１００は該表面から取り除かれ、注入されたイオン１３０はアニール処理によってドライブインされる。該ドライブインステップは、該Ｎ型イオンを縦方向に拡散し、Ｎ＋基板に到達し、横方向ではエピタキシャル層７２のより低い部分を超えて広がり、エピタキシャル層７２の底に沿って連続したＮ型ドリフト領域を形成する。当業者は、Ｎ型領域２７の高さが、使用されるドーパントのタイプ、インプラントエネルギー、濃度、及び、アニーリング又はドライブイン時間等のいくつかの要素に依存することを理解するだろう。１つ又は複数の要素が調節されて、領域２７の所望の実濃度及び高さを達成する。
図１０を参照する。ドープされたポリシリコンで該トレンチを充填し、該ポリシリコン内に凹みをエッチングし、ＢＰＳＧの如きインターレベルｒ-誘電層充填層６０を蒸着し、自己イオン化埋没ポリシリコンゲートを形成するエッチングをすることを含む残りの処理ステップは標準的である。標準的手順によって、P＋本体７５及びＮ＋ソース３７を作り、次いで前側及び後側の金属被膜を形成する。
前記した詳細な過程は、シミュレーションされ、且つ、実証されている。図１に示される先行技術も、比較のためにシミュレーションされた。図１１は、本発明に開示されるデバイスの該トレンチ側壁に沿った、Ｎ+ソース領域２３７、Ｐ型エピタキシャル層２７２（チャンネル）、Ｎ型ドリフト領域２７７及びＮ+基板２１０を経るドーピングプロフィール２００を示している。図１２は、先行技術デバイスの同じ位置に沿った、Ｎ＋ソース領域２３７、Ｐウェル２３０（チャンネル）、エピタキシャル層２２０及びＮ＋基板２１０を経るドーピングプロフィール２０１を示している。該チャンネル長及び該チャンネルドーピング濃度は、適切に設計されて、両デバイスは非パンチスルー絶縁破壊特性を呈する。ドレイン-ソース絶縁破壊電圧は、図１１の新デバイスに対しては３５Ｖ、図１２の標準デバイスに対しては３４Ｖである。しかしながら、新デバイスの閾値電圧は約０．７Ｖであるが、標準デバイスの閾値電圧は２．０Ｖである。図１３は、新デバイス内部の、Ｎ＋ソース領域２３７、Ｐ＋本体領域２７５、Ｐ型エピタキシャル層２７２（チャンネル）及びＮ型ドリフト領域を経るドーピング等濃度線を示している。ゲート酸化層４０、ポリシリコン５０及びＢＰＳＧ６０が、明確さのためにに示されている。ドーピング濃度がチャンネル領域２７２内で略一定であることが明白である。
最後に、該新デバイスにおいてＰエピタキシャル層及びＮ＋基板を形成するＰＮ接合がシリコン表面で終端しないことを指摘することは重要である。結果として、図１の通常のデバイスに使用されるエッジ終端部は、本発明に開示される新デバイス又は図２の先行技術には適用できないのである。一般に、一般の低電圧ＭＯＳＦＥＴにおいて現在最も良く使用されるエッジ終端部は、図１４に示される。この図において、ソース金属３３７、ゲートランナー金属３５０、ＢＰＳＧ３６０、フィールド酸化物３４０、チャンネル停止金属３８０、Ｎ＋チャンネルストップ３３８、エピタキシャル層２０及び基板１０が示されている。この問題を扱うために、本発明は、図１５に示す新しいエッジ終端部を提供する。ダイのエッジはエッチングされ、フィールド酸化層はエッチングされたエッジに亘って成長せしめられる。ドープされたポリシリコン３７０の層が、該フィールド酸化層上に形成され、次いでＢＰＳＧ層３６０によって絶縁される。開口部が、層３６０に、ポリシリコンプレート層３７０に接触する金属ゲートランナ３５０のために、形成される。Ｎ＋ドリフト接触領域３３８が、ダイのより低い外側のエッジに形成されて、エッジドリフト領域２７に接触する。チャンネルストッパ金属層３８０は、フィールド酸化物３４０、ポリシリコン層２７０、及びＢＰＳＧ層３６０内の好適な開口部を通じて領域３３８に接触する。該新しいエッジ終端部は、アクティブデバイスと同じ処理フローを使用することによってなされる。該新しいエッジ終端部は、ポリシリコンフィールドプレート３７０及び金属ストリップ３５０と３８０との間の金属ギャップがトレンチ側壁に沿って位置するという事実により、シリコン領域のより効率的な利用をなす。更に、図１の標準デバイスにおけるＰウェルの濃度と比較してＰエピタキシャル層のより低いドーピング濃度のため、電界がＰエピタキシャル層内により広がる。結果として、所与の絶縁破壊電圧に対して、新しいエッジ終端部は通常よりもより小さい横方向大きさを与える。
上記した説明、図面及び記述から、低電圧高密度トレンチゲート電力ＭＯＳＦＥＴデバイスにおける本発明の利点が、明らかになっているはずである。
上記説明、動作及び実例となる材料は、多くの限定性を含むが、これらの限定性は、本発明の範囲を限定するものとして解釈されるべきでなく、説明及び本発明のいくつかのより好ましい実施例を供給するに過ぎないものとして解釈されるべきである。
よって、本発明の範囲は、上記した実施例ではなく特許請求の範囲及び法的均等物によって決定されるべきである。
（参考文献）
［１］米国特許第４７５４３１０号（Coe,１９８８）．
［２］米国特許第５２１６２７５号（Chen,１９９３）．
［３］米国特許第５４３８２１５号（Tihanyi,１９９５）．
［４］Jun Zeng, C. Frank Wheatley, Rick Stocks, Chris Kocon, and Stan Benczkowski, "Optimization of the body-diode of power MOSFETs for high efficient synchronous rectification," ISPSD 2000, pp.145-148.
低注入量及びゲート酸化薄膜を使用する典型的な先行技術のデバイスを示す。 該デバイスのチャンネル領域を形成するエピタキシャル層を使用する典型的な先行技術のデバイスを示す。 チャンネル抵抗の大きな低下を伴う本発明の第１の実施例を示す。 チャンネル抵抗の更に大きな低下を伴う本発明の第２の実施例を示す。 チャンネル抵抗の更により大きな低下を伴う本発明の第３の実施例を示す。 図３乃至５に示した３つの実施例の比較を示す。 本発明の製造における重要なステップの１つを示す。 本発明の製造における重要なステップの１つを示す。 本発明の製造における重要なステップの１つを示す。 本発明の製造における重要なステップの１つを示す。 本発明の製造いおける重要なステップの１つを示す。 トレンチ側壁に沿う本発明のドーピングプロフィールを示す。 先行技術のデバイスのトレンチ側壁に沿ったドーピングプロフィールを示す。 本発明のドーピング濃度の等濃度線を示す。 先行技術のデバイスにおいて最も良く使用されるエッジ終端部を示す。 本発明で使用されるエッジ終端部を示す。

Claims (5)

  1. 電力ＭＯＳＦＥＴの製造方法であって、
    第１極性のドーパントによるドーピングが高濃度になされた基板を準備するステップと、
    前記基板の一方の面に、第２極性のドーピングが実質的に均一になされたエピタキシャル層を成長せしめるステップと、
    前記エピタキシャル層に前記基板上方で終端する複数のトレンチを形成するステップと、
    前記トレンチの側壁及び底部上に薄いゲート酸化膜を形成するステップと、
    前記トレンチに第１極性のドーパントを注入するステップであり、当該第１極性のドーパントは前記トレンチの底部と前記側壁の低部位とを通過し、前記トレンチの底部と前記側壁の低部位に近い前記エピタキシャル層にドープされるステップと、
    前記基板をアニール処理し、前記トレンチの底部及び側壁の低部位に近いエピタキシャル層にドープされた第１極性の前記ドーパントを前記アニール処理によって拡散せしめて、連続且つ結合された第１極性のドリフト領域を形成するステップであり、前記アニール処理は、前記ドリフト領域と前記エピタキシャル層との連続したＰＮ接合が前記トレンチ間に形成され、前記ＰＮ接合の高さが前記トレンチ間の前記エピタキシャル層内において、前記トレンチ近くで最大高さを有し且つ前記トレンチ間で最小高さを有するようになされるステップと、
    を順に含み、さらに、
    前記トレンチを導電性材料で充填することによってゲート電極を形成するステップと、
    前記複数のトレンチ間にある前記エピタキシャル層の表面領域に、第１極性のドーパントによる高濃度のドーピングがなされたソース領域を形成するステップと、
    前記基板の他方の面にドレイン電極を形成するステップと、
    を含むことを特徴とする製造方法。
  2. 前記トレンチをエッチングする共にダイのエッジにおいて垂直面及び水平棚を有する段差をエッチングして形成するステップと、
    前記垂直面に近い上部表面にゲートランナ（３５０）を形成するステップと、
    前記ソース領域と同じ極性のドーパントを前記ダイの前記エッジの前記水平棚において大量にドープしたチャンネル停止領域（３３８）を形成するステップと、
    前記チャンネル停止領域に亘り且つ接触する金属接触層（３８０）を形成するステップと、
    を更に有することを特徴とする請求項１に記載の方法。
  3. 電力ＭＯＳＦＥＴであって、
    第１極性のドーパントによるドーピングが高濃度になされて一方の面にドレイン電極が形成された基板と、
    前記基板の他方の面に設けられた、第２極性のドーピングが実質的に均一になされたエピタキシャル層と、
    前記エピタキシャル層に設けられた、前記基板上方で終端する複数のトレンチと、
    前記トレンチの側壁及び底部上に形成されたゲート酸化膜と、
    前記トレンチ内に充填されてゲート電極を形成する導電性材料と、
    前記複数のトレンチ間にある前記エピタキシャル層の表面領域に設けられ、第１極性のドーパントによる高濃度のドーピングがなされたソース領域と、
    前記エピタキシャル層内に前記基板の他方の面から前記トレンチの底部より上の高さにまで伸張して形成され、前記トレンチのうちの隣接するトレンチ間で連続し且つ結合された、第１極性のドーパントを含むドリフト領域であり、前記ドリフト領域は前記エピタキシャル層内の前記トレンチ間に連続したＰＮ接合を形成していて、前記ＰＮ接合の高さは前記トレンチ近くで最大高さを有し且つ前記トレンチ間で最小高さを有しているドリフト領域と、
    第２極性のドーパントが実質的に均一にドーピングされたチャンネル領域であり、前記側壁に隣接する前記ドリフト領域の上部境界から前記ソース領域の下部境界にまで伸長するチャンネル領域と、
    を含むことを特徴とする電力ＭＯＳＦＥＴ。
  4. 前記トレンチ内におけるゲート材料を覆うＢＰＳＧ層（６０）と、
    エッジ終端部と、をさらに含み、
    前記エッジ終端部は、前記エピタキシャル層を覆ってフィールド酸化層（３４０）、ポリシリコン層（３７０）及び、ＢＰＳＧ層（３６０）を有する垂直面と、前記エピタキシャル層内にチャンネル停止領域を形成すべくダイの外側エッジ上において前記第１極性のドーパントによる高濃度のドーピングがなされた領域（３３８）及び、前記チャンネル停止領域に亘って接触するチャンネルストッパ金属層（３８０）を有し且つ前記ダイより低く凹部をなす外側水平面と、からなることを特徴とする請求項３に記載の電力ＭＯＳＦＥＴ。
  5. 前記チャンネル領域におけるドーパント濃度が前記チャンネルの大部分に亘って実質的に均一であることを特徴とする請求項３に記載の電力ＭＯＳＦＥＴ。
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
US7202102B2 (en) * 2001-11-27 2007-04-10 Jds Uniphase Corporation Doped absorption for enhanced responsivity for high speed photodiodes
US6784505B2 (en) * 2002-05-03 2004-08-31 Fairchild Semiconductor Corporation Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
US7557395B2 (en) * 2002-09-30 2009-07-07 International Rectifier Corporation Trench MOSFET technology for DC-DC converter applications
US6812486B1 (en) * 2003-02-20 2004-11-02 National Semiconductor Corporation Conductive structure and method of forming the structure
US7019358B2 (en) * 2003-07-31 2006-03-28 Clare, Inc. High voltage semiconductor device having an increased breakdown voltage relative to its on-resistance
TWI256676B (en) * 2004-03-26 2006-06-11 Siliconix Inc Termination for trench MIS device having implanted drain-drift region
US7268395B2 (en) * 2004-06-04 2007-09-11 International Rectifier Corporation Deep trench super switch device
US7132344B1 (en) * 2004-12-03 2006-11-07 National Semiconductor Corporation Super self-aligned BJT with base shorted field plate and method of fabricating
US7285822B2 (en) * 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
US8283723B2 (en) * 2005-02-11 2012-10-09 Alpha & Omega Semiconductor Limited MOS device with low injection diode
US8093651B2 (en) * 2005-02-11 2012-01-10 Alpha & Omega Semiconductor Limited MOS device with integrated schottky diode in active region contact trench
US7948029B2 (en) 2005-02-11 2011-05-24 Alpha And Omega Semiconductor Incorporated MOS device with varying trench depth
US7737522B2 (en) * 2005-02-11 2010-06-15 Alpha & Omega Semiconductor, Ltd. Trench junction barrier controlled Schottky device with top and bottom doped regions for enhancing forward current in a vertical direction
US7671439B2 (en) * 2005-02-11 2010-03-02 Alpha & Omega Semiconductor, Ltd. Junction barrier Schottky (JBS) with floating islands
US8362547B2 (en) 2005-02-11 2013-01-29 Alpha & Omega Semiconductor Limited MOS device with Schottky barrier controlling layer
US20070029573A1 (en) * 2005-08-08 2007-02-08 Lin Cheng Vertical-channel junction field-effect transistors having buried gates and methods of making
CN100454519C (zh) * 2005-10-11 2009-01-21 尔必达存储器株式会社 半导体器件及其制造方法
US7560787B2 (en) * 2005-12-22 2009-07-14 Fairchild Semiconductor Corporation Trench field plate termination for power devices
US7473976B2 (en) * 2006-02-16 2009-01-06 Fairchild Semiconductor Corporation Lateral power transistor with self-biasing electrodes
JP2008053276A (ja) * 2006-08-22 2008-03-06 Nec Electronics Corp 半導体装置の製造方法
JP5198752B2 (ja) * 2006-09-28 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008103378A (ja) * 2006-10-17 2008-05-01 Nec Electronics Corp 半導体装置とその製造方法
US8035159B2 (en) * 2007-04-30 2011-10-11 Alpha & Omega Semiconductor, Ltd. Device structure and manufacturing method using HDP deposited source-body implant block
CN101315894B (zh) * 2007-05-30 2010-05-26 上海华虹Nec电子有限公司 提高沟槽型双层栅功率mos两多晶硅间击穿电压的方法
CN101350363B (zh) * 2007-07-16 2011-06-22 南亚科技股份有限公司 晶体管结构及其制作方法
TWI355078B (en) 2007-07-16 2011-12-21 Nanya Technology Corp Transistor structure and method of making the same
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
CN101656213B (zh) * 2008-08-19 2012-09-26 尼克森微电子股份有限公司 沟槽栅金属氧化物半导体场效应晶体管及其制作方法
CN101764061B (zh) * 2008-12-26 2012-05-30 马克斯半导体股份有限公司 功率金属氧化物半导体场效晶体管结构及其制程方法
KR101532366B1 (ko) * 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
TWI396240B (zh) * 2009-05-08 2013-05-11 Anpec Electronics Corp 製造功率半導體元件的方法
US8330214B2 (en) * 2009-05-28 2012-12-11 Maxpower Semiconductor, Inc. Power semiconductor device
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
JP6008377B2 (ja) * 2010-03-03 2016-10-19 ルネサスエレクトロニクス株式会社 Ｐチャネル型パワーｍｏｓｆｅｔ
US8378392B2 (en) * 2010-04-07 2013-02-19 Force Mos Technology Co., Ltd. Trench MOSFET with body region having concave-arc shape
TWI453827B (zh) * 2010-08-20 2014-09-21 Csmc Technologies Fab1 Co Ltd Vertical NPN transistor and its manufacturing method
CN102468169A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 Umos晶体管及其形成方法
CN103329268B (zh) * 2011-03-17 2016-06-29 富士电机株式会社 半导体器件及制造其的方法
US8362585B1 (en) 2011-07-15 2013-01-29 Alpha & Omega Semiconductor, Inc. Junction barrier Schottky diode with enforced upper contact structure and method for robust packaging
JP6290526B2 (ja) * 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
CN103241705B (zh) * 2012-02-03 2015-12-09 中国科学院微电子研究所 硅腐蚀局部终止层制作方法
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
CN104718623A (zh) * 2012-10-15 2015-06-17 丰田自动车株式会社 半导体装置及其制造装置
US20140306284A1 (en) * 2013-04-12 2014-10-16 Infineon Technologies Austria Ag Semiconductor Device and Method for Producing the Same
CN107112361B (zh) * 2015-02-12 2020-09-25 株式会社日立制作所 半导体装置及其制造方法、电力变换装置、三相电动机系统、汽车和铁路车辆
US9524994B2 (en) 2015-04-14 2016-12-20 Semiconductor Components Industries, Llc Image sensor pixels with multiple compartments
CN106328697B (zh) * 2015-07-02 2019-02-15 无锡华润上华科技有限公司 具有沟槽栅极结构的半导体器件及其制造方法
US10522677B2 (en) 2017-09-26 2019-12-31 Nxp Usa, Inc. Field-effect transistor and method therefor
US10424646B2 (en) 2017-09-26 2019-09-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600911B2 (en) 2017-09-26 2020-03-24 Nxp Usa, Inc. Field-effect transistor and method therefor
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
WO2019117248A1 (ja) 2017-12-14 2019-06-20 富士電機株式会社 半導体装置
US10600879B2 (en) 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
CN109037337A (zh) * 2018-06-28 2018-12-18 华为技术有限公司 一种功率半导体器件及制造方法
US10833174B2 (en) 2018-10-26 2020-11-10 Nxp Usa, Inc. Transistor devices with extended drain regions located in trench sidewalls
US10749023B2 (en) 2018-10-30 2020-08-18 Nxp Usa, Inc. Vertical transistor with extended drain region
US10749028B2 (en) 2018-11-30 2020-08-18 Nxp Usa, Inc. Transistor with gate/field plate structure
JP7075876B2 (ja) 2018-12-25 2022-05-26 株式会社日立製作所 炭化ケイ素半導体装置、電力変換装置、３相モータシステム、自動車および鉄道車両
US11387348B2 (en) 2019-11-22 2022-07-12 Nxp Usa, Inc. Transistor formed with spacer
US11329156B2 (en) 2019-12-16 2022-05-10 Nxp Usa, Inc. Transistor with extended drain region
US11075110B1 (en) 2020-03-31 2021-07-27 Nxp Usa, Inc. Transistor trench with field plate structure
US11217675B2 (en) 2020-03-31 2022-01-04 Nxp Usa, Inc. Trench with different transverse cross-sectional widths
CN111697080A (zh) * 2020-07-21 2020-09-22 江苏长晶科技有限公司 半导体元胞单元、制造方法和半导体器件
CN114141768B (zh) * 2020-09-04 2024-10-01 长鑫存储技术有限公司 半导体结构及其制作方法
CN113745339B (zh) * 2021-09-07 2022-08-19 无锡新洁能股份有限公司 高可靠性功率半导体器件及其制作方法
CN116193865B (zh) * 2023-04-26 2023-09-19 长鑫存储技术有限公司 半导体结构及其形成方法
CN117373914B (zh) * 2023-12-08 2024-05-24 芯联集成电路制造股份有限公司 晶体管器件及其制备方法、半导体集成电路及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151867A (ja) * 1992-11-13 1994-05-31 Sharp Corp 縦型ｍｏｓトランジスタおよびその製造方法
JP2000164869A (ja) * 1998-11-25 2000-06-16 Siliconix Inc ブレ―クダウン特性及びオン抵抗特性を改善したトレンチ形ｍｏｓｆｅｔ並びにその製造方法
JP2000299464A (ja) * 1999-04-01 2000-10-24 Intersil Corp パワートレンチｍｏｓゲート装置およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5539238A (en) 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
US5448090A (en) * 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
US5770878A (en) * 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
DE69739206D1 (de) * 1996-07-19 2009-02-26 Siliconix Inc Hochdichte-graben-dmos-transistor mit grabenbodemimplantierung
KR19980014820A (ko) 1996-08-16 1998-05-25 김광호 트랜치 게이트형 모스 전계효과 트랜지스터 및 그 제조방법
JP3851776B2 (ja) 1999-01-11 2006-11-29 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン パワーｍｏｓ素子及びｍｏｓ素子の製造方法
US6177333B1 (en) * 1999-01-14 2001-01-23 Micron Technology, Inc. Method for making a trench isolation for semiconductor devices
EP1170803A3 (en) 2000-06-08 2002-10-09 Siliconix Incorporated Trench gate MOSFET and method of making the same
US6465325B2 (en) * 2001-02-27 2002-10-15 Fairchild Semiconductor Corporation Process for depositing and planarizing BPSG for dense trench MOSFET application
US20060038223A1 (en) * 2001-07-03 2006-02-23 Siliconix Incorporated Trench MOSFET having drain-drift region comprising stack of implanted regions
US6657254B2 (en) * 2001-11-21 2003-12-02 General Semiconductor, Inc. Trench MOSFET device with improved on-resistance
US6784505B2 (en) * 2002-05-03 2004-08-31 Fairchild Semiconductor Corporation Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
US7045857B2 (en) * 2004-03-26 2006-05-16 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
US7592650B2 (en) * 2005-06-06 2009-09-22 M-Mos Semiconductor Sdn. Bhd. High density hybrid MOSFET device
US20060273382A1 (en) * 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. High density trench MOSFET with low gate resistance and reduced source contact space

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151867A (ja) * 1992-11-13 1994-05-31 Sharp Corp 縦型ｍｏｓトランジスタおよびその製造方法
JP2000164869A (ja) * 1998-11-25 2000-06-16 Siliconix Inc ブレ―クダウン特性及びオン抵抗特性を改善したトレンチ形ｍｏｓｆｅｔ並びにその製造方法
JP2000299464A (ja) * 1999-04-01 2000-10-24 Intersil Corp パワートレンチｍｏｓゲート装置およびその製造方法

Also Published As

Publication number Publication date
CN101071826A (zh) 2007-11-14
US6784505B2 (en) 2004-08-31
CN1650437A (zh) 2005-08-03
TWI225285B (en) 2004-12-11
JP2005524975A (ja) 2005-08-18
US20080023759A1 (en) 2008-01-31
US20040171198A1 (en) 2004-09-02
CN101673768B (zh) 2013-02-06
WO2003094200A2 (en) 2003-11-13
DE10392617T5 (de) 2005-07-21
US20050272208A1 (en) 2005-12-08
AU2003228499A1 (en) 2003-11-17
AU2003228499A8 (en) 2003-11-17
CN100565932C (zh) 2009-12-02
US7633102B2 (en) 2009-12-15
US20030205758A1 (en) 2003-11-06
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