CN107112361B - 半导体装置及其制造方法、电力变换装置、三相电动机系统、汽车和铁路车辆 - Google Patents

半导体装置及其制造方法、电力变换装置、三相电动机系统、汽车和铁路车辆 Download PDF

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Abstract

本发明的目的是提供高性能且可靠性高的功率半导体装置。本发明的半导体装置具有：第一导电类型的半导体基板；在半导体基板的背面侧形成的漏电极；在半导体基板的表面侧形成的第一导电类型的漂移层；第一导电类型的源区域；第一导电类型的电流扩散层；与源区域和电流扩散层相接的与第一导电类型相反的第二导电类型的主体层；在源区域、主体层以及电流扩散层上延展，比主体层浅且底面与主体层相接的沟槽；形成到比电流扩散层与主体层的边界深的位置，将漂移层和电流扩散层电连接的杂质浓度比漂移层高的第一导电类型的高浓度JFET层；在沟槽的内壁形成的栅绝缘膜；以及，在栅绝缘膜上形成的栅电极。

Description

半导体装置及其制造方法、电力变换装置、三相电动机系统、 汽车和铁路车辆
技术领域
本发明涉及由多个功率半导体器件构成的功率半导体装置及其制造方法、电力变换装置、三相电动机系统、汽车以及铁路车辆。
背景技术
就作为功率半导体器件之一的功率金属绝缘膜半导体场效应晶体管 (MetalInsulator Semiconductor Field Effect Transistor：MISFET)而言，现有技术的主流是采用硅(Si)基板的功率MISFET(以下记为Si功率MISFET)。
但是，与Si功率MISFET相比，采用碳化硅(SiC)基板(以下记为SiC 基板)的功率MISFET(以下记为SiC功率MISFET)，能够实现高耐压化以及低损失化。因此，在省电或环境友好型的逆变器技术领域尤其受到关注。
SiC功率MISFET与Si功率MISFET相比，能够在相同耐压下实现通态电阻的低电阻化。这是因为：碳化硅(SiC)与硅(Si)相比，绝缘破坏电场强度约大7倍，能够使作为漂移层的外延层较薄。但是，若考虑到应该由SiC 得到的本来的特性，则还不能说获得充分的特性，且从高效利用能量的观点出发，希望进一步降低通态电阻。
关于DMOS(Double diffused Metal Oxide Semiconductor)构造的 SiC功率MISFET的通态电阻，需要解决的课题之一为沟道寄生电阻。在低耐压的600V耐压的DMOS中，沟道寄生电阻是寄生电阻的主要原因，在高耐压的3300V耐压的DMOS中，沟道寄生电阻较高，仅次于漂移电阻。因此，在SiC功率MISFET中需要减小该沟道寄生电阻。
沟道寄生电阻高的主要原因在于成为DMOS的沟道面的Si(0001)面的沟道移动度低。为了解决这个问题，在专利文献1中公开了一种方法，即在 DMOS的p型的主体层的一部分以及主体层的外部挖槽而形成沟槽，来扩展有效的沟道宽度。另外，为了减小沟道寄生电阻，正在研究对能够获得高沟道移动度的(11-20)面、(1-100)面的利用。为了利用(11-20)面、(1-100) 面等高沟道移动度的面，需要在(0001)面的基板上形成沟槽型构造的MOS。但是，沟槽MOS不仅在栅绝缘膜以及栅的一部分支撑耐压的p型的主体层下部形成，而且在漂移层正上形成，因此在栅绝缘膜上施加超过绝缘耐压的电场，导致绝缘破坏。为此，进行了在具有沟槽构造时缓和作用于栅绝缘膜的电场的尝试。在专利文献2中公开了一种方法，即将p型的主体层的一部分在比形成于沟槽下部的栅绝缘膜低的位置上形成，从而缓和作用于栅绝缘膜的电场。
另外，在专利文献3中提出了作为沟槽型构造的MOS之一在沟槽下方设置p型的电场缓和区域的构造。
现有技术文献
专利文献
专利文献1:国际公开第2010/110246号
专利文献2:日本特开2009-260253号公报
专利文献3:日本特开2012-43955号公报
发明内容
发明要解决的课题
但是，就专利文献1以及专利文献2所公开的技术而言，因为都是沟槽构造的一部分在p型的主体层的外部露出的构造，所以作用于栅绝缘膜电场要高于普通的DMOS构造。因此，即使初期耐压为所需的耐压以上，也会导致氧化膜发生历时破坏。另外，就专利文献3公开的技术而言，由于存在电场缓和区域而对电流路径造成限制，因此会导致元件高电阻化。
本发明的目的在于提供一种功率半导体装置及其制造方法，其使用能够期待高沟道移动度的沟槽构造，并且能够将作用于沟槽下部的栅绝缘膜的电场抑制在DMOS的水平或其以下，从而能够期待高性能以及高可靠性。进而，提供采用该半导体装置而实现小型/高性能/高可靠化的电力变换装置、以及采用该电力变换装置的三相电动机系统。此外，实现采用该三相电动机系统的汽车以及铁路车辆的轻量/高性能/高可靠化。
用于解决课题的手段
为了解决上述的课题，本发明具有：第一导电类型的半导体基板；在半导体基板的背面侧形成的漏电极；在半导体基板的表面侧形成的第一导电类型的漂移层；第一导电类型的源区域；第一导电类型的电流扩散层；与源区域和电流扩散层相接的与第一导电类型相反的第二导电类型的主体层；在源区域、主体层以及电流扩散层上延展，比主体层浅且底面与主体层相接的沟槽；形成到比电流扩散层与主体层的边界深的位置，将漂移层和电流扩散层电连接的杂质浓度比漂移层高的第一导电类型的高浓度JFET层；在沟槽的内壁形成的栅绝缘膜；以及，在栅绝缘膜上形成的栅电极。
发明的效果
根据本发明，能够提供高性能且高可靠性的功率半导体装置。进而，能够实现电力变换装置、三相电动机系统、汽车以及铁路车辆的高性能化。
附图说明
图1是本发明的实施方式1的搭载了由多个SiC功率MISFET构成的碳化硅半导体装置的半导体芯片的要部俯视图。
图2是本发明的实施方式1的SiC功率MISFET的要部鸟瞰图。
图3是说明实施方式1的半导体装置的制造方法的工序图。
图4是说明本发明的实施方式1的碳化硅半导体装置的制造工序的碳化硅半导体装置的要部断面图。
图5接续图4，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图6接续图5，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图7接续图6，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图8接续图7，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图9接续图8，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图10(a)接续图9，是碳化硅半导体装置的制造工序中的要部俯视图。
图10(b)接续图9，是碳化硅半导体装置的制造工序中的图10(a)的线段AA’的要部断面图。
图10(c)接续图9，是碳化硅半导体装置的制造工序中的图10(a)的线段BB’的要部断面图。
图11接续图10(a)～10(c)，是碳化硅半导体装置的制造工序中的与图4 相同部位的碳化硅半导体装置的要部断面图。
图12接续图11，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图13接续图12，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图14接续图13，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图15接续图14，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图16接续图15，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图17接续图16，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图18接续图17，是碳化硅半导体装置的制造工序中的与图4相同部位的碳化硅半导体装置的要部断面图。
图19是本发明的实施方式2的SiC功率MISFET的要部鸟瞰图。
图20是说明本发明的实施方式2的碳化硅半导体装置的制造工序的碳化硅半导体装置的要部断面图。
图21接续图20，是碳化硅半导体装置的要部断面图。
图22接续图21，是碳化硅半导体装置的要部断面图。
图23(a)接续图22，是碳化硅半导体装置的制造工序中的要部俯视图。
图23(b)接续图22，是碳化硅半导体装置的制造工序中的图23(a)的线段AA’的要部断面图。
图23(c)接续图22，是碳化硅半导体装置的制造工序中的图23(a)的线段BB’的要部断面图。
图24接续图23(a)～23(c)，是碳化硅半导体装置的制造工序中的要部俯视图。
图25接续图24，是碳化硅半导体装置的制造工序中的要部俯视图。
图26接续图25，是碳化硅半导体装置的制造工序中的要部俯视图。
图27接续图26，是碳化硅半导体装置的制造工序中的要部俯视图。
图28接续图27，是碳化硅半导体装置的制造工序中的要部俯视图。
图29接续图28，是碳化硅半导体装置的制造工序中的要部俯视图。
图30接续图29，是碳化硅半导体装置的制造工序中的要部俯视图。
图31接续图30，是碳化硅半导体装置的制造工序中的要部俯视图。
图32是本发明的实施方式3的搭载了实施方式1或实施方式2的电力变换装置(逆变器)的电路图。
图33是本发明的实施方式4的搭载了实施方式1或实施方式2的电力变换装置(逆变器)的电路图。
图34是本发明的实施方式5的搭载了实施方式1或实施方式2的电力变换装置(逆变器)的电路图。
图35是本发明的实施方式6的搭载了实施方式1或实施方式2的电动汽车的结构图。
图36是本发明的实施方式7的搭载了实施方式1或实施方式2的升压转换器的电路图。
图37是本发明的实施方式8的搭载了实施方式1或实施方式2的铁路车辆的结构图。
具体实施方式
在以下的实施方式中是为了方便而在需要时分为多个区段或实施方式进行说明，但是除了特别明示的情况之外，它们不是彼此无关的，一方与另一方存在一部分或全部的变形例、详情、补充说明等关系。
另外，在以下实施方式所使用的图中，为了易于观察，有时对于俯视图也附加了影线。另外，用于说明以下实施方式的全部图中，原则上对于具有相同功能者标记相同的符号并省略重复的说明。以下参照附图对本发明的实施方式进行详细说明。
实施例1
《碳化硅半导体装置》
参照图1以及图2对本发明的实施方式1的碳化硅半导体装置的构造进行说明。图1是搭载了由多个SiC功率MISFET构成的碳化硅半导体装置的半导体芯片的要部俯视图，图2是SiC功率MISFET的要部鸟瞰图。构成碳化硅半导体装置的是SiC功率MISFET。
如图1所示，搭载碳化硅半导体装置的半导体芯片1由位于并联连接多个 n沟道型的SiC功率MISFET的源配线用电极2下方的有源区域(SiC功率 MISFET形成区域、元件形成区域)、和俯视时包围上述有源区域的周边形成区域构成。在周边形成区域形成有以俯视时包围上述有源区域的方式形成的多个p型的浮置场限环(Floating Field Limited Ring：FLR)3、以俯视时包围上述多个p型的浮置场限环3的方式形成的n型的保护环4。
在n型的碳化硅(SiC)外延基板(以下记为SiC外延基板)的有源区域的表面侧形成有SiC功率MISFET的栅电极、n++型的源区域、以及沟道区域等，在SiC外延基板的背面侧形成有SiC功率MISFET的n+型的漏区域。
由于将多个p型的浮置场限环3形成于有源区域的周边，因此在关断时，最大电场部分会按次序向外侧的p型的浮置场限环3转移，在最外周的p型的浮置场限环3发生击穿，因此能够使碳化硅半导体装置获得高耐压。在图1 中示出了形成有3个p型的浮置场限环3的例子，但是不限于此。另外，n++型的保护环4具有保护形成于有源区域的SiC功率MISFET的功能。
在有源区域内形成的多个SiC功率MISFET6俯视时呈条形图案，且利用与各条形图案连接的引出配线(栅总线)将全部的SiC功率MISFET的栅电极与栅配线用电极8电连接。
另外，多个SiC功率MISFET被源配线用电极2覆盖，各SiC功率MISFET 的源以及主体层的电位固定层与源配线用电极2连接。源配线用电极2通过设置于绝缘膜的源开口部7与外部配线连接。栅配线用电极8与源配线用电极2 彼此远离地形成，并与各SiC功率MISFET的栅电极连接。栅配线用电极8 通过栅开口部5与外部配线连接。另外，在n型的SiC外延基板的背面侧形成的n+型的漏区域，与在n型的SiC外延基板的整个背面形成的漏配线用电极(未图示)电连接。
接下来，参照图2对本实施方式1的SiC功率MISFET的构造进行说明。
在由碳化硅(SiC)制成的n+型的SiC基板(基板)101的表面(第一主面)侧，形成有由杂质浓度低于n+型的SiC基板101的碳化硅(SiC)制成的 n-型的外延层102，由n+型的SiC基板101和n-型的外延层102构成了SiC外延基板104。n-型的外延层102作为漂移层发挥功能。n-型的外延层102的厚度是例如5～50μm左右。
从外延层102的表面起具有规定的深度地在外延层102内形成了p型的主体层(井区域)105。
虽然图示省略，但是形成有p++型的主体层电位固定区域106。
此外，从外延层102的表面起具有规定的深度地在p型的主体层105内形成了以氮为杂质的n+型的源区域107。
在被p型的主体层105和p型的主体层105夹持的外延层102上，从外延层102的表面起具有规定的深度地形成了n型的电流扩散层108-A。另外，在被p型的主体层105和p型的主体层105夹持的外延层102上，从外延层102 的表面起具有规定的深度地形成了p+型的栅绝缘膜保护层108-B。
在被p型的主体层105和p型的主体层105夹持的外延层102上形成有n 型的高浓度JFET层117，其具有从外延层102的表面起的规定的深度到规定的深度为止的深度并具有比n-型的外延层102的杂质浓度高的杂质浓度。
形成有从n+型的源区域107起跨p型的主体层105延展到n型的电流扩散层108-A以及p型的栅绝缘膜保护层108-B的沟槽109。沟槽109的底面与 p型的主体层105相接。在沟槽109的表面、p型的主体层105的表面、p型的栅绝缘膜保护层108-B、被p型的主体层105夹持的外延层102的表面形成了栅绝缘膜110(在图2中未图示。)。除了被p型的主体层105夹持的外延层 102上之外，在栅绝缘膜110上形成了栅电极111。
p型的主体层105从外延层102的表面起的深度(第一深度)是例如0.5～ 2.0μm左右。另外，n++型的源区域107从外延层102的表面起的深度(第三深度)是例如0.1～0.6μm左右。另一方面，n+型的电流扩散层区域108-A的从外延层102的表面起的深度(第四深度)是例如0.1～0.7μm左右。p+型的栅绝缘膜保护层108-B的从外延层102的表面起的深度(第五深度)是例如 0.05～0.3μm左右。n型的高浓度JFET层117的上面从外延层102的表面起的深度(第六深度)比n+型的电流扩散层区域108-A的从外延层102的表面起的深度(第四深度)浅，是例如0.1～0.7μm左右。n型的高浓度JFET层 117的下面从外延层102的表面起的深度(第七深度)比n+型的电流扩散层区域108-A的从外延层102的表面起的深度(第四深度)深，即比n+型的电流扩散层区域108-A与p型的主体层105的边界深，是例如0.5～2.0μm左右。沟槽109的从外延层102的表面起的深度(第八深度)比p型的主体层105 的从外延层102的表面起的深度(第一深度)浅，是例如0.1～1.5μm左右。沟槽的与沟道长并行的方向的长度是例如1～3μm左右。沟槽的与沟道宽度并行的方向的长度是例如0.1～2μm左右。与沟道宽度并行的方向的沟槽间隔是例如0.1～2μm左右。
虽然图示省略，但是p++型的主体层电位固定区域106的从外延层102的表面起的深度(第二深度)是例如0.1～0.3μm左右。
此外，“-”以及“+”是标记导电类型为n型或p型的相对的杂质浓度的符号，n型杂质的杂质浓度以例如“n-”、“n”、“n+”、“n++”的顺序升高。
n+型的SiC基板101的杂质浓度的优选范围是例如1×1018～1×1021cm-3。 n-型的外延层102的杂质浓度的优选范围是例如1×1014～1×1017cm-3。p型的主体层105的杂质浓度的优选范围是例如1×1016～1×1019cm-3。另外，n++型的源区域107的杂质浓度的优选范围是例如1×1019～1×1021cm-3。n型的电流扩散区域108-A的杂质浓度的优选范围是例如5×1016～5×1018cm-3。p+型的栅绝缘膜保护层108-B的杂质浓度的优选范围是例如5×1016～5×1018cm-3。n 型的高浓度JFET区域117的杂质浓度的优选范围是例如1×1016～1× 1017cm-3。虽然图示省略，但是p++型的主体层电位固定区域106的杂质浓度的优选范围是例如1×1019～1×1021cm-3的范围。由于n型的电流扩散区域 108-A与沟道直接连接而容易增大电阻，因此n型的电流扩散区域108-A的杂质浓度比n型的高浓度JFET区域117的杂质浓度高。
沟道区域是沟槽109的表面以及被沟槽109夹持的p型的主体层105的表面。
在沟道区域上形成有栅绝缘膜110，在栅绝缘膜110上形成有栅电极111。 JFET区域侧的栅电极111的端部位于形成为从主体层105起在沟槽109的长度方向、即沟槽109的沟道方向上延伸到n型的高浓度JFET区域117上方的 p+型的栅绝缘膜保护层108-B上。
接下来，参照上述的图2对本实施方式1的SiC功率MISFET的结构特征进行说明。
如上述的图2所示，沟槽109的侧面成为沟道区域，因此能够期待比SiC 外延基板104的表面的沟道区域高的沟道移动度。另外，通过形成沟槽109，与不形成沟槽的普通的DMOS构造相比，沟道宽度变大，能够期待低的沟道电阻。此外，由于具有形成到比电流扩散层108-A与主体层105的边界深的位置并将漂移层与电流扩散层108-A电连接且杂质浓度比漂移层高的n型的高浓度JFET区域117，因此能够期待低的JFET电阻。沟槽仅形成于p型的主体层 105内，因此与具有从p型的主体层露出的部分的普通的沟槽型MOS构造相比，能够大幅地缓和在耐压保持时施加于在沟槽表面上形成的栅绝缘膜的电场。另外，在本实施方式中，在被相邻的沟道区域夹持的区域，在n型的高浓度JFET区域117与栅绝缘膜110之间，设有p+型的栅绝缘膜保护层108-B。由此，能够大幅地缓和n型的高浓度JFET区域117上方的氧化膜电场。此外，在本实施方式中，栅电极111的端部在p+型的栅绝缘膜保护层108-B的上方形成。因此，与普通的DMOS构造相比能够进一步缓和在耐压保持时施加的 JFET区域上的氧化膜电场。
根据以上所述，由于具有高沟道移动度和宽的沟道宽度，从而实现比普通的沟槽型MOS构造低的沟道电阻，进而也能够实现低的JFET电阻。因此，能够实现高的电流密度。此外，能够获得高的绝缘膜可靠性，因此能够提供与普通的DMOS构造相比更加可靠的SiC功率MOSFET。另外，由于不在JFET 区域上形成栅电极111，因此具有与n-型的外延层102的电容量的面积较小。因此，能够减小开关时产生的密勒效应，降低开关损失。因此，能够实现比普通的DMOS构造更低的导通损失和开关损失。
《碳化硅半导体装置的制造方法》
参照图3～图18按照工序顺序对本发明的实施方式1的碳化硅半导体装置的制造方法进行说明。图3是说明实施方式1的半导体装置的制造方法的工序图。图4～图9、图10(b)～图18是将碳化硅半导体装置的SiC功率MISFET 形成区域(元件形成区域)的一部分放大表示的要部断面图。图10(a)是搭载了由SiC功率MISFET构成的碳化硅半导体装置的半导体芯片的要部俯视图。
＜工序P1＞
首先，如图4所示，准备n+型的4H-SiC基板101。在n+型的SiC基板101 中导入了n型杂质。该n型杂质例如是氮(N)，该n型杂质的杂质浓度是例如1×1018～1×1021cm-3的范围。另外，n+型的SiC基板101具有Si面和C面这两面，n+型的SiC基板101的表面可以是Si面或C面。
接下来，通过外延生长法在n+型的SiC基板101的表面(第一主面)形成碳化硅(SiC)的n-型的外延层102。在n-型的外延层102中导入有杂质浓度比n+型的SiC基板101低的n型杂质。n-型的外延层102的杂质浓度依存于 SiC功率MISFET的元件额定值，是例如1×1014～1×1017cm-3的范围。另外， n-型的外延层102的厚度是例如5～50μm。通过以上的工序，形成由n+型的 SiC基板101以及n-型的外延层102构成的SiC外延基板104。
＜工序P2＞
接下来，从n+型的SiC基板101的背面(第二主面)起具有规定的深度 (第七深度)地在n+型的SiC基板101的背面形成n+型的漏区域103。n+型的漏区域103的杂质浓度在例如1×1019～1×1021cm-3的范围。
接下来，如图5所示，在n-型的外延层102的表面上形成掩模M1。掩模 M1的厚度是例如1.0～3.0μm左右。元件形成区域的掩模M1的宽度是例如 1.0～5.0μm左右。作为掩模材料可以采用无机材料的SiO2膜、Si膜、SiN膜、有机材料的抗蚀剂膜、聚酰亚胺膜。
接下来，透过掩模M1向n-型的外延层102离子注入p型杂质、例如铝原子(Al)。由此，在n-型的外延层102的元件形成区域形成p型的主体层105。此外，虽然图示省略，但是同时在元件形成区域周边形成p型的浮置场限环3。作为终端部的构造不限于此，也可以是例如结终端扩展(Junction Termination Extension：JTE)构造。
p型的主体层105的从外延层102的表面起的深度(第一深度)是例如0.5～ 2.0μm左右。另外，p型的主体层105的杂质浓度是例如1×1016～1×1019cm-3的范围。
接下来，如图6所示，在将掩模M1除去后，例如由抗蚀剂膜形成掩模 M2。掩模M2的厚度是例如0.5～3μm左右。在掩模M2上仅在将在后续的工序中形成固定p型的主体层105的电位的p++型的主体层的电位固定区域 106的区域设有开口部分。
接下来，透过掩模M2向n-型的外延层102离子注入p型杂质、例如铝原子(Al)，形成p++型的主体层的电位固定区域106。p++型的主体层的电位固定区域106的从外延层102的表面起的深度(第二深度)是例如0.1～0.3μm 左右。p++型的主体层的电位固定区域106的杂质浓度是例如1×1019～1× 1021cm-3的范围。
接下来，如图7所示，在将掩模M2除去后，例如由抗蚀剂膜形成掩模 M3。掩模M3的厚度是例如0.5～3μm左右。在掩模M3上在将在后续的工序中形成n++型的源区域107的区域设有开口部分。另外，虽然图示省略，但是在掩模M3上也在于浮置场限环3的外周形成保护环4的区域设有开口部。
接下来，透过掩模M3向外延层102离子注入氮原子(N)作为n型杂质，在元件形成区域形成n++型的源区域107，虽然图示省略，但是在周边形成区域形成n++型的保护环4。n++型的源区域107以及n++型的保护环4从外延层 102的表面起的深度(第三深度)是例如0.1～0.6μm左右。另外，n++型的源区域107以及n++型的保护环4的杂质浓度是例如1×1019～1×1021cm-3的范围。
接下来，如图8所示，在将掩模M3除去后，例如由抗蚀剂膜形成掩模 M4。掩模M4的厚度是例如0.5～3μm左右。在掩模M4上，在后续的工序中形成n+型的电流扩散区域108-A的区域设有开口部分。
接下来，透过掩模M4向外延层102离子注入氮原子(N)作为n型杂质，在部分地包含使用掩模M3形成的区域105的元件形成区域形成n+型的电流扩散区域108-A。n+型的电流扩散区域108-A的从外延层102的表面起的深度 (第四深度)是例如0.1～0.7μm左右。另外，n+型的电流扩散区域108-A的杂质浓度是例如5×1016～5×1018cm-3的范围。
接下来，透过掩模M4向外延层102离子注入铝原子(Al)作为p型杂质，在元件形成区域形成p+型的栅绝缘膜保护区域108-B。p+型的栅绝缘膜保护区域108-B的从外延层102的表面起的深度(第五深度)是例如0.05～0.3μm 左右。另外，p+型的栅绝缘膜保护区域108-B的杂质浓度是例如5×1016～5 ×1018cm-3的范围。
接下来，如图9所示，在将掩模M4除去后，例如由抗蚀剂膜形成掩模 M5。掩模M5的厚度是例如0.5～3μm左右。在掩模M5上，在后续的工序中形成n型的高浓度JFET区域117的区域设有开口部分。另外，掩模M5的开口部分与掩模M4的开口部分有重叠。
接下来，透过掩模M5向外延层102离子注入氮原子(N)作为n型杂质，在元件形成区域形成n型的高浓度JFET区域117。n型的高浓度JFET区域117 的上部深度(第六深度)比第四深度浅，是例如0.1～0.7μm左右。n型的高浓度JFET区域117的下部深度(第七深度)与p型的主体层105的深度(第一深度)为相同程度，是例如0.5～2.0μm左右。由此，n型的高浓度JFET 区域117形成到比n+型的电流扩散区域108-A深的区域。另外，由于掩模M5 的开口部分与掩模M4的开口部分有重叠，因此n型的高浓度JFET区域117 与n+型的电流扩散区域108-A接触并电连接。n型的高浓度JFET区域117的杂质浓度是例如1×1016～1×1017cm-3的范围。
＜工序P3＞
接下来，在将掩模M5除去后，虽然图示省略，但是通过例如等离子体 CVD法在SiC外延基板104的表面上以及背面上堆积碳(C)膜。碳(C)膜的厚度是例如0.03μm左右。在利用该碳(C)膜将SiC外延基板104的表面以及背面覆盖后，以1500℃以上的温度对SiC外延基板104实施2～3分钟左右的热处理。由此，进行离子注入到SiC外延基板104中的各杂质的活性化。在热处理后，通过例如氧等离子体处理将碳(C)膜除去。
＜工序P4＞
接下来，如图10(a)～10(c)所示，例如由抗蚀剂膜形成掩模M6。图10 (a)是要部俯视图，图10(b)是图10(a)的线段AA’的要部断面图，图10(c)是图10(a)的线段BB’的要部断面图。掩模M6的厚度是例如0.5～ 3μm左右。在掩模M6上，在后续的工序中形成沟槽109的区域设有开口部分。
接下来，采用干蚀刻处理形成在n++型的源区域107、p型的主体层105、 n+型的电流扩散区域108-A、p+型的栅绝缘膜保护区域108-B上延展的沟槽 109。形成的沟槽的深度比p型的主体层105的深度浅、且比p+型的栅绝缘膜保护区域108-B的深度深。形成的沟槽的深度是例如0.1～1.5μm左右。沟槽的与沟道长并行的方向的长度是例如1～3μm左右。沟槽的与沟道宽度并行的方向的长度是例如0.1～1μm左右。与沟道宽度并行的方向的沟槽间隔是例如0.1～1μm左右。
＜工序P5＞
接下来，如图11所示，在将掩模M6除去后，在外延层102的表面以及沟槽109表面形成栅绝缘膜110。栅绝缘膜110例如由通过热CVD法形成的 SiO2膜构成。栅绝缘膜110的厚度是例如0.005～0.15μm左右。
接下来，如图12所示，在栅绝缘膜110上形成n型的多晶硅(Si)膜111A。 n型的多晶硅(Si)膜111A的厚度是例如0.01～4μm左右。
接下来，如图13所示，使用掩模M7(光致抗蚀剂膜)，通过干蚀刻法加工多晶硅(Si)膜111A，形成栅电极111。此时，被p型的主体层105夹持的 JFET区域上的多晶硅(Si)膜111A除去。
接下来，虽然图示省略，但是在将掩模M7除去后，对栅电极111进行光氧化，例如作为条件是干氧化900℃、30分钟左右。
＜工序P6＞
接下来，如图14所示，通过例如等离子体CVD法在外延层102的表面上以覆盖栅电极111以及栅绝缘膜110的方式形成层间绝缘膜112。
接下来，如图15所示，使用掩模M8(光致抗蚀剂膜)，通过干蚀刻法加工层间绝缘膜112以及栅绝缘膜110，形成到达n++型的源区域107的一部分以及p++型的主体层电位固定区域106的开口部。
接下来，如图16所示，在将掩模M8除去后，在露出于开口部的底面的 n++型的源区域107的一部分以及p++型的主体层电位固定区域106各自的表面形成金属硅化物层113。
首先，虽然图示省略，在外延层102的表面上以覆盖层间绝缘膜112以及开口部的内部(侧面以及底面)的方式通过例如溅射法作为第一金属膜堆积例如镍(Ni)。该第一金属膜的厚度是例如0.05μm左右。接着，通过实施600～ 1000℃的硅化物化热处理，在开口部的底面使第一金属膜和外延层102反应，在露出于开口部的底面的n++型的源区域107的一部分以及p++型的主体层电位固定区域106各自的表面形成例如镍硅化物(NiSi)层作为金属硅化物层 113。接着，通过湿蚀刻法将未反应的第一金属膜除去。在湿蚀刻法中采用例如硫酸过氧化氢溶液。
接下来，虽然图示省略，但是使用掩模(光致抗蚀剂膜)加工层间绝缘膜 112，形成到达栅电极111的开口部。
接下来，如图17所示，在包含到达形成于n++型的源区域107的一部分以及p++型的主体层电位固定区域106各自的表面的金属硅化物膜113的开口部、以及到达栅电极111的开口部(图示省略)的内部的层间绝缘膜112上堆积第三金属膜、例如由钛(Ti)膜、氮化钛(TiN)膜和铝(Al)膜构成的积层膜。铝(Al)膜的厚度优选为例如2.0μm以上。接着，通过对第三金属膜进行加工，形成经由开口部内的金属硅化物层113与n++型的源区域107的一部分以及p++型的主体层电位固定区域106电连接的源配线用电极2、通过开口部与栅电极111电连接的栅配线用电极8。
接下来，虽然图示省略，但是将SiO2膜或者聚酰亚胺膜作为钝化膜进行堆积，来覆盖栅配线用电极8以及源配线用电极2。
接下来，虽然图示省略，但是对钝化膜进行加工，形成钝化。此时，形成源电极开口部7和栅电极开口部5。
接下来，虽然图示省略，但是通过例如溅射法在n+型的SiC基板101的背面堆积第二金属膜。该第二金属膜的厚度是例如0.1μm左右。
接下来，如图18所示，通过实施激光硅化物化热处理，使第二金属膜与 n+型的SiC基板101反应，以覆盖形成于n+型的SiC基板101的背面侧的n+型的漏区域103的方式形成金属硅化物层115。接着，以覆盖金属硅化物层115 的方式形成漏配线用电极116。在漏配线用电极116上进行0.5～1μm堆积，形成Ti膜、Ni膜和金(Au)膜的积层膜。
其后，源配线用电极2、栅配线用电极8、以及漏配线用电极116分别与外部配线进行电连接。
这样，根据本实施方式1，由于沟槽109的侧面成为沟道区域，因此在使用例如4°脱Si(0001)面基板的情况下，能够将(11-20)面、(1-100)面用作沟道面。因此，与SiC基板(基板)101表面的沟道区域相比，能够期待高的沟道移动度。另外，通过形成沟槽109，从而与不形成沟槽的普通的DMOS 构造相比，沟道宽度变大，能够期待低的沟道电阻。另外，因为高浓度JFET 区域117与电流扩散区域108-A连续地相连，所以能够期待低的JFET电阻。
此外，沟槽109在比p型的主体层105的深度浅的范围内形成，另外，沟槽109的底面的下方被p型的主体层105包围。因此，在本实施方式中，与具有从p型的主体层露出的部分的普通的沟槽型MOS构造相比，能够大幅地缓和在耐压保持时作用于在沟槽表面形成的栅绝缘膜的电场。另外，在本实施方式中，在n型的高浓度JFET区域117与栅电极111之间，设有p+型的栅绝缘膜保护层108-B。由此，能够大幅地缓和n型的高浓度JFET区域117上方的氧化膜电场。此外，在本实施方式中，栅电极111的端部形成于p+型的栅绝缘膜保护层108-B的上方。因此，与普通的DMOS构造相比能够进一步大幅地缓和在关断时作用的栅绝缘膜电场。另外，在本实施方式中，能够减小栅电极111与n-型的外延层102之间的电容量，不仅能够减小导通损失，而且也能够减小开关损失。根据以上所述，能够提供与普通的DMOS构造相比低损失且高可靠的碳化硅半导体装置及其制造方法。
实施例2
本实施方式2与上述的实施方式1的不同点在于：如图19的SiC功率MISFET的要部鸟瞰图所示，高浓度JFET区域117上部的JFET区域的整体被电流扩散区域108-A、栅绝缘膜保护区域108-B、以及栅电极111覆盖。由于是栅电极111覆盖JFET区域的整体的构造，因此芯片上的栅电极111的面积扩展，能够减小栅电阻。此外，由于栅绝缘膜保护区域108-B覆盖JFET区域的整体，因此能够减小在关断时作用的栅绝缘膜电场。
另外，由于存在栅绝缘膜保护区域108-B，因此在JFET区域，栅电极111 与n-型的外延层102不会对置，能够减小栅电极111与n-型的外延层102之间的电容量，也不会产生新的开关损失。因此，实施方式2与实施方式1相比，能够维持损失和可靠性，并降低栅电阻，能够进一步实现高速开关。
《碳化硅半导体装置的制造方法》
参照图20～图31并按照工序顺序对本实施方式2的碳化硅半导体装置的制造方法进行说明。在图20～图31中放大示出了本实施方式的碳化硅半导体装置的SiC功率MISFET形成区域(元件形成区域)的一部分。
与上述的实施方式1同样地，如图20所示，在n+型的SiC基板(基板) 101的表面(第一主面)上形成n-型的外延层102，并形成具有n+型的SiC基板101和n-型的外延层102的SiC外延基板104。n+型的SiC基板101的杂质浓度是例如1×1018～1×1021cm-3的范围，n-型的外延层102的杂质浓度是1 ×1014～1×1017cm-3的范围。接着，在n+型的SiC基板101的背面(第二主面) 形成n+型的漏区域103。n+型的漏区域103的杂质浓度是例如1×1019～1× 1021cm-3的范围。
接下来，透过掩模，向n-型的外延层102离子注入p型杂质、例如铝原子 (Al)(图示省略)。由此，在外延层102的元件形成区域形成p型的主体层 105。此外，虽然图示省略，但是同时在元件形成区域周边形成p型的浮置场限环。p型的主体层105的杂质浓度是例如1×1016～1×1019cm-3的范围。
接下来，透过掩模，向外延层102离子注入p型杂质、例如铝原子(Al) (图示省略)。由此，在p型的主体层105内形成p++型的主体层的电位固定区域106。p++型的主体层的电位固定区域106的杂质浓度是例如1×1019～1 ×1021cm-3的范围。
接下来，透过掩模，向外延层102离子注入氮原子(N)作为n型杂质，在元件形成区域形成n++型的源区域107(图示省略)。n++型的源区域107的杂质浓度是例如1×1019～1×1021cm-3的范围。其后，除去掩模。
接下来，如图21所示，例如由抗蚀剂膜形成掩模M4’。掩模M4’的厚度是例如0.5～3μm左右。在掩模M4’上，在后续的工序中形成n+型的电流扩散区域108-A的区域设有开口部分。
接下来，透过掩模M4’，向外延层102离子注入氮原子(N)作为n型杂质，在元件形成区域形成n+型的电流扩散区域108-A。n+型的电流扩散区域 108-A的从外延层102的表面起的深度(第四深度)是例如0.1～0.7μm左右。另外，n+型的电流扩散区域108-A的杂质浓度是例如5×1016～5×1018cm-3的范围。与实施方式1的区别在于：在JFET区域整个面上形成n+型的电流扩散区域108-A。
接下来，透过掩模M4’，向外延层102离子注入铝原子(Al)作为p型杂质，在元件形成区域形成p+型的栅绝缘膜保护区域108-B。p+型的栅绝缘膜保护区域108-B的从外延层102的表面起的深度(第五深度)是例如0.05～0.3 μm左右。另外，p+型的栅绝缘膜保护区域108-B的杂质浓度是例如5×1016～ 5×1018cm-3的范围。与实施方式1的区别在于：在JFET区域整个面上形成p +型的栅绝缘膜保护区域108-B。
接下来，在除去掩模M4’后，例如由抗蚀剂膜形成掩模M5’。掩模M5’的厚度是例如0.5～3μm左右。在掩模M5’上，在后续的工序中形成n型的高浓度JFET区域117的区域设有开口部分。另外，掩模M5’的开口部分与掩模M4’的开口部分有重叠。
接下来，透过掩模M5’，向外延层102离子注入氮原子(N)作为n型杂质，在元件形成区域形成n型的高浓度JFET区域117。n型的高浓度JFET区域117的上部深度(第六深度)比第四深度浅，是例如0.1～0.7μm左右。n 型的高浓度JFET区域117的下部深度(第七深度)与p型的主体层105的深度(第一深度)是相同程度，例如是0.5～2.0μm左右。由此，n型的高浓度JFET区域117形成到比n+型的电流扩散区域108-A深的区域。另外，掩模 M5’的开口部分与掩模M4’的开口部分有重叠，因此n型的高浓度JFET区域117与n+型的电流扩散区域108-A接触并电连接。另外，n型的高浓度JFET 区域117的杂质浓度是例如1×1016～1×1017cm-3的范围。
接下来，在除去掩模M5’后，虽然图示省略，但是通过例如等离子体CVD 法在SiC外延基板104的表面上以及背面上堆积碳(C)膜。碳(C)膜的厚度是例如0.03μm左右。在利用该碳(C)膜将SiC外延基板104的表面以及背面覆盖之后，以1500℃以上的温度对SiC外延基板104实施2～3分钟左右的热处理。由此，进行离子注入到SiC外延基板104中的各杂质的活性化。在热处理后，通过例如氧等离子体处理将碳(C)膜除去。
接下来，如图23(b)以及图23(c)所示，例如由抗蚀剂膜形成掩模M6’。图23(a)是要部俯视图，图23(b)是图23(a)的线段AA’的要部断面图，图23(c)是图23(a)的线段BB’的要部断面图。掩模M6’的厚度是例如 0.5～3μm左右。在掩模M6’上，在后续的工序中形成沟槽109的区域设有开口部分。
接下来采用干蚀刻处理在p型的主体层105上形成沟槽109。沟槽深度是例如0.1～1.5μm左右。沟槽的与沟道长并行的方向的长度是例如1～3μm左右。沟槽的与沟道宽度并行的方向的长度是例如0.1～1μm左右。与沟道宽度并行的方向的沟槽间隔是例如0.1～1μm左右。
接下来，如图24所示，在除去掩模M6’后，在外延层102的表面以及沟槽109的表面形成栅绝缘膜110。栅绝缘膜110由通过例如热CVD法形成的SiO2膜构成。栅绝缘膜110的厚度是例如0.005～0.15μm左右。
接下来，如图25所示，在栅绝缘膜110上形成n型的多晶硅(Si)膜111A。 n型的多晶硅(Si)膜111A的厚度是例如0.01～4μm左右。
接下来，如图26所示，使用掩模M7’(光致抗蚀剂膜)，采用干蚀刻法对多晶硅(Si)膜111A进行加工，形成栅电极111。接下来，虽然图示省略，但是在除去掩模M7’后，对栅电极111进行光氧化，例如作为条件是干氧化 900℃、30分钟左右。
接下来，如图27所示，通过例如等离子体CVD法在外延层102的表面上以覆盖栅电极111以及栅绝缘膜110的方式形成层间绝缘膜112。
接下来，如图28所示，使用掩模M8’(光致抗蚀剂膜)，采用干蚀刻法对层间绝缘膜112以及栅绝缘膜110进行加工，形成到达n++型的源区域107 的一部分以及p++型的主体层的电位固定区域106的开口部。
接下来，如图29所示，在除去掩模M8’后，在露出于开口部的底面的n ++型的源区域107的一部分以及p++型的主体层的电位固定区域106各自的表面形成金属硅化物层113。首先，虽然图示省略，但是通过例如溅射法在外延层102的表面上以覆盖层间绝缘膜112以及开口部的内部(侧面以及底面)的方式堆积第一金属膜、例如镍(Ni)。该第一金属膜的厚度是例如0.05μm左右。接着，通过实施600～1000℃的硅化物化热处理，从而在开口部的底面使第一金属膜与外延层102反应，在露出于开口部的底面的n++型的源区域107 的一部分以及p++型的主体层的电位固定区域106各自的表面形成例如镍硅化物(NiSi)层，作为金属硅化物层113。接着，采用湿蚀刻法将未反应的第一金属膜除去。在湿蚀刻法中使用例如硫酸双氧水。
接下来，虽然图示省略，但是使用掩模(光致抗蚀剂膜)，对层间绝缘膜 112进行加工，形成到达栅电极111的开口部。
接下来，如图30所示，在包含到达形成于n++型的源区域107的一部分以及p++型的主体层的电位固定区域106各自的表面的金属硅化物膜113的开口部、以及到达栅电极111的开口部(图示省略)的内部的层间绝缘膜112上堆积由例如钛(Ti)膜、氮化钛(TiN)膜和铝(Al)膜构成的积层膜作为第三金属膜。铝(Al)膜的厚度优选为例如2.0μm以上。接着，通过对第三金属膜进行加工，形成经由开口部内的金属硅化物层113与n++型的源区域107 的一部分以及p++型的主体层的电位固定区域106电连接的源配线用电极2、通过开口部与栅电极111电连接的栅配线用电极8。
接下来，虽然图示省略，但是以覆盖栅配线用电极8以及源配线用电极2 的方式堆积SiO2膜或者聚酰亚胺膜作为钝化膜。接下来，虽然图示省略，但是对钝化膜进行加工，形成钝化。此时，形成源电极开口部7和栅电极开口部 5。
接下来，虽然图示省略，但是通过例如溅射法在n+型的SiC基板101的背面堆积第二金属膜。该第二金属膜的厚度是例如0.1μm左右。
接下来，如图31所示，通过实施激光硅化物化热处理，使第二金属膜与 n+型的SiC基板101反应，以覆盖形成于n+型的SiC基板101的背面侧的n+型的漏区域103的方式形成金属硅化物层115。接着，以覆盖金属硅化物层115 的方式，形成漏配线用电极116。在漏配线用电极116上进行0.5～1μm堆积，形成Ti膜、Ni膜和金(Au)膜的积层膜。
其后，源配线用电极2、栅配线用电极8、以及漏配线用电极116分别与外部配线进行电连接。
这样，根据本实施方式2，与实施方式1同样地，实现与普通的DMOS 构造相比低损失且高可靠的碳化硅半导体装置及其制造方法，并且芯片上的栅电极111的面积形成为比实施方式1扩大，能够减小栅电阻。因此，能够进一步实现高速开关。
实施例3
具有在上述的实施方式1中说明的SiCMISFET的半导体装置以及具有在上述的实施方式2中说明的SiCMISFET的半导体装置，能够用于电力变换装置。参照图32对实施方式3的电力变换装置进行说明。图32是表示实施方式 3的电力变换装置(逆变器)的一例的电路图。
如图32所示，逆变器模块302具有开关元件即SiCMISFET304、二极管 305。在各单相中，在电源电压(Vcc)与负载(例如电动机)301的输入电位之间反并联地连接有SiCMISFET304和二极管305(上臂)、在负载301的输入电位与接地电位(GND)之间也反并联地连接有SiCMISFET元件304和二极管305(下臂)。即，在负载301中对各单相设有两个SiCMISFET304和两个二极管305，按照三相设有6个的开关元件304和6个二极管305。并且，各SiCMISFET304的栅电极与控制电路303连接，由控制电路303控制 SiCMISFET304。因此，由控制电路303控制在构成逆变器模块302的 SiCMISFET304中流过的电流，从而能够驱动负载301。
以下对构成逆变器模块302的SiCMISFET304的功能进行说明。为了对负载301、例如电动机进行控制驱动，需要向负载301输入所需的电压的正弦波。控制电路303对SiCMISFET304进行控制，进行使矩形波的脉冲宽度动态地变化的脉冲宽度调制动作。输出的矩形波经过电感线圈，被平滑化，成为模拟的所需的正弦波。SiCMISFET304具有生成用于进行该脉冲宽度调制动作的矩形波的功能。
这样，根据实施方式3，将在上述的实施方式1或上述的实施方式2中说明的半导体装置用于SiCMISFET304，从而能够以例如SiCMISFET304的高性能使逆变器等的电力变换装置高性能化。另外，由于SiCMISFET304具备长期可靠性，因此能够延长逆变器等的电力变换装置的使用年限。
另外，本实施方式的电力变换装置能够用于三相电动机系统。上述的图 32所示的负载301是三相电动机，逆变器模块302具备在上述的实施方式1 或上述的实施方式2中说明的半导体装置，从而能够实现三相电动机系统的高性能化、使用年限的长期化。
实施例4
具有在上述的实施方式1中说明的SiCMISFET的半导体装置以及具有在上述的实施方式2中说明的SiCMISFET的半导体装置，能够用于电力变换装置。参照图33对实施方式4的电力变换装置进行说明。图33是表示实施方式 4的电力变换装置(逆变器)的一例的电路图。
如图33所示，逆变器模块302具有开关元件即SiCMISFET304、二极管 305。在各单相中，在电源电压(Vcc)与负载(例如电动机)301的输入电位之间反并联地连接有SiCMISFET304和二极管305(上臂)，在负载301的输入电位与接地电位(GND)之间也反并联地连接有SiCMISFET元件304和二极管305(下臂)。即，在负载301中对各单相设有两个SiCMISFET304和两个二极管305，按照三相设有6个开关元件304和6个二极管305。并且，各SiCMISFET304的栅电极与控制电路303连接，由该控制电路303控制 SiCMISFET304。因此，由控制电路303控制在构成逆变器模块302的 SiCMISFET304中流过的电流，从而能够驱动负载301。
以下，对构成逆变器模块302的SiCMISFET304的功能进行说明。在实施方式1以及实施方式2中说明的SiCMISFET304与普通的DMOS相比能够获得高电流密度。因此，即使施加的栅电压与阈值电压的差(栅过驱动量)较小，也能够获得足够高的电流。因此，能够降低驱动所需的栅过驱动量，能够使栅驱动电路303成为单一电源。即，能够提供不需要直流电压变换器且使栅驱动电路303小型化并与逆变器模块302直接连接的实施方式4。通过采用实施方式4，能够提供机电一体化的小型系统。
实施例5
具有在上述的实施方式1中说明的SiCMISFET的半导体装置以及具有在上述的实施方式2中说明的SiCMISFET的半导体装置，能够用于电力变换装置。参照图34对实施方式5的电力变换装置进行说明。图34是表示实施方式 5的电力变换装置(逆变器)的一例的电路图。
如图34所示，逆变器模块402具有开关元件即SiCMISFET404。在各单相中，在电源电压(Vcc)与负载(例如电动机)401的输入电位之间连接有 SiCMISFET404(上臂)，在负载401的输入电位与接地电位(GND)之间也连接有SiCMISFET元件404(下臂)。即，在负载401中对各单相设有两个 SiCMISFET404，按照三相设有6个开关元件404。并且，各SiCMISFET404的栅电极与控制电路403连接，由该控制电路403控制SiCMISFET404。因此，由控制电路403控制在构成逆变器模块402的SiCMISFET404中流过的电流，从而能够驱动负载401。
以下对构成逆变器模块402的SiCMISFET404的功能进行说明。作为 SiCMISFET404的功能之一，有与实施方式3同样地生成用于进行脉冲宽度调制动作的矩形波的功能。此外，SiCMISFET404也发挥实施方式3的二极管 305的作用。在逆变器模块402中，在例如电动机那样在负载401中含有电感的情况下，在关断SiCMISFET404时，必然会放出电感所蓄积的能量(回流电流)。在实施方式3中，二极管305发挥该作用。另一方面，在实施方式5中，SiCMISFET404发挥该作用。即，在本实施方式5中采用同步整流驱动。这里，同步整流驱动是在回流时接通SiCMISFET404的栅、使SiCMISFET404逆导通的方法。
因此，回流时导通损失不仅由二极管的特性决定，而且由SiCMISFET404 的特性决定。另外，在进行同步整流驱动的情况下，为了防止上下臂发生短路，需要上下的SiCMISFET都关断的不动作时间。在该不动作时间的期间，由 SiCMISFET404的漂移层和p型主体层形成的内置PN二极管进行驱动。其中， SiC的载流子的行进距离比Si短，不动作时间的期间的损失较小。例如，与实施方式3的二极管305为SiC肖特基势垒二极管时相同。
这样，根据实施方式5，将在上述的实施方式1或上述的实施方式2中说明的半导体装置用于SiCMISFET404，从而也能够以例如SiCMISFET404的高性能减小回流时的损失。另外，由于不使用二极管，因此能够使逆变器等的电力变换装置小型化。此外，由于SiCMISFET404具有长期可靠性，因此能够延长逆变器等的电力变换装置的使用年限。
另外，本实施方式5的电力变换装置能够用于三相电动机系统。上述的图 34所示的负载401是三相电动机，逆变器模块402具备在上述的实施方式1 或上述的实施方式2中说明的半导体装置，能够实现三相电动机系统的高性能化、使用年限的长期化。
另外，实施方式5也与实施方式4同样地，能够将栅驱动电路403与逆变器模块402直接连接。因此，本实施方式5也适于机电一体化的小型系统。
实施例6
在上述的实施方式3、上述的实施方式4、或上述的实施方式5中说明的三相电动机系统，能够用于混合动力汽车、电动汽车、燃料电池汽车等汽车。参照图35以及图36对采用实施方式6的三相电动机系统的汽车进行说明。图 35是表示实施方式6的电动汽车的结构的一例的概略图，图36是表示实施方式6的升压转换器的一例的电路图。
如图35所示，电动汽车具备：能够使动力向连接有驱动轮501a以及驱动轮501b的驱动轴502输入并输出的三相电动机503、用于驱动三相电动机503 的逆变器504、电池505。此外，该电动汽车具备升压转换器508、继电器509、电子控制单元510，升压转换器508与连接有逆变器504的电力线506、连接有电池505的电力线507连接。
三相电动机503是同步发电电动机，具备埋入有永久磁铁的转子、卷绕有三相线圈的定子。逆变器504能够采用在上述的实施例3、上述的实施例4、或上述的实施例5中说明的逆变器。
如图36所示，升压转换器508是将逆变器513与电抗器511以及平滑用电容器512连接而构成的。逆变器513例如与在上述的实施方式5中说明的逆变器是同样的，逆变器内的元件结构也是同样的。在实施方式6中，例如与实施方式5同样地以由SiCMISFET514构成的图表示。
图35的电子控制单元510具备微处理器、存储装置、输入输出端口，接收来自检测三相电动机503的转子位置的传感器的信号、或电池505的充放电值等。并且，电子控制单元510输出用于对逆变器504、升压转换器508、以及继电器509进行控制的信号。
这样，根据实施方式6，电力变换装置即逆变器504以及升压转换器508，能够采用在上述的实施方式3、上述的实施方式4以及上述的实施方式5中说明的电力变换装置。另外，由三相电动机503、以及逆变器504等构成的三相电动机系统，能够采用在上述的实施方式3、上述的实施方式4、或上述的实施方式5中说明的三相电动机系统。由此，能够实现电动汽车的节能化、小型化、轻量化、省空间化。
此外，虽然在实施方式6中是对电动汽车进行了说明，但是对于也并用发动机的混合动力汽车、电池505为燃料电池组的燃料电池汽车，也同样地能够应用上述各实施方式的三相电动机系统。
实施例7
在上述的实施方式3、上述的实施方式4、以及上述的实施方式5中说明的三相电动机系统，能够用于铁路车辆。参照图37对实施方式7的采用三相电动机系统的铁路车辆进行说明。图37是表示实施方式7的铁路车辆中的转换器以及逆变器的一例的电路图。
如图37所示，从架空线OW(例如25kV)经由受电弓PG向铁路车辆供给电力。电压经由变压器609加压至1.5kV，并经转换器607从交流变换为直流。进而，经由电容器608并通过逆变器602从直流变换为交流，驱动负载 601即三相电动机。转换器607内的元件结构可以如上述的实施方式3那样并用SiCMISFET以及二极管，或者也可以如上述的实施方式5那样单独使用 SiCMISFET。在实施方式7中，例如示出了如实施方式5那样由SiCMISFET604 构成的图。此外，在图37中省略了在上述的实施方式3、上述的实施方式4 或上述的实施方式5中说明的控制电路。另外，图中符号RT表示线路、符号 WH表示车轮。
这样，根据实施方式7，转换器607能够使用在上述的实施方式3、上述的实施方式4、或上述的实施方式5中说明的电力变换装置。另外，由负载601、逆变器602、以及控制电路构成的三相电动机系统，能够使用在上述的实施方式3、上述的实施方式4、或上述的实施方式5中说明的三相电动机系统。由此，能够实现铁路车辆的节能化、地板下零部件的小型化以及轻量化。
以上，基于实施方式对本发明者完成的发明进行了具体说明，但是本发明当然不限于上述实施方式，在不脱离其要旨的范围内能够进行各种变更。
例如各部的材质、导电类型、以及制造条件等，当然不限于上述实施方式的记载，能够进行多种变形。这里，为了便于说明而固定半导体基板以及半导体膜的导电类型进行了说明，但是不限于上述实施方式记载的导电类型。
符号的说明
1：半导体芯片、2：源配线用电极(SiC功率MISFET形成区域、元件形成区域)、3：p型的浮置场限环、4：n++型的保护环、5：栅开口部、6：SiC 功率MISFET、7：源开口部、8：栅配线用电极、101：n+型的SiC基板(基板)、102：n-型的外延层、103：n+型的漏区域、104：SiC外延基板、105：p 型的主体层(井区域)、106：p++型的主体层电位固定区域、107：n++型的源区域、108-A：n+型的电流扩散区域、108-B：p+型的栅绝缘膜保护区域、109：沟槽、110：栅绝缘膜、111：栅电极、117：n型的高浓度JFET层。

Claims (15)

1.一种半导体装置，其特征在于，具有：
具有第一杂质浓度的第一导电类型的半导体基板；
在所述半导体基板的背面侧形成的背面电极；
在所述半导体基板的表面侧形成的比所述第一杂质浓度低的第二杂质浓度的所述第一导电类型的第一区域；
所述第一导电类型的第二区域；
比所述第一杂质浓度高的第二杂质浓度的所述第一导电类型的第三区域；
形成在所述第一区域上且形成在所述第二区域及所述第三区域的下方，并与所述第二区域和所述第三区域相接的与所述第一导电类型相反的第二导电类型的第四区域；
在所述第二区域、所述第四区域和所述第三区域上延展，比所述第四区域浅且底面与所述第四区域相接，第一侧面与所述第二区域相接，与所述第一侧面对置的第二侧面与所述第三区域相接的沟槽；
形成到比所述第二区域与所述第四区域的边界深的位置，将所述第一区域和所述第二区域电连接且位于上述沟槽之间的杂质浓度比所述第一区域高的所述第一导电类型的第五区域；
在所述沟槽的内壁形成的绝缘膜；以及
在所述绝缘膜上形成的栅电极。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述第五区域与所述绝缘膜之间，形成有所述第二导电类型的第六区域。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第六区域从所述第四区域延伸地形成。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第二区域的杂质浓度比所述第五区域的杂质浓度高。
5.根据权利要求1所述的半导体装置，其特征在于，
所述半导体基板的材质为碳化硅。
6.一种电力变换装置，具有权利要求1所述的半导体装置作为开关元件。
7.一种三相电动机系统，由权利要求6所述的电力变换装置将直流电力变换为交流电力来驱动三相电动机。
8.一种汽车，由权利要求7所述的三相电动机系统驱动车轮。
9.一种铁路车辆，由权利要求7所述的三相电动机系统驱动车轮。
10.一种半导体装置，其特征在于，具有：
第一导电类型的半导体基板；
在所述半导体基板的背面侧形成的漏电极；
在所述半导体基板的表面侧形成的所述第一导电类型的漂移层；
所述第一导电类型的源区域；
所述第一导电类型的电流扩散层；
形成在所述漂移层上且形成在所述源区域及所述电流扩散层的下方，并与所述源区域和所述电流扩散层相接的与所述第一导电类型相反的第二导电类型的主体层；
在所述源区域、所述主体层和所述电流扩散层上延展，比所述主体层浅且底面与所述主体层相接，第一侧面与所述电流扩散层相接，与所述第一侧面对置的第二侧面与所述源区域相接的沟槽；
形成到比所述电流扩散层与所述主体层的边界深的位置，将所述漂移层和所述电流扩散层电连接且位于上述沟槽之间的杂质浓度比所述漂移层高的所述第一导电类型的高浓度JFET层；
在所述沟槽的内壁形成的栅绝缘膜；以及
在所述栅绝缘膜上形成的栅电极。
11.根据权利要求10所述的半导体装置，其特征在于，
在所述高浓度JFET层与所述栅绝缘膜之间，形成有所述第二导电类型的栅绝缘膜保护层。
12.根据权利要求11所述的半导体装置，其特征在于，
所述栅绝缘膜保护层从所述主体层延伸地形成。
13.根据权利要求10所述的半导体装置，其特征在于，
所述电流扩散层的杂质浓度比所述高浓度JFET层的杂质浓度高。
14.根据权利要求10所述的半导体装置，其特征在于，
所述半导体基板的材质为碳化硅。
15.一种半导体装置的制造方法，其特征在于，
准备形成了具有第一杂质浓度的第一导电类型的外延层的半导体基板，
在所述外延层内形成与第一导电类型相反的第二导电类型的第一区域，
在所述第一区域内形成所述第一导电类型的第二区域，
利用第一掩模在所述外延层内与所述第二区域空出间隔地形成所述第一导电类型的第三区域，其中所述第一区域形成在所述第二区域及所述第三区域的下方，
利用开口部分与所述第一掩模有重叠的第二掩模在所述外延层内直到比所述第三区域的形成深度深的区域，形成将所述外延层和所述第三区域电连接且具有比所述第一杂质浓度高的第二杂质浓度的所述第一导电类型的第四区域，
形成在所述第二区域、所述第一区域和所述第三区域上延展并比所述第一区域浅且底面与所述第一区域相接，第一侧面与所述第二区域相接，与所述第一侧面对置的第二侧面与所述第三区域相接的沟槽，
上述第四区域位于上述沟槽之间，
在所述沟槽的内壁形成绝缘膜，
在所述绝缘膜上形成栅电极。
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