JP2019091754A - 炭化ケイ素半導体装置、電力変換装置および炭化ケイ素半導体装置の製造方法 - Google Patents

Abstract

【課題】炭化ケイ素半導体装置の性能を向上させる。【解決手段】ＳｉＣからなる半導体基板３Ｓの主面に形成されたｐ型のボディ層７Ｂには、ｎ＋＋型のソース領域８Ｓとｎ型の電流拡散領域９ｂとが、それらの間にボディ層７Ｂを介在させて配置されている。ソース領域８Ｓと電流拡散領域９ｂとの間には、ソース領域８Ｓおよび電流拡散領域９ｂより深く、ボディ層７Ｂより浅い複数の溝Ｔが、ソース領域８Ｓ、ボディ領域７Ｂおよび電流拡散領域９ｂに接して形成されている。複数の溝Ｔ内にはゲート電極の一部がゲート絶縁膜を介して埋め込まれている。このゲート電極は、低抵抗な多結晶Ｓｉからなり、ゲート配線部２Ｇｗを通じて外部引出用のゲート電極部と電気的に接続されている。ゲート配線部２Ｇｗは、金属からなり、溝Ｔの側面のうちのチャネルが形成される側面に沿って延在して配置されている。【選択図】図３

Description

本発明は、炭化ケイ素半導体装置、電力変換装置および炭化ケイ素半導体装置の製造技術に関し、例えば、炭化ケイ素（ＳｉＣ）基板上にパワートランジスタを設けたＳｉＣ半導体装置技術に関する。

本技術分野の背景技術として、特開２０１３−２１９１６１号公報（特許文献１）および国際公開第２０１５／１７７９１４号（特許文献２）がある。特許文献１には、トレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えたＳｉＣ半導体装置が開示されている。また、特許文献２には、トレンチ型ＤＭＯＳＦＥＴ（double diffused MOS FET）を備えたＳｉＣ半導体装置が開示されている。

特開２０１３−２１９１６１号公報 国際公開第２０１５/１７７９１４号

ところで、特許文献１のトレンチゲート型ＭＯＳＦＥＴの場合、ｐ型のボディ領域を貫通するように溝が形成され、その溝内にゲート絶縁膜を介してゲート電極が埋め込まれている。このトレンチゲート型ＭＯＳＦＥＴをＳｉＣ基板に形成した場合、耐圧を高くできるものの、その分、ケイ素（Ｓｉ）基板に形成した場合に比べて、ゲート絶縁膜にかかる電界が高くなり、ゲート絶縁耐圧の課題が生じる。

これに対して、特許文献２のトレンチ型ＤＭＯＳＦＥＴの場合、ゲート電極を埋め込む溝がｐ型のボディ領域を貫通せずｐ型のボディ領域内に形成されるので、ＳｉＣ基板に形成した場合でもゲート絶縁膜にかかる電界を特許文献１の場合より大幅に緩和できる。しかし、このようなトレンチ型ＤＭＯＳＦＥＴを有するＳｉＣ半導体装置においては、如何にして、性能を向上させるかが重要な課題となっている。

本発明の目的は、ＳｉＣ半導体装置の性能を向上させることが可能な技術を提供することにある。

上記課題を解決するために、本発明は、第１面とその反対側の第２面を有する炭化ケイ素基板の第２面上には第１導電型の第２半導体領域を介して第２導電型の第３半導体領域が設けられている。この第３半導体領域上には、共に第１導電型の第４半導体領域と第５半導体領域とが、それらの間に第３半導体領域を介して配置されている。また、第４半導体領域と第５半導体領域との間には、第４半導体領域および第５半導体領域より深く、かつ、第３半導体領域より浅い複数の溝が、第３半導体領域、第４半導体領域および第５半導体領域に接した状態で配置されている。この複数の溝内には、第１ゲート電極の一部がゲート絶縁膜を介して埋め込まれている。この第１ゲート電極は、第１ゲート電極と抵抗値が同一または第１ゲート電極より抵抗値が低いゲート配線を通じて外部引出用の第２ゲート電極と電気的に接続されている。そして、ゲート配線は、溝の側面のうちのチャネルが形成される第１側面の面方位に対して交差する方向に延在している。

本発明によれば、ＳｉＣ半導体装置の性能を向上させることができる。

上記した以外の課題、構成及び効果は、以下の実施の形態の説明により明らかにされる。

実施の形態の炭化ケイ素半導体装置を構成する半導体チップの一例の平面図である。 図１の破線で囲んだ領域の拡大平面図である。 図２の破線で囲んだ領域の拡大平面図である。 図２の破線で囲んだ領域の拡大平面図である。 図２の破線で囲んだ領域の拡大平面図である。 図３のＸ１−Ｘ１線の断面図である。 図３のＹ１−Ｙ１線の断面図である。 図３のＹ２−Ｙ２線の断面図である。 図３のＹ３−Ｙ３線の断面図である。 図１の半導体チップに形成されたトレンチ型ＤＭＯＳＦＥＴの要部斜視図である。 炭化ケイ素半導体装置の製造に用いる半導体ウエハの平面図である。 図１１の半導体ウエハの主面を側面側から見た説明図である。 図１１の半導体ウエハの主面を側面側から見た説明図である。 図１１の半導体ウエハの主面を側面側から見た説明図である。 本実施の形態の炭化ケイ素半導体装置を構成する半導体チップの平面図である。 実施の形態の炭化ケイ素半導体装置を適用した電力変換装置を有する負荷駆動システムの要部回路図である。 実施の形態の炭化ケイ素半導体装置を適用した電力変換装置を有する負荷駆動システムの変形例の要部回路図である。 実施の形態の炭化ケイ素半導体装置の製造工程を示す工程図である。 実施の形態の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図１９の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図２０の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図２１の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図２２の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図２３の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図２４の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図２５の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図２６の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図２７の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図２８の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図２９の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図３０の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 図３１の工程後の炭化ケイ素半導体装置の製造工程中の要部断面図である。 実施の形態の炭化ケイ素半導体装置の前工程後の半導体ウエハの平面図である。 図３７の場合の前工程後の半導体ウエハの平面図である。 典型的なトレンチゲート型ＭＯＳＦＥＴの断面図である。 トレンチゲート型ＭＯＳＦＥＴの溝を格子状に配置した場合を模式的に示した平面図である。 トレンチゲート型ＭＯＳＦＥＴの溝を縞状に配置した場合を模式的に示した平面図である。 図３７のＸ１００−Ｘ１００線の断面図である。 図３７のＸ１０１−Ｘ１０１線の断面図である。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足、説明等の関係にある。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。なお、「⁻」および「^＋」は、ｎ型（第１導電型）層またはｐ型（第２導電型）層における不純物濃度の高低を示したもので、例えば、「ｎ⁻⁻」、「ｎ⁻」、「ｎ」、「ｎ^＋」、「ｎ^＋＋」の順にｎ型の不純物の濃度が高くなることを示している。また、本願明細書において平面視とは、半導体基板の主面に垂直な方向から視た場合を意味する。また、図中の矢印Ｘ，Ｙは、平面視において互いに交差（好ましくは直交）する２つの方向を示している。以下、実施の形態について図面を用いて説明する。

＜発明者の検討＞
ＳｉＣ基板を用いたパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、Ｓｉ基板を用いたパワーＭＩＳＦＥＴと比較して高耐圧化および低損失化が可能であるため、省電力または環境配慮型のインバータ技術の分野等において注目されている。

ＳｉＣ基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳという）は、Ｓｉ基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳという）と比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、ＳｉＣは、Ｓｉと比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできるからである。

ところで、パワーＭＩＳＦＥＴの一例として縦型２重拡散ＭＯＳＦＥＴ（Double diffused MOS FET：以下、ＤＭＯＳという）がある。このＤＭＯＳにおいてオン抵抗に関して解決すべき課題の１つが、チャネル寄生抵抗である。低耐圧（例えば、６００Ｖ耐圧）のＤＭＯＳでは、チャネル寄生抵抗が寄生抵抗の主因であり、高耐圧（例えば、３３００Ｖ耐圧）のＤＭＯＳにおいてもドリフト抵抗の次に高い。したがって、ＳｉＣパワーＭＩＳには、チャネル寄生抵抗の低減が必要となる。

チャネル寄生抵抗が高い要因はＤＭＯＳのチャネル面となる４Ｈ−ＳｉＣ基板の表面のチャネル移動度の低さにある。この問題を解決するために、特許文献１には、高チャネル移動度が得られる（１１−２０）面や（１−１００）面をチャネルとして利用するトレンチゲート型ＭＯＳＦＥＴ（以下、トレンチゲート型ＭＯＳという）をＳｉＣ基板に形成する方法が開示されている。

図３５は典型的なトレンチゲート型ＭＯＳの断面図である。ｎ^＋型のＳｉＣ基板１００の主面上には、エピタキシャル層１０１が形成されている。このエピタキシャル層１０１には、下層から順に、ｎ⁻⁻型のドリフト層１０２およびｐ型のボディ層１０３が形成されている。このボディ層１０３の上部には、ｎ^＋＋型のソース領域１０４およびｐ^＋＋型の電位固定領域１０５が隣接した状態で形成されている。このエピタキシャル層１０１の上部には、エピタキシャル層１０１の上面からソース領域１０４およびボディ層１０３を貫通してドリフト層１０２に達する溝１０６が形成されている。そして、この溝１０６内には、ゲート絶縁膜１０７を介してゲート電極１０８が埋め込まれている。また、エピタキシャル層１０１上には、ゲート電極１０８を覆うように層間絶縁膜１０９が形成されている。この層間絶縁膜１０９上には、ソース電極１１０が形成されている。ソース電極１１０は、層間絶縁膜１０９に形成されたコンタクトホール１１１を通じてソース領域１０４および電位固定領域１０５と電気的に接続されている。一方、ＳｉＣ基板１００の裏面側には、ｎ^＋＋型のドレイン領域１１２が形成されている。このＳｉＣ基板１００の裏面には、シリサイド層１１３を介してドレイン電極１１４が形成されている。

ところで、一般的に４Ｈ−ＳｉＣ基板は、エピタキシャル層の成長時の欠陥を低減する観点から、Ｓｉ（０００１）面またはＣ（０００−１）面が＜１１−２０＞方向に４°微傾斜した面を主面として用いている。したがって、トレンチゲート型ＭＯＳをＳｉＣ基板１００上に形成した場合、（１１−２０）面から微傾斜した面や（１−１００）面など、ＤＭＯＳよりも高いチャネル移動度が得られる面を、チャネルとして利用できる。また、トレンチゲート型ＭＯＳは、その構造上、セル寸法をＤＭＯＳより小さくすることができる。また、トレンチゲート型ＭＯＳは、ＤＭＯＳよりチャネル幅を広くすることができる。したがって、高チャネル移動度を実現でき、かつ、幅広いチャネル幅を有するトレンチゲート型ＭＯＳを用いることにより、チャネル寄生抵抗を下げることができる。このトレンチゲート型ＭＯＳの低チャネル寄生抵抗は導通損失を低減させる効果がある。

一方、スイッチング損失を低減するためには、寄生ゲート抵抗を低減させる必要がある。この寄生ゲート抵抗を低減するには、セル配置の工夫が重要となる。図３６はトレンチゲート型ＭＯＳの溝を格子状に配置した場合を模式的に示した平面図である。また、図３７はトレンチゲート型ＭＯＳの溝を縞状に配置した場合を模式的に示した平面図である。

図３６に示す格子状構造の場合、寄生ゲート抵抗は格子状抵抗回路となり、図３７に示す縞状構造より寄生ゲート抵抗は低くなる。図３７に示す縞状構造は、図３６に示す格子状構造と比較して、上下のマスク合わせずれの問題が生じない点や、溝１０６の角部（耐圧に問題が生じ易い部分）が少ない点など利点が多いが、採用するためには、寄生ゲート抵抗を低減する必要がある。最も有効な手段は、図３７に示すように、複数の溝１０６の長手方向の両端側に、溝１０６内のゲート電極１０８より低抵抗なゲート配線１１５を設けることである。このトレンチゲート型ＭＯＳの場合、ゲート配線１１５の延在方向Ｙ１００が、溝１０６の長辺側の側面（チャネルが形成される面）の面方位Ｙ１０１に沿うように、ゲート配線１１５を配置することが最適である。実際、この最適配置は、Ｓｉ基板を用いたトレンチ型の絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ)で通常用いられている。

ここで、トレンチゲート型ＭＯＳのゲート配線の最適配置について図３８および図３９を用いてより具体的に説明する。図３８は図３７のＸ１００−Ｘ１００線の断面図である。溝１０６内にはゲート電極１０８の一部が埋め込まれている。このゲート電極１０８は、一般に多結晶Ｓｉで形成されており、溝１０６の長手方向端部で厚いフィールド絶縁膜１１６上まで引き出され、そのフィールド絶縁膜１１６上でゲート配線１１５と電気的に接続される。このゲート配線１１５は、一般に、抵抗率が多結晶Ｓｉの１／１００程度の金属で形成されている。

図３９は図３７のＸ１０１−Ｘ１０１線の断面図である。この断面では、ゲート電極１０８がアクティブ領域（ＳｉＣパワーＭＩＳ形成領域、素子形成領域）に配置されておらず、フィールド絶縁膜１１６とゲート配線１１５との間にのみ配置されている。これは、アクティブ領域では、ソース電極１１０をソース領域１０４および電位固定領域１０５と電気的に接続する必要があるためである。すなわち、溝１０６の隣接間で、ソース電極１１０とソース領域１０４および電位固定領域１０５とを接続する関係上、溝１０６の幅を狭くせざるを得ず、溝１０６の幅で規定されるゲート電極１０８の短手方向の電極幅も狭くせざるを得ない。ゲート電極１０８の電極幅は、一般的に１０μｍ以下である。このため、ゲート電極１０８を長手方向へ延在させるほどゲート抵抗は上昇する。

そこで、トレンチゲート型ＭＯＳでゲート抵抗を低減させるには、ゲート電極１０８の長手方向の距離を仕様許容内に収めながら、溝１０６の長手方向の端部からゲートパッド（図示せず）までの間に、ゲート電極１０８より低抵抗なゲート配線１１５を配置する必要がある。したがって、一般的なトレンチゲート型ＭＯＳでゲート抵抗を最も低減させるには、図３７に示すように、溝１０６の長手方向の端部領域に、溝１０６の長辺側の側面（チャネルが形成される面）の面方位Ｙ１０１に沿うように、ゲート配線１１５を配置することである。

ところで、上記のトレンチゲート型ＭＯＳをＳｉＣ基板に形成した場合、耐圧を高くできるものの、ｐ型のボディ層１０３を貫通する溝１０６内に形成されたゲート絶縁膜１０７部分にかかる電界が、トレンチゲート型ＭＯＳをＳｉ基板に形成した場合に比べて高くなり、ゲート絶縁耐圧に課題が生じる。

そこで、特許文献２には、溝がｐ型のボディ層を貫通せず、ｐ型のボディ層内に形成される、トレンチ型ＤＭＯＳ（ＴＥＤ型ＭＯＳＦＥＴ：Trench-etched double diffused MOS FET）が提案されている。この構造の場合、ＳｉＣ基板を用いた場合でも、溝内のゲート絶縁膜にかかる電界を大幅に緩和できるので、信頼性を確保できる。しかし、このようなトレンチ型ＤＭＯＳにおいては、さらなる性能の向上が望まれている。以下では、トレンチ型ＤＭＯＳにおいて、例えば、スイッチング損失を低減するためのゲート配線の最適な配置の仕方について説明する。

（実施の形態）
＜ＳｉＣ半導体装置の構造例＞
本実施の形態のＳｉＣ半導体装置は、例えば、トレンチ型ＤＭＯＳ（ＴＥＤ型ＭＯＳ）構造のパワートランジスタを有するスイッチングデバイス（パワー半導体装置）である。図１は本実施の形態のＳｉＣ半導体装置を構成する半導体チップの一例の平面図である。

半導体チップ（以下、単にチップという）１Ｃは、例えば、４Ｈ−ＳｉＣ基板を有する平面視で四角形状の薄板で構成されている。このチップ１Ｃの主面上には、トレンチ型ＤＭＯＳのソース電極２Ｓおよびゲート電極配線２Ｇが互いに絶縁された状態で配置されている。

ゲート電極配線２Ｇは、複数本のゲート配線部（ゲート配線）２Ｇｗと、１個のゲート電極部（第２ゲート電極）２Ｇｅとを一体で有している。図１ではゲート配線部２ＧｗをＹ方向（第１方向）に沿って３本並べて配置した場合を例示したが、これに限定されるものではなく、４本以上配置しても良い。また、ゲート電極部２Ｇｅは、ゲート配線部２Ｇｗより幅広に形成されており、例えば、チップ１ＣのＹ方向のほぼ中央に配置されている。ただし、ゲート電極部２Ｇｅの配置位置は、Ｙ方向の中央に限定されるものではなく、例えば、Ｙ方向の端部（図１の上端または下端）に配置しても良い。

ソース電極２Ｓおよびゲート電極配線２Ｇは、後述するように、チップ１Ｃの主面上に堆積された表面保護膜（図１には図示せず）で覆われているが、表面保護膜の一部に形成された開口部を通じて一部が露出されている。その開口部から露出されている部分は、ソース電極やゲート電極を外部に引き出すソースパッドおよびゲートパッドになっている。ゲートパッドは、ゲート電極部２Ｇｅに形成されている。このソースパッドやゲートパッドには、ボンディングワイヤ等が接合される。なお、ソース電極２Ｓおよびゲート電極配線２Ｇの下層には、後述の多結晶Ｓｉからなるゲート電極（第１ゲート電極）が形成されている。

図２は図１の破線で囲んだ領域の拡大平面図である。なお、図２は、ソース電極２Ｓおよびその下層の多結晶Ｓｉで形成されるゲート電極を取り除いた状態を示している。

チップ１Ｃの主面内においてゲート電極配線２Ｇの下層にはフィールド領域ＦＲが配置されている。このフィールド領域ＦＲに囲まれた領域（図１のゲート電極配線２Ｇに囲まれた領域）には、アクティブ領域ＡＲが配置されている。

このアクティブ領域ＡＲには、例えば、トレンチ型ＤＭＯＳを構成するストライプ型の単位セルＵＣが配置されている。単位セルＵＣは、平面視でＹ方向（第１方向）の寸法がＸ方向（第２方向）の寸法より長い帯状に形成されていて、Ｘ方向に沿って所定の間隔毎に複数並んで配置されている。

各単位セルＵＣには、複数の溝ＴがＹ方向に沿って所定の間隔毎に並んで配置されている。溝Ｔは、例えば、平面視で長方形（Ｘ方向の長さがＹ方向の長さより長い形状）に形成されている。この溝Ｔ内には、上記した多結晶Ｓｉからなるゲート電極の一部が埋め込まれている。すなわち、この溝Ｔの配置位置にトレンチ型ＤＭＯＳが形成されている。したがって、各単位セルＵＣには、複数のトレンチ型ＤＭＯＳが並列に接続されている。そして、複数の単位ＵＣが並列に接続されて全体として１つのパワートランジスタが形成されている。この単位セルＵＣを並列に接続した数（すなわち、アクティブ領域ＡＲ内に敷き詰められた単位セルＵＣの数）を多くし、アクティブ領域ＡＲに配置されるパワートランジスタのチャネル幅を大きくすることで、チップ１Ｃの全体のパワートランジスタのチャネル抵抗を下げることができる。

ここで、チップ１ＣのＹ方向の寸法によってはＹ方向の端から端まで単位セルＵＣを延在させるとゲート抵抗が大きくなり、パワートランジスタのスイッチング損失が増大してしまう場合がある。そこで、図１に示したように、単位セルＵＣに対して交差するように、Ｙ方向のほぼ中央にゲート配線部２Ｇｗを配置している。すなわち、ゲート配線部２ＧｗをＹ方向に沿って複数並べて配置している。これにより、単位セルＵＣのＹ方向の長さを短くすることができるので、ゲート抵抗を低減でき、パワートランジスタのスイッチング損失を低減できる。ただし、チップ１ＣのＹ方向の寸法が短い場合は、ゲート配線部２Ｇｗを２本（チップ１ＣのＹ方向の両端側にそれぞれ１本ずつ）配置する構成にしても良い。

図３〜図５は図２の破線で囲んだ領域の拡大平面図、図６は図３のＸ１−Ｘ１線の断面図、図７は図３のＹ１−Ｙ１線の断面図、図８は図３のＹ２−Ｙ２線の断面図、図９は図３のＹ３−Ｙ３線の断面図、図１０は図１のチップに形成されたトレンチ型ＤＭＯＳの要部斜視図である。なお、図３ではゲート配線部２Ｇｗの下層を透かして見せている。また、図３および図４では図面を見易くするためｐ型のボディ層および電位固定領域にハッチングを付している。また、図４では図面を見易くするため多結晶Ｓｉで形成されたゲート電極にハッチングを付している。

チップ１Ｃを構成する半導体基板３Ｓは、図６〜図１０に示すように、基板層（炭化ケイ素基板）３ＳＢと、その上に形成されたエピタキシャル層（炭化ケイ素層）３ＥＰとを有している。したがって、半導体基板３Ｓは、エピタキシャル層３ＥＰ側の主面と、その反対側の基板層３ＳＢ側の主面とを有している。エピタキシャル層３ＥＰ側の主面が上記チップ１Ｃの主面に相当している。

基板層３ＳＢは、例えば、ｎ^＋型の４Ｈ−ＳｉＣ基板からなり、その第１主面側（図６〜図１０の下側：第１面）には、ｎ^＋＋型のドレイン領域（第１半導体領域）４Ｄが形成されている。基板層３ＳＢおよびドレイン領域４Ｄには、例えば、窒素（Ｎ）またはリン（Ｐ）等のような不純物が含まれている。基板層３ＳＢの不純物濃度の好ましい範囲は、例えば、１×１０^１８〜１×１０^２１ｃｍ^−３である。また、ドレイン領域４Ｄの不純物濃度の好ましい範囲は、例えば、１×１０^１９〜１×１０^２１ｃｍ^−３である。

このドレイン領域４Ｄは、シリサイド層５を介してドレイン電極６Ｄと電気的に接続されている。ドレイン電極６Ｄは、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、アルミニウム（Ａｌ）膜とを基板層３ＳＢの主面から順に積層することで形成されている。なお、ドレイン電極６Ｄは、チップ１Ｃの基板層３ＳＢの主面内の全域を覆うように形成されている。

この基板層３ＳＢの第２主面（図６〜図１０の上側：第２面）上にはエピタキシャル層３ＥＰが形成されている。このエピタキシャル層３ＥＰは、例えば、基板層３ＳＢより不純物濃度の低いｎ⁻⁻型のＳｉＣからなり、このエピタキシャル層３ＥＰによりドリフト層（第２半導体領域）３ＤＲが形成されている。エピタキシャル層３ＥＰには、例えば、ＮまたはＰ等のような不純物が含まれている。エピタキシャル層３ＥＰの不純物濃度の好ましい範囲は、ＳｉＣパワートランジスタの素子定格に依存するが、例えば、１×１０^１４〜１×１０^１７ｃｍ^−３である。また、エピタキシャル層３ＥＰの厚さは、例えば、５〜５０μｍ程度である。

エピタキシャル層３ＥＰの主面側の上部（ドリフト層３ＤＲ上）には、ｐ型のボディ層（第３半導体領域）７Ｂが形成されている。ボディ層７Ｂは、エピタキシャル層３ＥＰの主面から基板層３ＳＢに向かって延び、エピタキシャル層３ＥＰの深さ方向の途中で終端している。エピタキシャル層３ＥＰの主面からのボディ層７Ｂの深さは、例えば、０．５〜２．０μｍ程度である。また、ボディ層７Ｂには、例えば、Ａｌまたはホウ素（Ｂ）等のような不純物が含まれている。ボディ層７Ｂの不純物濃度の好ましい範囲は、例えば、１×１０^１６〜１×１０^１９ｃｍ^−３である。

また、図３に示すように、エピタキシャル層３ＥＰの主面内には、Ｙ方向に延在するｎ^＋＋型のソース領域（第５半導体領域）８Ｓとｎ型の半導体領域９とが、それらの間にｐ型のボディ層７Ｂを介在させた状態でＸ方向に沿って交互に配置されている。

ソース領域８Ｓは、平面視でＹ方向（図２の単位セルＵＣの長手方向）に沿って帯状に形成されている。このソース領域８Ｓは、図６、図８および図１０に示すように、ボディ層７Ｂに内包されている。すなわち、ソース領域８Ｓは、エピタキシャル層３ＥＰの主面から基板層３ＳＢに向かって延び、ボディ層７Ｂの深さ方向の途中で終端している。エピタキシャル層３ＥＰの主面からのソース領域８Ｓの深さは、例えば、０．１〜０．６μｍ程度である。また、ソース領域８Ｓには、例えば、ＮまたはＰ等のような不純物が含まれている。ソース領域８Ｓの不純物濃度の好ましい範囲は、例えば１×１０^１９〜１×１０^２１ｃｍ^−３である。

また、図３および図４に示すように、ソース領域８Ｓ内には、複数のｐ^＋＋型の電位固定領域１０ＢがＹ方向に沿って所定の間隔毎に配置されている。この電位固定領域１０Ｂは、ボディ層７Ｂの電位を固定するためにソース電極２Ｓ（図６等参照）とボディ層７Ｂとを電気的に接続する導通領域である。ソース領域８Ｓおよび電位固定領域１０Ｂは、図６および図８に示すコンタクトホールＨｓを通じてソース電極２Ｓと電気的に接続されている。この電位固定領域１０Ｂは、エピタキシャル層３ＥＰの主面から深さ方向に延び、ボディ層７Ｂの深さ方向の途中で終端している。これにより、電位固定領域１０Ｂは、ボディ層７Ｂと電気的に接続されている。エピタキシャル層３ＥＰの主面からの電位固定領域１０Ｂの深さは、例えば、０．１〜０．３μｍ程度である。この電位固定領域１０Ｂには、例えば、ＡｌまたはＢ等のような不純物が含まれている。電位固定領域１０Ｂの不純物濃度の好ましい範囲は、例えば、１×１０^１９〜１×１０^２１ｃｍ^−３である。

また、ここでは、図３に示すように、電位固定領域１０Ｂが、例えば、平面視で略四角形状に形成されており、ソース領域８Ｓの幅方向（Ｘ方向）の中央位置に、ソース領域８Ｓの長手方向（Ｙ方向）に沿って所定の間隔毎に配置されている。このように電位固定領域１０Ｂを小面積にすることで、図２に示したアクティブ領域ＡＲ内に配置可能な単位セルＵＣの数を増やすことができるので、パワートランジスタのオン抵抗を低減できる。ただし、電位固定領域１０Ｂの数、大きさ、あるいは間隔は種々変更可能である。また、電位固定領域１０Ｂの平面視の形状も種々変更可能であり、例えば、電位固定領域１０Ｂの平面視での形状を、ソース領域８Ｓの長手方向に沿って連続的に延びる帯状にしても良い。この場合、ソース電極２Ｓとボディ層７Ｂとの間の抵抗を低減できるので、ボディ層７Ｂの電気的安定性を向上させることができる。

ｎ型の半導体領域９は、図３に示すように、平面視でＹ方向（図２の単位セルＵＣの長手方向）に沿って帯状に形成されている。ｎ型の半導体領域９は、その幅方向（Ｘ方向）中央のｎ⁻型のＪＦＥＴ領域（第６半導体領域）９ａと、その幅方向両側に接して設けられたｎ型の電流拡散領域（第４半導体領域）９ｂとを有している。

ＪＦＥＴ領域９ａは、図６、図９および図１０に示すように、エピタキシャル層３ＥＰの主面側から基板層３ＳＢに向かって延び、ドリフト層３ＤＲに達する位置で終端している。そして、ｎ⁻型のＪＦＥＴ領域９ａは、ｎ型の電流拡散領域９ｂとｎ⁻⁻型のドリフト層３ＤＲとの間に、電流拡散領域９ｂ、ボディ層７Ｂおよびドリフト層３ＤＲに接した状態で設けられている。このようにｎ型の電流拡散領域９ｂとｎ⁻⁻型のドリフト層３ＤＲとの間に、ｎ⁻⁻型のドリフト層３ＤＲより不純物濃度の高いｎ⁻型のＪＦＥＴ領域９ａを設けることでＪＦＥＴ抵抗を低減できる。エピタキシャル層３ＥＰの主面からのＪＦＥＴ領域９ａの深さは、例えば、０．５〜２．０μｍ程度である。また、ＪＦＥＴ領域９ａには、例えば、ＮまたはＰ等のような不純物が含まれている。ＪＦＥＴ領域９ａの不純物濃度の好ましい範囲は、例えば１×１０^１６〜１×１０^１７ｃｍ^−３である。

電流拡散領域９ｂは、図６および図１０に示すように、ｐ型のボディ層７Ｂ上に設けられ、ボディ層７Ｂとｎ⁻型のＪＦＥＴ領域９ａとに接した状態で設けられている。この電流拡散領域９ｂは、エピタキシャル層３ＥＰの主面から基板層３ＳＢに向かって延び、ボディ層７ＢおよびＪＦＥＴ領域９ａの深さ方向の途中で終端している。エピタキシャル層３ＥＰの主面からの電流拡散領域９ｂの深さは、例えば、０．１〜０．７μｍ程度である。また、電流拡散領域９ｂには、例えば、ＮまたはＰ等のような不純物が含まれている。電流拡散領域９ｂの不純物濃度の好ましい範囲は、例えば５×１０^１６〜５×１０^１８ｃｍ^−３である。

このようなｎ型の半導体領域９（ＪＦＥＴ領域９ａおよび電流拡散領域９ｂ）上には、図６、図９および図１０に示すように、ｐ型の電界緩和層１１が形成されている。エピタキシャル層３ＥＰの主面からの電界緩和層１１の深さは、例えば、０．０５〜０．３μｍ程度である。また、電界緩和層１１には、例えば、ＡｌまたはＢ等のような不純物が含まれている。電界緩和層１１の不純物濃度の好ましい範囲は、例えば、５×１０^１６〜５×１０^１８ｃｍ^−３である。

また、図３等に示すように、ソース領域８Ｓと半導体領域９との間には、上記した複数の溝Ｔが形成されている。この溝Ｔの部分にトレンチ型ＤＭＯＳが形成される。図１０に示すように、各トレンチ型ＤＭＯＳのチャネルは、主に溝Ｔの長辺側の側面（第１側面）に形成される他、溝Ｔの底面および溝ＴのＹ方向の隣接間のボディ層７Ｂの上面に形成される。なお、図１０の矢印はドレイン電流ｉｄが流れる方向を示している。

図３に示すように、各溝Ｔは、平面視でソース領域８Ｓ、ボディ層７Ｂおよび電流拡散領域９ｂに接するように形成されている。また、図６、図７および図１０に示すように、各溝Ｔはエピタキシャル層３ＥＰの主面から基板層３ＳＢに向かって延び、ボディ層７Ｂの深さ方向の途中で終端している。すなわち、各溝Ｔの底面は、ボディ層７Ｂに接している。エピタキシャル層３ＥＰの主面からの溝Ｔの深さは、ソース領域８Ｓおよび電流拡散領域９ｂより深く、かつ、ボディ層７Ｂより浅く、例えば、０．１〜１．５μｍ程度である。また、図３〜図５に示すように、平面視で溝Ｔの長辺の長さ（トレンチ型ＤＭＯＳのチャネル長に並行なＸ方向の長さ）は、例えば、１〜３μｍ程度である。また、平面視で溝Ｔの短辺の長さ（トレンチ型ＤＭＯＳのチャネル幅に並行なＹ方向の長さ）は、例えば、０．１〜２μｍ程度である。さらに、平面視で溝Ｔの短方向（Ｙ方向）の隣接間隔は、例えば、０．１〜２μｍ程度である。

また、アクティブ領域ＡＲ（図２参照）のエピタキシャル層３ＥＰの主面上には、図６〜図９に示すように、溝Ｔの内面（側面および底面）をも覆うように、ゲート絶縁膜１５が形成されている。ゲート絶縁膜１５は、例えば、酸化シリコン膜（ＳｉＯ_２）からなり、その厚さは、例えば、０．０１〜０．１μｍ程度である。また、フィールド領域ＦＲ（図２参照）のエピタキシャル層３ＥＰの主面上には、図７〜図９に示すように、フィールド絶縁膜１６が形成されている。フィールド絶縁膜１６は、例えば、酸化シリコン膜（ＳｉＯ_２）からなり、その厚さは、ゲート絶縁膜１５より厚く、例えば、０．３〜２μｍ程度である。

さらに、図６〜図９に示すように、アクティブ領域ＡＲのエピタキシャル層３ＥＰの主面上には、ゲート絶縁膜１５を介してゲート電極（第１ゲート電極）１７Ｇが形成されている。ゲート電極１７Ｇは、例えば、低抵抗なｎ型の多結晶Ｓｉからなり、その厚さは、例えば、０．３〜１μｍ程度である。このゲート電極１７Ｇは、図４に示すように、一部（ソース電極２Ｓとソース領域８Ｓ等との接続部等）を除いて、エピタキシャル層ＥＰの主面（溝Ｔおよびフィールド絶縁膜１６）を覆うように形成されている。すなわち、複数の溝Ｔ内には、ゲート絶縁膜１５を介してゲート電極１７Ｇの一部が埋め込まれており、複数の溝Ｔ内のゲート電極１７Ｇは一体になっていて互いに電気的に接続されている。また、ゲート電極１７Ｇの一部は、フィールド絶縁膜１６上まで引き出されている。

また、図６〜図９に示すように、エピタキシャル層３ＥＰの主面上には、ゲート電極１７Ｇを覆うように層間絶縁膜１８ｉが形成されている。層間絶縁膜１８ｉは、例えば、酸化シリコン膜（ＳｉＯ_２）からなり、その厚さは、例えば、０．３〜２μｍ程度である。この層間絶縁膜１８ｉ上には、ソース電極２Ｓおよびゲート電極配線２Ｇ（ゲート配線部２Ｇｗおよびゲート電極部２Ｇｅ（図１参照））が形成されている。

ソース電極２Ｓは、例えば、Ｔｉ膜と、ＴｉＮ膜と、Ａｌ膜とを下層から順に積層することで形成されており、その厚さは、例えば、１〜１０μｍ程度である。ソース電極２Ｓは、層間絶縁膜１８ｉおよびゲート絶縁膜１５に穿孔されたコンタクトホールＨｓ（図６および図８参照）を通じてソース領域８Ｓおよび電位固定領域１０Ｂと電気的に接続されている。ただし、図６および図９に示すように、ソース電極２Ｓは、層間絶縁膜１８ｉによって下層のゲート電極１７Ｇとは電気的に絶縁されている。

一方、ゲート電極配線２Ｇ（ゲート配線部２Ｇｗおよびゲート電極部２Ｇｅ（図１参照））は、厚いフィールド絶縁膜１６の上層に形成されている。このゲート電極配線２Ｇのゲート配線部（ゲート配線）２Ｇｗは、図７〜図９に示すように、層間絶縁膜１８ｉに形成されたコンタクトホールＨｇを通じて下層のゲート電極１７Ｇと電気的に接続されている。

このゲート電極配線２Ｇ（ゲート配線部２Ｇｗおよびゲート電極部２Ｇｅ）の構成材料および厚さは、例えば、上記したソース電極２Ｓと同じである。すなわち、ゲート電極配線２Ｇ（ゲート配線部２Ｇｗおよびゲート電極部２Ｇｅ）は、下層のゲート電極１７Ｇよりも抵抗率の低い金属で構成されている。そして、ゲート配線部２Ｇｗは、図３〜図５に示すように、Ｘ方向に延在している。すなわち、ゲート配線部２Ｇｗは、図５に示すように、溝Ｔの長辺側の側面（チャネルが形成される側面：第１側面）に延在している。または、ゲート配線部２Ｇｗは、図５に示すように、溝Ｔの長辺側の側面の面方位に対して交差（直交）する方向に延在している。あるいは、ゲート配線部２Ｇｗは、チャネル電流が流れる方向（Ｘ方向）に延在している。この配置により、ゲート電極１７Ｇとゲート電極部２Ｇｅとを短い距離で電気的に接続できる。このように本実施の形態では、ゲート電極１７Ｇとゲート電極部２Ｇｅ（ゲートパッド）との間に、ゲート電極１７Ｇよりも低抵抗なゲート配線部２Ｇｗを上記のように配置したことにより、ゲート抵抗を低減できるので、パワートランジスタのスイッチング損失を低減できる。したがって、ＳｉＣ半導体装置の動作周波数を向上させることができるので、ＳｉＣ半導体装置の性能を向上させることができる。なお、コンタクトホールＨｇは、平面視でゲート配線部２Ｇｗに沿って複数配置しても良いし、ゲート配線部２Ｇｗに沿って延びる平面視で帯形状にしても良い。また、コンタクトホールＨｇの底面（ゲート電極１７Ｇの上部）にシリサイド層を形成しても良い。これにより、ゲート配線部２Ｇｗとゲート電極１７Ｇとの接触抵抗を低減できる。なお、上記の例では、ゲート配線部２Ｇｗの抵抗値が、ゲート電極１７Ｇおよびゲート電極部２Ｇｅの抵抗値より低い場合について説明したが、ゲート配線部２Ｇｗの抵抗値がゲート電極１７Ｇおよびゲート電極部２Ｇｅの抵抗値と同一の場合もある。その場合でも上記のようなゲート配線部２Ｇｗの配置の仕方によりゲート抵抗を低減できるので、パワートランジスタのスイッチング損失を低減できる。

また、図７〜図９に示すように、層間絶縁膜１８ｉ上には、ゲート電極配線２Ｇおよびソース電極２Ｓを覆うように表面保護膜１９が形成されている。この表面保護膜１９には、上記したようにソース電極２Ｓの一部が露出される開口部Ｈｓｐが形成されており、その開口部Ｈｓｐから露出するソース電極２Ｓの一部がソースパッドになっている。また、表面保護膜１９には、上記したようにゲート電極部２Ｇｅの一部が露出される開口部（図示せず）が形成されており、その開口部から露出するゲート電極部２Ｇｅの一部がゲートパッドになっている。表面保護膜１９の厚さは、例えば、１〜１０μｍ程度である。

＜トレンチ型ＤＭＯＳの動作説明＞
次に、トレンチ型ＤＭＯＳの動作例について図６および図１０を参照して説明する。ＳｉＣ半導体装置のゲート電極（すなわち、図６のゲート電極１７Ｇ）に正電圧を印加すると、溝Ｔの長辺側の側面のｐ型のボディ層７Ｂ、溝Ｔの底面のｐ型のボディ層７Ｂおよび溝Ｔの隣接間のｐ型のボディ層７Ｂにおいてゲート絶縁膜１５が接する部分にチャネルが形成される。これにより、ソース電極２Ｓからｎ^＋＋型のソース領域８Ｓ、チャネルおよびｎ型の電流拡散領域９ｂを順に介してドレイン電極６Ｄに電子（キャリア）が流れる。すなわち、ドレイン電極６Ｄからｎ型の電流拡散領域９ｂ、チャネルおよびｎ^＋＋型のソース領域８Ｓを順に介してソース電極２Ｓにドレイン電流ｉｄが流れる。

このように本実施の形態のトレンチ型ＤＭＯＳでは、溝Ｔの長辺側の側面等がチャネル領域となるため、４Ｈ−ＳｉＣ基板の主面にチャネル領域が形成される場合と比較して、チャネル移動度を向上させることができる。また、溝Ｔを形成しない通常のＤＭＯＳ構造と比較して、チャネル幅を広くすることができるので、電流密度を向上させることができる。したがって、トレンチ型ＤＭＯＳのチャネル抵抗を低減できるので、パワートランジスタの電力変換効率および動作効率を向上させることができる。

また、溝Ｔはｐ型のボディ層７Ｂ内に形成されるので、通常のトレンチゲート型ＭＯＳ（溝がボディ層を貫通する構造）と比較して、耐圧保持時に溝Ｔの表面に形成されたゲート絶縁膜１５にかかる電界を大幅に緩和できる。このため、通常のＳｉＣ・ＤＭＯＳやトレンチゲート型ＭＯＳと比較して、パワートランジスタの信頼性を向上させることができる。

さらに、ゲート電極部２Ｇｅ（ゲートパッド）とゲート電極１７Ｇとの間に上記のようにゲート配線部２Ｇｗを配置したことにより、ゲート抵抗を低減でき、パワートランジスタのスイッチング損失を低減できる。したがって、導通損失およびスイッチング損失を低減できるので、パワートランジスタの電力変換効率および動作効率を向上させることができる。

＜ミラー指数との関係＞
次に、本実施の形態のＳｉＣ半導体装置とＳｉＣ基板のミラー指数との関係について図１１〜図１５を参照して説明する。

図１１はＳｉＣ半導体装置の製造に用いる半導体ウエハの平面図、図１２〜図１４は図１１の半導体ウエハの主面を側面側から見た説明図である。なお、図１１〜図１４では、理解をし易くするためミラー指数を記した。

半導体ウエハ（以下、単にウエハという）３Ｗは、例えば、４Ｈ−ＳｉＣ基板からなり、一般的に図１１および図１２に示すような方位の関係を有している。そして、上記したように、一般的に４Ｈ−ＳｉＣ基板で構成されるウエハ３Ｗは、エピタキシャル層３ＥＰ（図６等参照）の成長時の欠陥を低減するために、図１２に示すように、Ｓｉ（０００１）面またはＣ（０００−１）面が、＜１１−２０＞方向に４°微傾斜した面を主面（第２面：上記したドレイン電極６Ｄが配置される主面とは反対側の主面）として用いる。このため、ウエハ３Ｗの主面に対して垂直に溝Ｔを形成した場合、チャネル移動度が高い（１１−２０）面や（−１−１２０）面を得ることはできず、図１３に示すように、｛１１−２０｝面に対して微傾斜した面を得ることになる。一方、チャネル移動度が高い（１−１００）面と（−１１００）面は溝Ｔの側面として得ることができる。したがって、トレンチ型ＤＭＯＳのチャネル形成面（図３等に示した溝Ｔの長辺側の側面（第１側面））として（１−１００）面と（−１１００）面を用いることが適当である。この場合、図１３に示すように、溝Ｔの長辺側の側面（チャネル形成面）は、断面視で（１１−２０）面および（−１―１２０）面に対して４°（＝θ）傾いた状態で形成される。

また、溝Ｔの長辺側の側面（チャネル形成面）が（１−１００）面と（−１１００）面とであることから、図１４に示すように、断面視でゲート配線部２Ｇｗの延在方向は、＜１１−２０＞方向（すなわち、［１１−２０］方向および［−１−１２０］方向）に対して４°（＝θ）微傾斜した方向となる。この場合、上記したゲート電極部２Ｇｅ（ゲートパッド）の配置位置は、ゲート配線部２Ｇｗの延在方向の一端側であってチップ１Ｃの（１１−２０）面または（−１−１２０）面の側面近傍に配置するのが適当である。ここで、図１５は本実施の形態のＳｉＣ半導体装置を構成するチップの平面図である。なお、図１５では、理解をし易くするためミラー指数を記すとともに、図面を見易くするためにソース電極を取り外した状態を示した。

図１５では、ゲート電極部２Ｇｅ（ゲートパッド）が、例えば、チップ１Ｃの（１１−２０）面側（図１５の右端側）に配置されている。ただし、ゲート電極部２Ｇｅ（ゲートパッド）は、＜１１−２０＞方向の両端のいずれか一方に配置されていることが好ましく、（１１−２０）面の反対側の（−１−１２０）面側（図１５の左端側）に配置しても良い。また、ゲート電極部２Ｇｅ（ゲートパッド）は、複数のゲート配線部２Ｇｗの同じ延在方向の一端側に配置することが好ましい。また、ゲート配線部２Ｇｗは、平面視で＜１１−２０＞方向に延在した状態で配置されている。すなわち、ゲート配線部２Ｇｗは、＜１−１００＞方向に交差（直交）する方向に延在した状態で配置されている。

＜ＳｉＣ半導体装置の適用例＞
図１６は本実施の形態のＳｉＣ半導体装置を適用した電力変換装置を有する負荷駆動システムの要部回路図である。

負荷駆動システムＳＹは、負荷ＬＤと、負荷ＬＤの動作を制御するパワーモジュール（電力変換装置）ＰＭと、パワーモジュールＰＭの動作を制御する制御回路ＣＣとを有している。

パワーモジュールＰＭは、三相インバータ回路を有している。この三相インバータ回路は、三相交流電力を生成して負荷ＬＤに供給し、負荷ＬＤの動作を制御する回路であり、三相に対応する３個の単相インバータ回路ｉＶを備えている。この３個の単相インバータ回路ｉＶの各々は、例えば、三相インバータ回路のハーフブリッジ回路を構成する１単位（１相分）のインバータ回路（レグ）であり、高電位側の電源配線（第１電源配線）ＨＷと、低電位側の電源配線（第２電源配線）ＬＷとの間に並列に接続されている。

各単相インバータ回路ｉＶには、スイッチングデバイスとして動作する２つのパワートランジスタ（ＳｉＣ半導体装置、第１ＳｉＣ半導体装置、第２ＳｉＣ半導体装置）ＱＨ，ＱＬが電源配線ＨＷ，ＬＷ間に直列に接続されている。すなわち、各単相インバータ回路ｉＶは、高電位側の電源配線ＨＷと負荷ＬＤの入力との間に接続されたハイサイド用のパワートランジスタＱＨ（上アーム：第１パワートランジスタ）を有している。また、各単相インバータ回路ｉＶは、負荷ＬＤの入力と低電位側の電源配線ＬＷとの間に接続されたローサイド用のパワートランジスタＱＬ（下アーム：第２パワートランジスタ）とを有している。

また、各単相インバータ回路ｉＶの各パワートランジスタＱＨ，ＱＬには、ダイオードＤｆが逆方向に並列に接続されている。このダイオードＤｆは、負荷ＬＤにインダクタンスがある場合に、そのインダクタンスに蓄えられた還流電流を放出するための還流電流用のダイオードである。なお、各単相インバータ回路ｉＶには、２個のパワートランジスタＱＨ，ＱＬと、２個のダイオードＤｆ，Ｄｆとが設けられているので、パワーモジュールＰＭ（三相インバータ回路）には、６個のパワートランジスタと６個のダイオードとが設けられている。

制御回路ＣＣは、各パワートランジスタＱＨ，ＱＬを駆動し、各パワートランジスタＱＨ，ＱＬのスイッチング動作を制御することで三相インバータ回路の動作を制御する回路であり、各単相インバータ回路ｉＶのパワートランジスタＱＨ，ＱＬのゲート電極と電気的に接続されている。制御回路ＣＣは、例えば、矩形波のパルス幅を変化させるパルス幅変調動作を行っている。すなわち、制御回路ＣＣは、各単相インバータ回路ｉＶのパワートランジスタＱＨ，ＱＬのオンオフ時間の幅を調整することで、出力される交流の電圧振幅や周波数を制御するようになっている。

このようなパワーモジュールＰＭ（三相インバータ回路）の動作時には、単相インバータ回路ｉＶのパワートランジスタＱＨ，ＱＬが同時にオンしないように、パワートランジスタＱＨ，ＱＬを交互にオンオフさせる。例えば、ハイサイド用のパワートランジスタＱＨがオン、ローサイド用のパワートランジスタＱＬがオフすると、出力の電位は高電位側の電源配線ＨＷの電位となる。逆に、ハイサイド用のパワートランジスタＱＨがオフ、ローサイド用のパワートランジスタＱＬがオンすると出力の電位は低電位側の電源配線ＬＷの電位となる。そして、三相インバータ回路の３つの出力配線Ｕ，Ｖ，Ｗに接続される各単相インバータ回路ｉＶのパワートランジスタＱＨのオンオフのタイミングを１２０°ずらすことで三相交流電力を生成する。これにより、負荷ＬＤを駆動することができる。

このように本実施の形態のパワーモジュールＰＭでは、三相インバータ回路を構成するパワートランジスタＱＨ，ＱＬを本実施の形態のＳｉＣ半導体装置で構成することにより、パワーモジュールＰＭの小型化や高性能化を実現できる。また、オン抵抗の小さな本実施の形態のＳｉＣ半導体装置を用いることで、発熱量を低減できるので、冷却用のヒートシンク等を小型化できる。このため、パワーモジュールＰＭを小型化および軽量化できる。また、本実施の形態のＳｉＣ半導体装置においてはゲート絶縁膜の信頼性が高いので、これを用いたパワーモジュールＰＭの信頼性をも向上させることができる。

上記負荷としては、蛍光灯、ヒータまたはモータを例示できる。特に、電気自動車等の動力源である三相誘導モータを負荷ＬＤとすることで、三相インバータ回路により三相誘導モータに供給される三相交流電力の電圧や周波数をきめ細やかに制御できるので、電気自動車等の走行性とエネルギー効率とを向上させることができる。また、上記したようにパワーモジュールＰＭの小型化および高性能化を実現できるので、パワーモジュールＰＭを含む負荷駆動システムＳＹの小型化および高性能化をも実現できる。

図１７は本実施の形態のＳｉＣ半導体装置を適用した電力変換装置を有する負荷駆動システムの変形例の要部回路図である。

この変形例では、パワーモジュールＰＭを構成する三相インバータ回路に個別の還流電流用のダイオードが設けられておらず、パワートランジスタＱＨ，ＱＬ自体（パワートランジスタＱＨ，ＱＬの内蔵ダイオードＤｉ）が還流電流用のダイオードとして機能するようになっている。すなわち、還流時にパワートランジスタＱＨ，ＱＬをオンして逆導通させる。このため、還流時の導通損失はダイオードの特性ではなく、パワートランジスタの特性で決まる。また、還流時に同期整流駆動を行う場合は、上下アームの短絡を防ぐため、上下アームのパワートランジスタＱＨ，ＱＬが共にオフとなる不動作時間が必要となる。この不動作時間には、パワートランジスタＱＨ，ＱＬのｎ⁻⁻型のドリフト層３ＤＲとｐ型のボディ層７Ｂとによって形成される内蔵ダイオードＤｉが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の損失は小さく、上記内蔵ダイオードＤｉとしてＳｉＣショットキーバリアダイオードを用いた場合と同等である。

この図１７の変形例のパワーモジュールＰＭでは、三相インバータ回路の上下アームのパワートランジスタＱＨ，ＱＬとして本実施の形態のＳｉＣ半導体装置を用いることにより、パワートランジスタＱＨ，ＱＬが高性能であるため、還流時の損失を低減できる。また、還流電流用のダイオードを設けない分、パワーモジュールＰＭをさらに小型化できる。それ以外の効果は、図１６に示したパワーモジュールＰＭと同じである。また、負荷ＬＤの例も図１６で説明したものと同じである。

＜ＳｉＣ半導体装置の製造方法例＞
次に、本実施の形態のＳｉＣ半導体装置の製造方法の一例について図１８の工程に沿って、図１９〜図３４を参照して説明する。図１９〜図３２はＳｉＣ半導体装置の製造工程中の要部断面図である。なお、図１９〜図３２において、左は図３のＹ１−Ｙ１線に相当する箇所の断面図、右は図３のＸ１−Ｘ１線に相当する箇所の断面図である。

まず、図１１および図１２に示したウエハ３Ｗを製造ラインに導入する（Ｓｔ１００）。この段階のウエハ３Ｗは、例えば、ｎ^＋型の４Ｈ−ＳｉＣ基板（図６等に示した基板層３ＳＢ）からなり、平面視で略円形状の薄板で形成されている。このウエハ３Ｗには、例えば、Ｎ等のような不純物が含まれている。このウエハ３Ｗの不純物濃度は、例えば、１×１０^１８〜１×１０^２１ｃｍ^−３の範囲である。

また、ウエハ３Ｗを構成するｎ^＋型のＳｉＣ基板はＳｉ面とＣ面との両面を有するが、ｎ^＋型のＳｉＣ基板においてエピタキシャル層が形成される第２主面（第２面）は、Ｓｉ面またはＣ面のどちらでも良い。図１２で示したように、断面視でウエハ３Ｗにおいてエピタキシャル層が形成されるＳｉ（０００１）面またはＣ（０００−１）面は、＜１１−２０＞方向に４°微傾斜している。

続いて、図１９に示すように、ウエハ３Ｗの第２主面（第２面）上に、ＳｉＣからなるｎ⁻⁻型のエピタキシャル層３ＥＰをエピタキシャル成長法により形成する（Ｓｔ１０１）。エピタキシャル層３ＥＰには、例えば、ＮまたはＰ等のような不純物が含まれている。このエピタキシャル層３ＥＰの不純物濃度は、ＳｉＣパワートランジスタの素子定格に依存するが、ＳｉＣ基板（基板層３ＳＢ）の不純物濃度よりも低く、例えば、１×１０^１４〜１×１０^１７ｃｍ^−３の範囲である。また、エピタキシャル層３ＥＰの厚さは、例えば５〜５０μｍである。

続いて、図１９のウエハ３Ｗの第１主面（第１面）側の下部にｎ^＋＋型のドレイン領域４Ｄを形成する。ドレイン領域４Ｄには、例えば、ＮまたはＰ等のような不純物が含まれている。ドレイン領域４Ｄの不純物濃度は、ＳｉＣ基板（基板層３ＳＢ）の不純物濃度より高く、例えば、１×１０^１９〜１×１０^２１ｃｍ^−３の範囲である。

次いで、図２０に示すように、エピタキシャル層３ＥＰの主面上にｐ型のボディ層形成用のマスクＭ１を形成する。マスクＭ１の厚さは、例えば１．０〜３．０μｍ程度である。アクティブ領域におけるマスクＭ１の幅は、例えば１．０〜５．０μｍ程度である。マスク材料としては、例えば、無機材料の酸化シリコン（ＳｉＯ_２）膜、Ｓｉ膜、窒化シリコン（ＳｉＮ）膜や有機材料のレジスト膜、ポリイミド膜を用いることができる。

続いて、マスクＭ１越しに、エピタキシャル層３ＥＰの主面に、例えば、Ａｌ原子のような不純物をイオン注入する。これにより、アクティブ領域のエピタキシャル層３ＥＰの主面にｐ型のボディ層７Ｂを形成する。エピタキシャル層３ＥＰの主面からのボディ層７Ｂの深さは、例えば、０．５〜２．０μｍ程度である。また、ボディ層７Ｂの不純物濃度は、例えば、１×１０^１６〜１×１０^１９ｃｍ^−３の範囲である。

次いで、マスクＭ１を除去した後、エピタキシャル層３ＥＰの主面上に電位固定領域形成用のマスク（図示せず）を形成する。このマスクは、例えば、レジスト膜からなり、後の工程においてボディ層７Ｂの電位を固定する電位固定領域１０Ｂ（図８等参照）が形成される領域のみに開口部が設けられている。このマスクの厚さは、例えば、０．５〜３μｍ程度である。

続いて、電位固定領域形成用のマスク越しに、エピタキシャル層３ＥＰの主面に、例えば、Ａｌ原子のような不純物をイオン注入して、ｐ^＋＋型の電位固定領域１０Ｂ（図８等参照）を形成する。エピタキシャル層３ＥＰの表面からの電位固定領域１０Ｂの深さは、例えば０．１〜０．３μｍ程度である。電位固定領域１０Ｂの不純物濃度は、例えば１×１０^１９〜１×１０^２１ｃｍ^−３の範囲である。

次いで、電位固定領域形成用のマスクを除去した後、図２１に示すように、エピタキシャル層３ＥＰの主面上に電流拡散領域形成用のマスクＭ３を形成する。このマスクＭ３は、例えば、レジスト膜からなり、後の工程において電流拡散領域９ｂの全体および電界緩和層１１の一部が形成される領域に開口部が設けられている。マスクＭ３の厚さは、例えば、０．５〜３μｍ程度である。

続いて、マスクＭ３越しに、エピタキシャル層３ＥＰの主面に、例えば、Ｎ等のような不純物をイオン注入してアクティブ領域にｎ型の電流拡散領域９ｂを形成する。エピタキシャル層３ＥＰの主面からの電流拡散領域９ｂの深さは、例えば、０．１〜０．７μｍ程度である。また、電流拡散領域９ｂの不純物濃度は、例えば、５×１０^１６〜５×１０^１８ｃｍ^−３の範囲である。

続いて、同じマスクＭ３越しに、エピタキシャル層３ＥＰの主面に、例えば、Ａｌ原子のような不純物をイオン注入して、電流拡散領域９ｂ上にｐ型の電界緩和層１１の一部（端部）を形成する。エピタキシャル層３ＥＰの主面からの電界緩和層１１の深さは、例えば０．０５〜０．３μｍ程度である。また、電界緩和層１１の不純物濃度は、例えば、５×１０^１６〜５×１０^１８ｃｍ^−３の範囲である。

次いで、電流拡散領域形成用のマスクＭ３を除去した後、図２２に示すように、エピタキシャル層３ＥＰの主面上にソース領域形成用のマスクＭ４を形成する。このマスクＭ４は、例えば、レジスト膜からなり、後の工程においてソース領域が形成される領域に開口部が設けられている。マスクＭ４の厚さは、例えば、０．５〜３μｍ程度である。

続いて、マスクＭ４越しに、エピタキシャル層３ＥＰの主面に、例えば、Ｎ原子のような不純物をイオン注入して、アクティブ領域にｎ^＋＋型のソース領域８Ｓを形成する。エピタキシャル層３ＥＰの主面からのソース領域８Ｓの深さは、例えば０．１〜０．６μｍ程度である。また、ソース領域８Ｓの不純物濃度は、例えば、１×１０^１９〜１×１０^２１ｃｍ^−３の範囲である。

次いで、ソース領域形成用のマスクＭ４を除去した後、図２３に示すように、エピタキシャル層３ＥＰの主面上に、ＪＦＥＴ領域形成用のマスクＭ５を形成する。このマスクＭ５は、例えば、レジスト膜からなり、後の工程においてＪＦＥＴ領域９ａの全体および電界緩和層１１の一部（中央）が形成される領域に開口部が設けられている。マスクＭ５の厚さは、例えば、０．５〜３μｍ程度である。

続いて、マスクＭ５越しに、エピタキシャル層３ＥＰの主面に、例えば、Ｎ原子のような不純物をイオン注入して、アクティブ領域にｎ⁻型のＪＦＥＴ領域９ａを形成する。エピタキシャル層３ＥＰの主面からのＪＦＥＴ領域９ａの深さは、例えば０．５〜２．０μｍ程度である。また、ＪＦＥＴ領域９ａの不純物濃度は、例えば、１×１０^１５〜１×１０^１７ｃｍ^−３の範囲である。

続いて、同じマスクＭ５越しに、エピタキシャル層３ＥＰの主面に、例えば、Ａｌ原子のような不純物をイオン注入して、ＪＦＥＴ領域９ａ上にｐ型の電界緩和層１１の一部（中央）を形成する。エピタキシャル層３ＥＰの主面からの電界緩和層１１の深さおよび不純物濃度は、図２１で説明したのと同じである（Ｓｔ１０２）。

次いで、ＪＦＥＴ領域形成用のマスクＭ５を除去した後、ウエハ３Ｗの表面（エピタキシャル層３ＥＰの主面（図２３の上面）および基板層３ＳＢの主面（図２３の下面））上に、例えば、炭素（Ｃ）膜をプラズマＣＶＤ法等により形成する。Ｃ膜の厚さは、例えば、０．０３μｍ程度である。その後、ウエハ３Ｗに対して、例えば、１５００°以上の温度で２〜３分間程度の熱処理を施す。これにより、イオン注入した各不純物を活性化する。熱処理後、酸素プラズマ処理等によりＣ膜を除去する（Ｓｔ１０３）。

次いで、図２４に示すように、エピタキシャル層３ＥＰの主面上に、溝形成用のマスクＭ６を形成する。このマスクＭ６は、例えば、レジスト膜からなり、後の工程において溝Ｔが形成される領域に開口部が設けられている。マスクＭ６の厚さは、例えば、０．５〜３μｍ程度である。

続いて、マスクＭ６から露出するエピタキシャル層３ＥＰの一部をドライエッチングにより除去してエピタキシャル層３ＥＰの主面に溝Ｔを形成する。溝Ｔは、ソース領域８Ｓと電流拡散領域９ｂとの間にそれらに接した状態で形成される。溝Ｔの深さは、ｐ型の電界緩和層１１、ソース領域８Ｓおよび電流拡散領域９ｂより深いが、ｐ型のボディ層７Ｂより浅く、例えば、０．１〜１．５μｍ程度である。溝Ｔにおいて、パワートランジスタのチャネル長に沿う方向の長さは、例えば、１〜３μｍ程度である。溝Ｔにおいて、パワートランジスタのチャネル幅に沿う方向の長さは、例えば、０．１〜１μｍ程度である。さらに、パワートランジスタのチャネル幅に沿う方向の溝Ｔの隣接間隔は、例えば、０．１〜１μｍ程度である（Ｓｔ１０４）。

次いで、溝形成用のマスクＭ６を除去した後、エピタキシャル層３ＥＰの主面上に、例えば、厚さ０．３〜２μｍ程度の酸化シリコン膜をプラズマＣＶＤ法等により堆積する。続いて、その酸化シリコン膜上にフィールド絶縁膜形成用のマスク（図示せず）を形成する。このマスクは、例えば、レジスト膜からなり、その厚さは、例えば、０．５〜３μｍ程度である。その後、フィールド絶縁膜形成用のマスクから露出する酸化シリコン膜の一部をエッチングにより除去した後、フィールド絶縁膜形成用のマスクを除去する。これにより、図２５に示すように、エピタキシャル層３ＥＰの主面上にフィールド絶縁膜１６を形成する（Ｓｔ１０５）。

その後、エピタキシャル層３ＥＰの主面（溝Ｔの内面（側面および底面）を含む）上にゲート絶縁膜１５を形成する。ゲート絶縁膜１５は、例えば、熱ＣＶＤ（Chemical Vapor Deposition）法により形成された酸化シリコン（ＳｉＯ_２）膜からなり、その厚さは、例えば、０．０１〜０．１μｍ程度である（Ｓｔ１０６）。

次いで、図２６に示すように、エピタキシャル層３ＥＰの主面（ゲート絶縁膜１５およびフィールド絶縁膜１６）上に、例えば、ｎ型の多結晶Ｓｉからなる導体膜１７をＣＶＤ法等により堆積する。導体膜１７の厚さは、例えば、０．３〜１μｍ程度である。続いて、その導体膜１７上に、ゲート電極形成用のマスクＭ８を形成する。このマスクＭ８は、例えば、レジスト膜からなり、ゲート電極形成領域を覆い、それ以外を露出させるように設けられている。その後、このマスクＭ８から露出する導体膜１７の一部をドライエッチングにより除去した後、マスクＭ８を除去する。これにより、図２７に示すように、導体膜１７で形成されるゲート電極１７Ｇを形成する（Ｓｔ１０７）。

次いで、エピタキシャル層３ＥＰの主面上に、ゲート電極１７Ｇおよびゲート絶縁膜１５を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜１８ｉをプラズマＣＶＤ法等により堆積する。続いて、層間絶縁膜１８ｉ上に、ソースコンタクト形成用のマスクＭ９を形成する。このマスクＭ９は、例えば、レジスト膜からなり、後の工程においてコンタクトホールが形成される領域に開口部が設けられている。その後、このマスクＭ９から露出する層間絶縁膜１８ｉの一部をドライエッチングにより除去した後、マスクＭ９を除去する。これにより、図２８に示すように、層間絶縁膜１８ｉにコンタクトホールＨｓを形成する。コンタクトホールＨｓからはソース領域８Ｓおよび電位固定領域１０Ｂが露出される。

次いで、図２９に示すように、層間絶縁膜１８ｉ上に、ゲートコンタクト形成用のマスクＭ１０を形成した後、マスクＭ１０から露出する層間絶縁膜１８ｉの一部をドライエッチングにより除去して層間絶縁膜１８ｉの一部にコンタクトホールＨｇを形成する。コンタクトホールＨｇからはゲート電極１７Ｇの一部が露出されている。続いて、マスクＭ１０を除去した後、図３０に示すように、層間絶縁膜１８ｉ上（コンタクトホールＨｓ，Ｈｇ内を含む）に、例えば、Ｔｉ膜、ＴｉＮ膜およびＡｌ膜を下層から順にスパッタリング法等により積層して導体膜２を堆積する。Ａｌ膜の厚さは、例えば、２．０μｍ以上が好ましい。

次いで、導体膜２上に、電極形成用のマスクＭ１１を形成した後、マスクＭ１１から露出する導体膜２の一部をドライエッチングにより除去して、図３１に示すように、導体膜２で形成されるゲート電極配線２Ｇ（ゲート電極部２Ｇｅ（図１参照）およびゲート配線部２Ｇｗ）とソース電極２Ｓとを同時に形成する（Ｓｔ１０８）。続いて、ゲート電極配線２Ｇ（図１参照）およびソース電極２Ｓを覆うように、層間絶縁膜１８ｉ上に、例えば、酸化シリコン膜からなる表面保護膜１９をＣＶＤ法等により堆積する（Ｓｔ１０９）。

その後、表面保護膜１９の上にパッド開口部形成用のマスクＭ１２を形成し、マスクＭ１２から露出する表面保護膜１９の一部をドライエッチングにより除去した後、マスクＭ１２を除去する。これにより、図３２に示すように、表面保護膜１９に、ゲート電極部２Ｇｅ（図１参照）の一部が露出するゲートパッド用の開口部（図示せず）と、ソース電極２Ｓの一部が露出するソースパッド用の開口部Ｈｓｐとを形成する。

次いで、基板層３ＳＢの主面（図３２の下部）に、例えば、厚さが０．１μｍ程度の金属膜をスパッタリング法等により堆積した後、レーザーシリサイド化熱処理等を施す。これにより、金属膜とドレイン領域４ＤのＳｉとを反応させて、ドレイン領域４Ｄを覆うようにシリサイド層５を形成する。続いて、シリサイド層５を覆うように、シリサイド層５上に、Ｔｉ膜、Ｎｉ膜および金（Ａｕ）膜を下層から順にスパッタリング法等により堆積してドレイン電極６Ｄを形成する。ドレイン電極６Ｄの厚さは、例えば、０．５〜１μｍ程度である。その後、ウエハ３Ｗに形成された複数のチップ形成領域（図１のチップ１Ｃに相当）に対して電気的特性試験を実施して前工程を終了する。ここで、図３３は本実施の形態のＳｉＣ半導体装置の前工程後のウエハの平面図、図３４は図３７の場合の前工程後のウエハの平面図である。図３３および図３４では、説明を分かり易くするためにミラー指数を示した。図３３に示すように、本実施の形態の前工程後のウエハ３Ｗでは、複数のチップ形成領域１ＣＲの各々において、ゲート電極部２Ｇｅが（１１−２０）面側（図３３の右側）に配置される。これに対して、図３４のウエハ１００Ｗでは、複数のチップ形成領域１００ＣＲの各々において、ゲート電極部１１５Ｇｅが（−１１００）面側（図３４の上側）に配置される。

次いで、後工程（組立工程）に移行する。ここでは、ウエハ３Ｗから良品のチップ形成領域１ＣＲ（図３３参照）を切り出してチップ１Ｃ（図１参照）を得る（ダイシング工程）。続いて、ウエハ３Ｗから切り出された良品のチップ１Ｃをリードフレーム（図示せず）のダイパッド上に搭載する(ダイボンド工程)。その後、チップ１Ｃのゲートパッドおよびソースパッドとリードフレームのリードとをボンディングワイヤ等のような外部配線（図示せず）で接続する（ワイヤボンディング工程）。その後、チップ１Ｃ、ボンディングワイヤおよびリードをパッケージングしてＳｉＣ半導体装置を製造する。

なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

また、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、各部の導電型を固定して説明したが、前述の実施の形態に記載した導電型に限定されない。

また、パワートランジスタの「ソース」や「ドレイン」の機能は、異なる極性のパワートランジスタを採用する場合や、回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができる。

また、本明細書において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合等も含む。

１Ｃ 半導体チップ
２Ｓ ソース電極
２Ｇ ゲート電極配線
２Ｇｅ ゲート電極部
２Ｇｗ ゲート配線部
３Ｗ 半導体ウエハ
３Ｓ 半導体基板
３ＳＢ 基板層
３ＥＰ エピタキシャル層
３ＤＲ ドリフト層
４Ｄ ドレイン領域
５ シリサイド層
６Ｄ ドレイン電極
７Ｂ ボディ層
８Ｓ ソース領域
９ 半導体領域
９ａ ＪＦＥＴ領域
９ｂ 電流拡散領域
１０Ｂ 電位固定領域
１１ 電界緩和層
１５ ゲート絶縁膜
１６ フィールド絶縁膜
１８ｉ 層間絶縁膜
１９ 表面保護膜
ＡＲ アクティブ領域
ＦＲ フィールド領域
ＵＣ 単位セル
Ｔ 溝
Ｈｓ，Ｈｇ コンタクトホール
Ｈｓｐ 開口部
ＳＹ 負荷駆動システム
ＰＭ パワーモジュール
ＬＤ 負荷
ＣＣ 制御回路
ＱＨ，ＱＬ パワートランジスタ
Ｄｆ ダイオード
Ｄｉ 内蔵ダイオード
ＨＷ 高電位側の電源配線
ＬＷ 低電位側の電源配線
Ｕ，Ｗ，Ｖ 出力配線

Claims (11)

1. 第１面および前記第１面の反対側の第２面を有する第１導電型の炭化ケイ素基板と、
   前記第１面に設けられた第１不純物濃度の第１導電型の第１半導体領域と、
   前記第２面上に設けられ、前記第１不純物濃度より低い第２不純物濃度に設定された炭化ケイ素層で構成される第１導電型の第２半導体領域と、
   前記第２半導体領域上に設けられ、前記第１導電型とは反対の第２導電型に設定された第３半導体領域と、
   前記第３半導体領域上に設けられた第１導電型の第４半導体領域と、
   前記第３半導体領域上に設けられ、平面視で前記第３半導体領域を介して前記第４半導体領域と隣り合う第１導電型の第５半導体領域と、
   前記第２半導体領域、前記第３半導体領域および前記第４半導体領域に接し、前記第２半導体領域と前記第４半導体領域とを電気的に接続する第１導電型の第６半導体領域と、
   前記第４半導体領域と前記第５半導体領域との間に形成され、前記第３半導体領域、前記第４半導体領域および前記第５半導体領域に接し、前記第４半導体領域および前記第５半導体領域より深く、かつ、前記第３半導体領域より浅い複数の溝と、
   前記複数の溝内の各々にゲート絶縁膜を介して一部が埋め込まれた第１ゲート電極と、
   前記第１ゲート電極の抵抗値と同一または前記第１ゲート電極の抵抗値より低い部材からなり、前記第１ゲート電極を外部に引き出す第２ゲート電極と、
   前記第１ゲート電極の抵抗値と同一または前記第１ゲート電極の抵抗値より低い部材からなり、前記溝の側面のうちのチャネルが形成される第１側面の面方位に対して交差するように配置され、前記第１ゲート電極と前記第２ゲート電極とを電気的に接続するゲート配線と、
   を備える、炭化ケイ素半導体装置。
2. 請求項１記載の炭化ケイ素半導体装置において、前記第１ゲート電極は多結晶シリコンからなり、前記第２ゲート電極および前記ゲート配線は金属からなる、炭化ケイ素半導体装置。
3. 請求項１記載の炭化ケイ素半導体装置において、前記溝の前記第１側面は、（１−１００）面または（−１１００）面である、炭化ケイ素半導体装置。
4. 請求項１記載の炭化ケイ素半導体装置において、断面視で、前記第１側面は、（１１−２０）面および（−１−１２０）面に対して４°傾いている、炭化ケイ素半導体装置。
5. 請求項１記載の炭化ケイ素半導体装置において、前記ゲート配線が、前記第１側面に交差する方向に沿って複数並んで配置されている、炭化ケイ素半導体装置。
6. 請求項１記載の炭化ケイ素半導体装置において、断面視で前記ゲート配線の延在方向が、[１１−２０]方向および[−１−１２０]方向に対して４°傾斜している、炭化ケイ素半導体装置。
7. 請求項１記載の炭化ケイ素半導体装置において、前記第２ゲート電極が、前記ゲート配線の延在方向の一端側に配置されている、炭化ケイ素半導体装置。
8. 請求項７記載の炭化ケイ素半導体装置において、前記第２ゲート電極が、（１１−２０）面または（−１−１２０）面側に配置されている、炭化ケイ素半導体装置。
9. 請求項１記載の炭化ケイ素半導体装置において、
   前記第１半導体領域はドレイン領域であり、
   前記第２半導体領域はドリフト層であり、
   前記第３半導体領域はボディ層であり、
   前記第４半導体領域は電流拡散領域であり、
   前記第５半導体領域はソース領域である、炭化ケイ素半導体装置。
10. 第１電源配線と、
    前記第１電源配線より低電位の第２電源配線と、
    前記第１電源配線と前記第２電源配線との間に直列に接続された第１パワートランジスタおよび第２パワートランジスタと、
    を備え、
    前記第１パワートランジスタを有する第１炭化ケイ素半導体装置および前記第２パワートランジスタを有する第２炭化ケイ素半導体装置は、
    第１面および前記第１面の反対側の第２面を有する第１導電型の炭化ケイ素基板と、
    前記第１面に設けられた第１不純物濃度の第１導電型の第１半導体領域と、
    前記第２面上に設けられ、前記第１不純物濃度より低い第２不純物濃度に設定された炭化ケイ素層で構成される第１導電型の第２半導体領域と、
    前記第２半導体領域上に設けられ、前記第１導電型とは反対の第２導電型に設定された第３半導体領域と、
    前記第３半導体領域上に設けられた第１導電型の第４半導体領域と、
    前記第３半導体領域上に設けられ、平面視で前記第３半導体領域を介して前記第４半導体領域と隣り合う第１導電型の第５半導体領域と、
    前記第２半導体領域、前記第３半導体領域および前記第４半導体領域に接し、前記第２半導体領域と前記第４半導体領域とを電気的に接続する第１導電型の第６半導体領域と、
    前記第４半導体領域と前記第５半導体領域との間に形成され、前記第３半導体領域、前記第４半導体領域および前記第５半導体領域に接し、前記第４半導体領域および前記第５半導体領域より深く、かつ、前記第３半導体領域より浅い複数の溝と、
    前記複数の溝内の各々にゲート絶縁膜を介して一部が埋め込まれた第１ゲート電極と、
    前記第１ゲート電極の抵抗値と同一または前記第１ゲート電極の抵抗値より低い部材からなり、前記第１ゲート電極を外部に引き出す第２ゲート電極と、
    前記第１ゲート電極の抵抗値と同一または前記第１ゲート電極の抵抗値より低い部材からなり、前記溝の側面のうちのチャネルが形成される第１側面の面方位に対して交差するように配置され、前記第１ゲート電極と前記第２ゲート電極とを電気的に接続するゲート配線と、
    を備える、電力変換装置。
11. （ａ）第１面および前記第１面の反対側の第２面を有する炭化ケイ素基板の前記第１面に第１不純物濃度の第１導電型の第１半導体領域を形成する工程、
    （ｂ）前記第２面上に、前記第１不純物濃度より低い第２不純物濃度の第１導電型の第２半導体領域を構成する炭化ケイ素層を形成する工程、
    （ｃ）前記第２半導体領域上に、前記第１導電型とは反対の第２導電型の第３半導体領域を形成する工程、
    （ｄ）前記第３半導体領域上に第１導電型の第４半導体領域を形成する工程、
    （ｅ）前記第３半導体領域上に平面視で前記第３半導体領域を介して前記第４半導体領域と隣り合うように第１導電型の第５半導体領域を形成する工程、
    （ｆ）前記第２半導体領域、前記第３半導体領域および前記第４半導体領域に接し、前記第２半導体領域と前記第４半導体領域とを電気的に接続する第１導電型の第６半導体領域を形成する工程、
    （ｇ）前記第４半導体領域と前記第５半導体領域との間に、前記第３半導体領域、前記第４半導体領域および前記第５半導体領域に接し、前記第４半導体領域および前記第５半導体領域より深く、かつ、前記第３半導体領域より浅い複数の溝を形成する工程、
    （ｈ）前記炭化ケイ素層上および前記複数の溝内にゲート絶縁膜を形成する工程、
    （ｉ）前記炭化ケイ素層上に前記ゲート絶縁膜を介して第１ゲート電極を形成し、前記複数の溝の各々の内部に前記ゲート絶縁膜を介して前記第１ゲート電極の一部を埋め込む工程、
    （ｊ）前記第１ゲート電極より上層に、前記第１ゲート電極の抵抗値と同一または前記第１ゲート電極の抵抗値より低い部材からなり、前記第１ゲート電極を外部に引き出す第２ゲート電極を形成する工程、
    （ｋ）前記第１ゲート電極より上層に、前記第１ゲート電極と前記第２ゲート電極とを電気的に接続するゲート配線を、前記第１ゲート電極の抵抗値と同一または前記第１ゲート電極の抵抗値より低い部材で形成するとともに、前記溝の側面のうちのチャネルが形成される第１側面の面方位に対して交差するように形成する工程、
    を有する、炭化ケイ素半導体装置の製造方法。

Images