WO2016143126A1 - 半導体装置および電力変換装置 - Google Patents

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WO2016143126A1
WO2016143126A1 PCT/JP2015/057336 JP2015057336W WO2016143126A1 WO 2016143126 A1 WO2016143126 A1 WO 2016143126A1 JP 2015057336 W JP2015057336 W JP 2015057336W WO 2016143126 A1 WO2016143126 A1 WO 2016143126A1
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region
insulating film
sic
epitaxial layer
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PCT/JP2015/057336
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久本　大
慶亮 小林
石垣　隆士
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株式会社日立製作所
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H—ELECTRICITY
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device and a power conversion device.
  • Patent Document 1 JP 2011-138852 A (Patent Document 1) and JP 2004-134644 A (Patent Document 2).
  • Patent Document 1 a growth layer made of Si crystal is formed by epitaxial growth on the surface of a substrate portion made of SiC crystal, and first conductivity type first and second conductivity types are formed in the growth layer.
  • the SiC power transistor is formed to form the region and the channel region of the second conductivity type.
  • Patent Document 2 discloses a carbonization in which a semiconductor layer having a band gap different from that of silicon carbide is formed between a channel region formed in a surface layer portion of an epitaxial layer and a gate insulating film. A silicon semiconductor device is described.
  • SiC substrate silicon carbide substrate
  • Power MISFET (hereinafter referred to as SiC power MISFET) is used.
  • SiC power MISFETs are particularly attracting attention in the field of power-saving or environmentally friendly inverter technology because they can achieve high breakdown voltage and low loss.
  • a gate insulating film is formed on the channel region of the surface layer portion of the epitaxial layer made of SiC formed on the surface of the SiC substrate.
  • a C—C bond or Si—Si bond is formed in the epitaxial layer due to strain, and the bottom (or edge) of the conduction band is formed at the interface between the epitaxial layer and the gate insulating film. Quantum Roughness that fluctuates.
  • the SiC power MISFET has problems such as channel mobility deterioration, subthreshold characteristic deterioration, and threshold voltage fluctuation.
  • the SiC power MISFET according to the present invention has a silicon (Si) atomic layer between a channel region and a gate insulating film formed in a surface layer portion of an epitaxial layer made of SiC.
  • the silicon (Si) atomic layer is composed of one atomic layer.
  • FIG. 3 is a layout diagram in which basic cells of the SiC power MISFET according to Example 1 are arranged in 3 rows ⁇ 3 columns.
  • FIG. 3 is an enlarged plan view of a principal part showing two basic cells of the SiC power MISFET according to Example 1.
  • FIG. 3 is a cross-sectional view of a principal part showing a basic cell of a SiC power MISFET according to Example 1 (cross-sectional view taken along line II in FIG. 2).
  • FIG. 3 is a schematic diagram illustrating an enlarged interface between an epitaxial layer made of SiC and a gate insulating film according to Example 1; 6 is a cross-sectional view of a principal part showing an example of a manufacturing process of the SiC power MISFET according to Embodiment 1.
  • FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG. 5;
  • FIG. 7 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG. 6;
  • FIG. 8 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG. 7;
  • FIG. 9 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG. 8;
  • FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG.
  • FIG. 6 is a voltage waveform diagram applied to the gate of the SiC power MISFET when driving the SiC power MISFET mounted on the power conversion device used for driving the three-phase motor according to the first embodiment.
  • FIG. 6 is a cross-sectional view of a principal part showing a basic cell of an SiC power MISFET according to Example 2.
  • FIG. 6 is a cross-sectional view of a principal part showing one example of a production process of a SiC power MISFET according to Example 2.
  • FIG. 17 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG. 16;
  • FIG. 18 is a main-portion cross-sectional view illustrating the manufacturing process of the SiC power MISFET that follows FIG. 17;
  • FIG. 10 is a top view of a principal part of a semiconductor chip on which a SiC power MISFET according to Example 3 is mounted.
  • FIG. 20 is a main part cross-sectional view along the line AA in FIG. 19;
  • FIG. 20 is a plan view of relevant parts showing a basic cell region (four basic cells) of a SiC power MISFET according to Example 3 (a plan view enlarging a region B in FIG. 19);
  • 12 is a sectional view of a key portion showing one example of a manufacturing process of the SiC power MISFET according to Example 3.
  • FIG. FIG. 24 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG. 23;
  • FIG. 25 is a main-portion plan view showing the manufacturing process of the SiC power MISFET, following FIG. 24;
  • the constituent elements are not necessarily indispensable unless otherwise specified and clearly considered essential in principle. Needless to say.
  • FIG. 1 is a layout diagram in which basic cells of the SiC power MISFET according to the first embodiment are arranged in 3 rows ⁇ 3 columns.
  • FIG. 2 is an enlarged plan view showing a principal part of two basic cells of the SiC power MISFET according to the first embodiment.
  • FIG. 3 is a sectional view (a sectional view taken along the line II in FIG. 2) showing a basic cell of the SiC power MISFET according to the first embodiment.
  • the SiC power MISFET is a MISFET having a planar type DMOS (Double-diffused-Metal-oxide-Semiconductor) structure.
  • DMOS Double-diffused-Metal-oxide-Semiconductor
  • n ⁇ made of SiC having an impurity concentration lower than that of the n + type SiC substrate 1 is formed on the surface (first main surface) of the n + type SiC substrate 1 made of SiC.
  • a type epitaxial layer 2 is formed, and a SiC epitaxial substrate 3 is composed of the n + type SiC substrate 1 and the n ⁇ type epitaxial layer 2.
  • the n + type SiC substrate 1 is a region functioning as a drain layer, and its impurity concentration is, for example, about 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the thickness of the n ⁇ -type epitaxial layer 2 is, for example, about 5.0 to 20.0 ⁇ m, and the impurity concentration thereof is, for example, about 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 .
  • n ⁇ type epitaxial layer 2 a plurality of p type body regions (well regions) 4 having a predetermined depth from the surface of the n ⁇ type epitaxial layer 2 are formed apart from each other.
  • the depth of the p-type body region 4 from the surface of the n ⁇ -type epitaxial layer 2 is, for example, about 0.5 to 2.0 ⁇ m, and the impurity concentration thereof is, for example, 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3. Degree.
  • n + -type source region 5 (a region indicated by hatching in FIGS. 1 and 2) having a predetermined depth from the surface of the n ⁇ -type epitaxial layer 2. Is formed.
  • the n + -type source region 5 is formed in the p-type body region 4 so as to be separated from the end side surface of the p-type body region 4, and from the surface of the n ⁇ -type epitaxial layer 2 of the n + -type source region 5.
  • the depth is, for example, about 0.1 to 0.5 ⁇ m, and the impurity concentration is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • a p + type potential fixing region 6 for fixing the potential of the p type body region 4 is formed.
  • the depth of the p + type potential fixing region 6 from the surface of the n ⁇ type epitaxial layer 2 is, for example, about 0.1 to 0.5 ⁇ m, and the impurity concentration thereof is, for example, about 1 ⁇ 10 20 cm ⁇ 3. .
  • a region sandwiched between adjacent p-type body regions 4 is a portion that functions as a JFET (Junction Field Effect Transistor) region (doping region) 7.
  • the impurity concentration of the JFET region 7 is about 3 ⁇ 10 16 cm ⁇ 3 , for example, and is set higher than the impurity concentration of the n ⁇ type epitaxial layer 2.
  • the end side surface of the p-type body region 4 (interface between the JFET region 7 and the p-type body region 4) and the end side surface of the n + -type source region 5 (p-type body region 4 and n + -type source region 5
  • the p-type body region 4 located between the first and second interfaces) functions as the channel region 8.
  • a region where the p-type body region 4 and the JFET region 7 are not formed is a region functioning as a drift layer that plays a role of securing a breakdown voltage.
  • ⁇ and + are signs representing relative impurity concentrations of n-type or p-type conductivity, for example, n-type in the order of “n ⁇ ”, “n”, and “n + ”.
  • the impurity concentration of the impurity increases, and the impurity concentration of the p-type impurity increases in the order of “p ⁇ ”, “p”, and “p + ”.
  • a gate insulating film 10 is formed on the channel region 8.
  • the gate insulating film 10 includes a lower insulating film and an upper insulating film.
  • lower insulating film a first silicon oxide (SiO 2) film (hereinafter, referred to as a first 1SiO 2 film) 10A
  • an upper insulating film a second silicon oxide (SiO 2) film (hereinafter, referred to as a first 2SiO 2 film ) 10B
  • the thickness of the first SiO 2 film 10A is, for example, about 1.5 nm
  • the thickness of the second SiO 2 film 10B is, for example, about 50 to 100 nm.
  • Si atomic layer 9A a silicon (Si) atomic layer (hereinafter referred to as Si atomic layer) 9A is formed between n ⁇ type epitaxial layer 2 and gate insulating film 10.
  • the Si atomic layer 9A is preferably an atomic layer in which silicon (Si) atoms are uniformly formed, but silicon (Si) atoms may be formed in an island shape.
  • the structures of the Si atomic layer 9A and the gate insulating film 10 will be described in detail later with reference to FIG.
  • a gate electrode 11 is formed on the gate insulating film 10.
  • the gate electrode 11 is formed in a lattice shape in plan view, and is formed so as to surround the p-type body region 4.
  • the gate insulating film 10 and the gate electrode 11 are covered with an interlayer insulating film 12. A part of the n + type source region 5 and the p + type potential fixing region 6 are exposed on the bottom surface of the opening 13 formed in the interlayer insulating film 12, and a metal silicide layer 14 is formed on these surfaces.
  • n + type source region 5 and p + type potential fixing region 6 are electrically connected to source wiring electrode 15 through metal silicide layer 14, and the back surface (second main surface) of SiC substrate 1. ) Is electrically connected to the drain wiring electrode 17 through the metal silicide layer 16.
  • the gate electrode 11 is electrically connected to the gate wiring electrode. A source potential is applied to the source wiring electrode 15 from the outside, a drain potential is applied to the drain wiring electrode 17 from the outside, and a gate potential is applied to the gate wiring electrode from the outside.
  • the upper layer of the gate insulating film 10 is composed of a silicon oxide (SiO 2 ) film ( second SiO 2 film 10B), but is not limited thereto.
  • the upper layer of the gate insulating film 10 is an insulating film having a relative dielectric constant higher than that of the silicon oxide (SiO 2 ) film, such as a silicon oxynitride (SiNO) or a high material such as a hafnium oxide (HfO 2 ) -based material. It is desirable that the dielectric constant insulating film (High-k insulating film) be used.
  • the gate electrode 11 is composed of a metal film such as titanium nitride (TiN).
  • the Si atomic layer 9A, the gate insulating film (the first SiO 2 film 10A and the high dielectric constant insulating film), and the metal gate are formed on the surface of the n ⁇ type epitaxial layer 2 made of, for example, SiC.
  • the layout of the SiC power MISFET in the element formation region is not limited to that shown in FIGS.
  • the plurality of p-type body regions 4 are separated from each other in the first direction X and extend along the second direction Y, and the plurality of gate electrodes 11 are disposed between the adjacent p-type body regions 4.
  • the layout may be arranged extending along the first direction Y.
  • FIG. 4 is an enlarged schematic view showing the interface between the n ⁇ type epitaxial layer 2 made of SiC and the gate insulating film 10 according to the first embodiment.
  • the SiC power MISFET according to the first embodiment is characterized in that a Si atomic layer 9A is formed between the n ⁇ -type epitaxial layer 2 and the gate insulating film 10.
  • an Si atomic layer 9A is formed between the n ⁇ -type epitaxial layer 2 and the first SiO 2 film 10A.
  • the Si atomic layer 9A is composed of one atomic layer (Atomic Layer), and its thickness is about 0.5 nm.
  • Silicon (Si) in the Si atomic layer 9A is bonded to silicon (Si) in the n ⁇ -type epitaxial layer 2 to form a Si—Si bond.
  • the Si atomic layer 9A functions as a buffer layer that relaxes strain caused by heat and suppresses the movement of carbon (C) in the n ⁇ -type epitaxial layer 2.
  • an Si atomic layer 9B constituting a part of the first SiO 2 film 10A is formed on the Si atomic layer 9A.
  • the silicon (Si) in the Si atomic layer 9B reacts with oxygen (O) to form silicon oxide (SiO 2 ), that is, a part of the first SiO 2 film 10A.
  • the Si atomic layer 9B is composed of one atomic layer (Atomic Layer), and its thickness is about 0.5 nm.
  • a silicon oxide (SiO 2 ) film constituting the gate insulating film 10 is formed by a thermal CVD method.
  • oxygen (O) does not bind well to dangling bonds of silicon (Si) in the Si atomic layer 9A, and Si
  • the Si—O bond in the atomic layer 9A becomes unstable, and the movement of carbon (C) in the n ⁇ -type epitaxial layer 2 cannot be suppressed.
  • a Si atom layer 9B is further formed on the Si atom layer 9A, and oxygen (O) is bonded to silicon (Si) of the Si atom layer 9B by a thermal oxidation method to form the first SiO 2 film 10A.
  • a thick silicon oxide (SiO 2 ) film for example, the second SiO 2 film 10B shown in FIG.
  • Si atomic layer 9B is formed on the Si atomic layer 9A via the first SiO 2 film 10A, the n ⁇ type epitaxial layer 2 and Si
  • the Si—Si bond with the atomic layer 9A does not become unstable. Since silicon (Si) in the Si atomic layer 9B is bonded to oxygen (O) to form a Si—O bond, the Si atomic layer 9B is referred to as an atomic layer constituting a part of the first SiO 2 film 10A. be able to.
  • the Si atomic layer 9A and the Si atomic layer 9B are formed on the n ⁇ -type epitaxial layer 2, and these have different functions.
  • the Si atomic layer 9A has an effect that it is possible to suppress the occurrence of quantum roughness at the interface between the n ⁇ type epitaxial layer 2 and the gate insulating film 10.
  • the SiC power MISFET can avoid problems such as channel mobility degradation, subthreshold characteristic degradation and threshold voltage fluctuation due to quantum roughness and obtain stable operating characteristics. Can do.
  • the gate insulating film 10 according to the first embodiment a high-quality first 1SiO 2 film 10A formed by thermal oxidation, and a second 2SiO 2 film 10B formed by the thermal CVD method on the Therefore, the breakdown voltage is improved as compared with a gate insulating film made of only a silicon oxide (SiO 2 ) film formed by a thermal CVD method. Therefore, the breakdown voltage of the SiC power MISFET can be improved. ⁇ SiC power MISFET manufacturing method ⁇
  • FIGS. 5 to 10 are cross-sectional views of relevant parts showing an example of a manufacturing process of the SiC power MISFET according to the first embodiment.
  • an n + -type SiC substrate 1 is prepared.
  • An n-type impurity is introduced into the n + -type SiC substrate 1.
  • the n-type impurity is, for example, nitrogen (N), and the impurity concentration of the n-type impurity is, for example, about 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the n + type SiC substrate 1 has both a Si surface and a C surface, but the surface of the n + type SiC substrate 1 may be either the Si surface or the C surface.
  • the n + type SiC substrate 1 is a region that functions as a drain layer.
  • an SiC n ⁇ type epitaxial layer 2 is formed on the surface of the n + type SiC substrate 1 by an epitaxial growth method.
  • an n type impurity lower than the impurity concentration of the n + type SiC substrate 1 is introduced.
  • the impurity concentration of the n ⁇ -type epitaxial layer 2 depends on the element rating of the SiC power MISFET, but is, for example, about 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the thickness of the n ⁇ type epitaxial layer 2 is, for example, 5.0 to 20.0 ⁇ m.
  • n - n-type impurity -type epitaxial layer 2 for example, nitrogen (N) atoms are implanted, n - -type epitaxial layer 2 to form a JFET region 7.
  • the impurity concentration of the JFET region 7 is, for example, about 3 ⁇ 10 16 cm ⁇ 3 .
  • p-type impurities for example, aluminum (Al) atoms are ion-implanted into the n ⁇ -type epitaxial layer 2 with a maximum energy of 500 keV.
  • a p-type body region 4 is formed in the element formation region of the n ⁇ -type epitaxial layer 2 and a floating field limiting ring (FLR) structure is formed in the peripheral formation region although illustration is omitted.
  • FLR floating field limiting ring
  • the depth of the p-type body region 4 from the surface of the n ⁇ -type epitaxial layer 2 is, for example, about 0.5 to 2.0 ⁇ m. Further, the impurity concentration of the p-type body region 4 is, for example, about 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the FLR structure is formed at the end of the peripheral formation region, the present invention is not limited to this.
  • a junction termination extension (JTE) structure may be used as a structure of the termination portion.
  • an n-type impurity for example, nitrogen (N) atom is ion-implanted into the n ⁇ -type epitaxial layer 2 at a maximum energy of 120 keV, and is separated from the side surface of the end of the p-type body region 4 into the p-type body region 4.
  • N + -type source region 5 is formed.
  • the depth of the n + type source region 5 from the surface of the n ⁇ type epitaxial layer 2 is, for example, about 0.1 to 0.5 ⁇ m.
  • the impurity concentration of the n + -type source region 5 is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • p-type impurities for example, aluminum (Al) atoms are ion-implanted into the n ⁇ -type epitaxial layer 2 at a maximum energy of 150 keV, and the p + -type potential fixing region 6 is formed in the region for fixing the potential of the p-type body region 4.
  • the depth of the p + type potential fixing region 6 from the surface of the n ⁇ type epitaxial layer 2 is, for example, about 0.1 to 0.5 ⁇ m.
  • the impurity concentration of the p + -type potential fixing region 6 is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • a carbon (C) film is deposited on the front and back surfaces of the SiC epitaxial substrate 3 by, for example, a plasma CVD (Chemical Vapor Deposition) method.
  • the thickness of the carbon (C) film is, for example, about 0.03 ⁇ m.
  • the SiC epitaxial substrate 3 is subjected to heat treatment at a temperature of about 1,700 ° C. for about 2 to 3 minutes. Thereby, each impurity ion-implanted into the SiC epitaxial substrate 3 is activated.
  • the carbon (C) film is removed by, for example, oxygen plasma treatment.
  • Si atomic layers 9A and 9B are formed on the surface of the n ⁇ -type epitaxial layer 2 by an epitaxial growth method.
  • the total thickness of the two Si atomic layers 9A and 9B is, for example, about 1.0 nm.
  • the Si atomic layers 9A and 9B are formed by epitaxially growing silicon (Si) at a temperature of 1,050 to 1,250 degrees using, for example, a mixed gas of silane (SiH 4 ) and nitrogen (N 2 ). be able to.
  • the Si atomic layers 9A and 9B may be formed uniformly or may be formed in an island shape.
  • oxygen (O) is bonded to the silicon (Si) dangling bonds of the Si atomic layer 9B by thermal oxidation, so that the first SiO 2 film 10A is formed on the Si atomic layer 9A.
  • the thickness of the first SiO 2 film 10A is, for example, 1.5 nm or less.
  • a second SiO 2 film 10B is formed on the first SiO 2 film 10A by a thermal CVD method, and the gate insulating film 10 composed of the first SiO 2 film 10A and the second SiO 2 film 10B.
  • the thickness of the second SiO 2 film 10B is, for example, about 50 nm.
  • the first SiO 2 film 10A and the second SiO 2 film 10B have different relative dielectric constants or densities.
  • the second SiO 2 film 10B is changed to a silicon oxynitride (SiNO) film by performing a heat treatment in a nitrogen oxide (NO or N 2 O) atmosphere, and the first SiO 2 film 10A and silicon oxynitride (SiNO) A gate insulating film 10 made of a film may be formed.
  • SiNO silicon oxynitride
  • a polycrystalline silicon (Si) film is formed on the gate insulating film 10, and this polycrystalline silicon (Si) film is processed by a dry etching method to form the gate electrode 11. To do.
  • the thickness of the gate electrode 11 is, for example, about 0.2 to 0.5 ⁇ m.
  • an interlayer insulating film 12 is formed on the surface of the n ⁇ -type epitaxial layer 2 so as to cover the gate electrode 11 and the gate insulating film 10, for example, by plasma CVD. Thereafter, the interlayer insulating film 12 and the gate insulating film 10 are processed by dry etching to form a part of the n + type source region 5 and an opening 13 reaching the p + type potential fixing region 6.
  • a metal silicide layer 14 for example, is formed on the surface of a part of the n + type source region 5 and the p + type potential fixing region 6 exposed at the bottom surface of the opening 13.
  • a nickel silicide (NiSi) layer is formed.
  • a metal silicide layer 16 for example, a nickel silicide (NiSi) layer is formed on the back surface of the n + type SiC substrate 1.
  • a drain wiring electrode 17 is formed so as to cover the metal silicide layer 16.
  • the thickness of the drain wiring electrode 17 is, for example, about 0.4 ⁇ m.
  • the interlayer insulating film 12 is processed by a dry etching method to form an opening (not shown) reaching the gate electrode 11.
  • an opening 13 reaching the metal silicide film 14 formed on a part of the n + -type source region 5 and the p + -type potential fixing region 6 and an opening reaching the gate electrode 11 (not shown) ) Is deposited on the interlayer insulating film 12 including the inside of a metal film, for example, a laminated film made of a titanium (Ti) film, a titanium nitride (TiN) film and an aluminum (Al) film.
  • the thickness of the aluminum (Al) film is preferably 2.0 ⁇ m or more, for example.
  • the source wiring electrode 15 electrically connected to a part of the n + type source region 5 and the gate wiring electrically connected to the gate electrode 11 through the metal silicide layer 14.
  • a working electrode (not shown) is formed.
  • external wirings are electrically connected to the source wiring electrode 15 and the gate wiring electrode (not shown), respectively.
  • FIG. 11 is an equivalent circuit diagram showing a first example of a power conversion device (inverter) using the SiC power MISFET according to the first embodiment as a switch element.
  • FIG. 12 is an equivalent circuit diagram showing a second example of a power converter (inverter) using the SiC power MISFET according to the first embodiment as a switch element.
  • the inverter includes a control circuit 21 and a power module 22.
  • the control circuit 21 and the power module 22 are connected by a terminal 23 and a terminal 24.
  • the power module 22 is connected to the power supply potential (Vcc) via the terminal 25 and to the ground potential (GND) via the terminal 26.
  • the output of the power module is connected to the three-phase motor 30 via terminals 27, 28 and 29.
  • the power module 22 includes the SiC power MISFET 31 according to the first embodiment as a switching element.
  • Each SiC power MISFET 31 is connected to an external freewheeling diode 32.
  • the free-wheeling diode 32 is provided to relieve an electric field applied to an interface between a metal and a semiconductor (Schottky interface) when a voltage is applied in the reverse direction, and suppress a leakage current during reverse operation.
  • a diode denoted by reference numeral 33 is a body diode including a p + type potential fixing region 6 and an n + type SiC substrate 1 formed in the SiC power MISFET (see FIG. 3 and the like).
  • the SiC power MISFET 31 and the freewheeling diode 32 are connected in antiparallel between the power supply potential (Vcc) and the input potential of the three-phase motor 30, and the input potential of the three-phase motor 30 and the ground potential (
  • the SiC power MISFET 31 and the free-wheeling diode 32 are also connected in reverse parallel to the GND). That is, two SiC power MISFETs 31 and two free-wheeling diodes 32 are provided in each single phase of the three-phase motor 30, and six SiC power MISFETs 31 and six free-wheeling diodes 32 are provided in three phases.
  • a control circuit 21 is connected to the gate electrode of each SiC power MISFET 31, and the SiC power MISFET 31 is controlled by the control circuit 21. Therefore, the three-phase motor 30 can be driven by controlling the current flowing in the SiC power MISFET 31 of the power module 22 by the control circuit 21.
  • SiC power MISFET 31 As described above, stable operation characteristics can be obtained by suppressing the generation of quantum roughness at the interface between the n ⁇ type epitaxial layer 2 and the gate insulating film 10. Can be improved. Therefore, by applying the SiC power MISFET 31 according to the first embodiment to the power module 22, a high-performance and highly reliable power module 22 can be realized.
  • the SiC power MISFET 31 according to the first embodiment when used for the power module 22, only the body diode 33 can function as a free-wheeling diode without connecting the external free-wheeling diode 32. it can.
  • the highly reliable power module 22 can be realized without using the freewheeling diode 32.
  • FIG. 13 is an equivalent circuit diagram showing an example in which the power conversion device (converter and inverter) using the SiC power MISFET according to the first embodiment as a switching element is applied to driving of a railway motor.
  • a direct current is taken from an overhead line 41, a voltage is converted by a converter 42, and then a load using a three-phase output such as a motor is driven by an inverter 43. Since the SiC power MISFET 31 according to the first embodiment can be applied not only to the inverter but also to the converter, a railway vehicle having a high-performance and highly reliable power conversion device can be realized.
  • FIG. 14 is a voltage waveform diagram applied to the gate of the SiC power MISFET when driving the SiC power MISFET mounted on the power conversion device used for driving the three-phase motor according to the first embodiment.
  • an IGBT Insulated Gate Bipolar Transistor
  • Si substrate has a negative gate-off voltage. The method of setting to is adopted.
  • the SiC power MISFET according to the first embodiment since a high-quality gate insulating film is formed, deterioration of the gate insulating film can be suppressed even when the gate-off voltage is set to the negative side. Therefore, also in the SiC power MISFET according to the first embodiment, as shown in FIG. 14, a method of setting the voltage at the gate-off time to the negative side can be adopted, so that erroneous firing in the three-phase motor drive circuit is avoided. be able to. Further, a three-phase motor drive circuit using a Si substrate can be used as it is.
  • the first embodiment it is possible to suppress the occurrence of quantum roughness at the interface between the n ⁇ -type epitaxial layer 2 and the gate insulating film 10, so that the channel mobility is deteriorated in the SiC power MISFET.
  • the SiC power MISFET it is possible to obtain stable operating characteristics free from deterioration of subthreshold characteristics and fluctuations in threshold voltage.
  • the breakdown voltage of the gate insulating film 10 can be improved and the breakdown voltage of the SiC power MISFET can be improved. it can.
  • FIG. 15 is a cross-sectional view of the principal part showing the basic cell of the SiC power MISFET according to the second embodiment.
  • the gate insulating film 10 is formed on the side and bottom surfaces of the trench 18 provided perpendicular to the n ⁇ type epitaxial layer 2 made of SiC.
  • an Si atomic layer 9 A is formed between the n ⁇ type epitaxial layer 2 and the gate insulating film 10.
  • the Si atomic layer 9A combines with silicon (Si) of the n ⁇ -type epitaxial layer 2 to form a Si—Si bond, relieves strain caused by heat, and reduces the carbon (C) of the n ⁇ -type epitaxial layer 2 It functions as a buffer layer that suppresses movement.
  • an Si atomic layer (not shown) is formed on the Si atomic layer 9A.
  • the Si atomic layer on the Si atomic layer 9A is bonded to oxygen (O) to form a Si—O bond, thereby providing a high-quality first SiO 2 film 10A.
  • FIGS. 16 to 18 are cross-sectional views of relevant parts showing an example of manufacturing steps of the SiC power MISFET according to the second embodiment.
  • an n ⁇ type epitaxial layer 2 of SiC is formed on the surface of an n + type SiC substrate 1 in the same manner as in the first embodiment, and the n + type SiC substrate 1 and n ⁇ A SiC epitaxial substrate 3 composed of the type epitaxial layer 2 is formed.
  • a p-type body region 4 is formed in the n ⁇ -type epitaxial layer 2, and an n + -type source region 5 and a p + -type potential fixing region 6 are formed in the p-type body region 4.
  • a trench 18 penetrating the n + type source region 5 and the p type body region 4 is formed.
  • the depth of the trench 18 depends on the depth of the p-type body region 4 but needs to be deeper than the depth of the p-type body region 4 from the surface of the n ⁇ -type epitaxial layer 2.
  • the end of the p-type body region 4 is located on the side surface of the trench 18.
  • n - -type epitaxial layer 2 in the channel region 8a - an n-type impurity -type epitaxial layer 2 by oblique ion implantation p-type body region 4 is formed n the sides of the trench 18.
  • n-type impurity a nitrogen (N) atom or a phosphorus (P) atom can be illustrated.
  • the implantation angle is preferably an angle inclined by about 10 to 45 degrees from the normal line of the n + type SiC substrate 1.
  • the depth of the channel region 8a from the side surface of the trench 18 is, for example, about 0.05 to 0.2 ⁇ m.
  • the impurity concentration of the channel region 8a is, for example, about 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 .
  • Si atomic layers 9A and 9B are formed on the surface of the n ⁇ type epitaxial layer 2 including the side surface and the bottom surface of the trench 18 by the epitaxial growth method.
  • oxygen (O) is bonded to dangling bonds of silicon (Si) in the Si atom layer 9B by thermal oxidation in the same manner as in Example 1 described above to form Si atoms.
  • a first SiO 2 film 10A is formed on the layer 9A.
  • a gate insulating film 10 consisting of a first 1SiO 2 film 10A and the 2SiO 2 film 10B.
  • the gate electrode 11, the interlayer insulating film 12, and the opening 13 are formed on the surface side of the n + type SiC substrate 1 in the same manner as in the first embodiment.
  • the metal silicide layer 14 is formed on the surface side of the n + -type SiC substrate 1, and the source wiring electrode 15 and the gate wiring electrode (not shown) are formed. . Further, a metal silicide layer 16 is formed on the back surface side of the n + type SiC substrate 1, and a drain wiring electrode 17 is further formed.
  • the present invention can be applied to any structure as long as it is a MISFET having the side surface of the trench as a channel. Can do.
  • FIG. 19 is a top view of an essential part of a semiconductor chip on which the SiC power MISFET according to the third embodiment is mounted.
  • FIG. 20 is a top view of an essential part of a semiconductor wafer on which a plurality of semiconductor chips on which the SiC power MISFET according to the third embodiment is mounted is formed.
  • FIG. 21 is a fragmentary cross-sectional view taken along line AA in FIG.
  • FIG. 22 is a plan view of relevant parts showing a basic cell region (four basic cells) of the SiC power MISFET according to the third embodiment (a plan view enlarging the region B of FIG. 19). Although a plurality of basic cells are formed on the semiconductor chip, only four basic cells are shown in FIG. 19 to clearly show the structure of the basic cells. In FIG. 20, only the outline of the gate wiring electrode and the channel region formed in each semiconductor chip is shown.
  • a semiconductor chip 51 includes a transistor region (SiC power MISFET formation region) 52 in which a plurality of basic cells of SiC power MISFETs are connected in parallel, and a peripheral formation region (see FIG. 19) surrounding the transistor region 52 in plan view. The illustration is omitted).
  • a peripheral formation region for example, a plurality of p-type FLRs formed so as to surround the transistor region 52 in plan view, and an n + -type guard ring formed so as to surround the plurality of p-type FLRs in plan view. Is formed.
  • Each of the gate electrodes 11 of the plurality of basic cells formed in the transistor region 52 has a stripe pattern (elongated rectangular shape) in a plan view, and an extraction wiring (gate bus line) connected to each stripe pattern All the gate electrodes 11 are electrically connected to a gate wiring electrode (gate pad) 53.
  • Each channel region 8b (region shown by hatching in FIG. 19) of the plurality of basic cells formed in the transistor region 52 has a stripe pattern in plan view and is parallel to the gate electrode 11. Are arranged.
  • Each source region (not shown) of each of the plurality of basic cells is connected to a source wiring electrode (source pad) through an opening (not shown) formed in an interlayer insulating film (not shown) covering the plurality of basic cells. 55 is electrically connected.
  • the gate wiring electrode 53 and the source wiring electrode 55 are formed to be separated from each other, and the source wiring electrode 55 is formed on almost the entire surface of the transistor region 52 except for the region where the gate wiring electrode 53 is formed. Is formed.
  • the semiconductor chip 51 on which the SiC power MISFET is mounted is repeatedly arranged in a direction parallel to the orientation flat (hereinafter referred to as orientation flat) OF of the semiconductor wafer SW and in a direction orthogonal to the orientation flat OF.
  • orientation flat the orientation flat
  • the plurality of channel regions 8b of the SiC power MISFET are respectively arranged in parallel with the orientation flat OF.
  • FIG. 21 is a cross-sectional view of the main part taken along the line AA shown in FIG. 19, and FIG. 22 is a plan view of the main part of the basic cell region B shown in FIG.
  • the difference from the SiC power MISFET according to the first embodiment is that the channel impurity region 54 and the n + type source region 57 are formed using the same mask pattern.
  • a channel region (a region indicated by hatching in FIG. 22) 8b is formed in a self-aligning manner to suppress variations in channel length.
  • the p-type breakdown voltage protection region 56 so as to cover the lower portion of the channel impurity region 54, even if a region where the p-type impurity is not ion-implanted is generated in the channel impurity region 54, a decrease in breakdown voltage yield is prevented. It can be done.
  • a method for forming the channel region 8b will be described in detail in a manufacturing method of the SiC power MISFET described later.
  • Opening 13 reaching n + type source region 57 and p + type potential fixing region 6 is formed, and channel regions 8b are formed on both sides of opening 13 in a direction perpendicular to the orientation flat of the semiconductor wafer. Furthermore, the gate electrode 11 is formed so as to be separated from the opening 13 and cover the channel region 8b.
  • FIGS. 23 and 24 are cross-sectional views of relevant parts showing an example of manufacturing steps of the SiC power MISFET according to the third embodiment.
  • FIG. 25 is a plan view of relevant parts showing one example of a manufacturing process of the SiC power MISFET according to the third embodiment.
  • an SiC n ⁇ type epitaxial layer 2 is formed on the surface of an n + type SiC substrate 1 in the same manner as in Example 1 above, and the n + type SiC substrate 1 and the n ⁇ type SiC substrate 1 are formed.
  • a SiC epitaxial substrate 3 composed of the epitaxial layer 2 is formed.
  • the p-type withstand voltage protection region 56 is located below the n + -type source region 57 and the p + -type potential fixing region 6 which will be formed later.
  • a p-type withstand voltage protection region 56 n - showed the placed FIG so as to fill the mold epitaxial layer 2, n - -type epitaxial layer 2 on the surface may be arranged to lead.
  • a p + -type potential fixing region 6 is formed by ion-implanting a p-type impurity, for example, aluminum (Al) atoms, into the n ⁇ -type epitaxial layer 2.
  • a p-type impurity for example, aluminum (Al) atoms
  • multiple implantation of ion implantation inclined at a predetermined implantation angle ⁇ 1 from the normal line of the SiC epitaxial substrate 3 to the orientation flat side and ion implantation inclined at a predetermined implantation angle ⁇ 2 on the opposite side to the orientation flat is performed.
  • n-type impurities for example, nitrogen (N) atoms are ion-implanted into the n ⁇ -type epitaxial layer 2 through the mask pattern RP2.
  • the n + -type source region 57 is formed.
  • the channel region 8b is formed in a self-aligned manner.
  • the n + -type source region 57 is formed so that the lower portion thereof is covered with the p-type breakdown voltage protection region 56.
  • the distance (distance D shown in FIGS. 24 and 25) between the end side surface of the n + -type source region 57 and the end side surface of the p-type breakdown voltage protection region 56 is, for example, 0.2 ⁇ m when the channel length is 0.5 ⁇ m. Can be about.
  • a SiC wafer is formed by step-growing crystals in a direction parallel to the orientation flat (X3 direction shown in FIG. 20). Therefore, the crystal structure is asymmetric in the direction parallel to the orientation flat (X3 direction).
  • the crystal structure is symmetric in the direction orthogonal to the orientation flat (X1 direction and X2 direction shown in FIG. 20), even if the region made of the ion-implanted impurity with symmetry is activated, its impurity concentration Distribution symmetry is maintained.
  • the channel region 8b can be formed in a self-aligned manner from the channel impurity region 54 and the n + -type source region 57, variations in channel length can be suppressed.
  • the channel length varies, the channel length is locally shortened. To avoid this, it is necessary to set the channel length longer. However, variations in channel length can be suppressed, so the channel length is set shorter. can do. Thereby, channel resistance can be lowered and the performance of SiC power MISFET can be improved.
  • the n + -type source region 57 is covered with the p-type breakdown voltage protection region 56, for example, particles are attached during ion implantation, so that a part of the channel impurity region 54 is partly formed. Even if it is not formed, it is possible to suppress a decrease in breakdown voltage yield of the SiC power MISFET.
  • the gate insulating film 10, the gate electrode 11, the interlayer insulating film 12, and the opening 13 are formed on the surface side of the n + type SiC substrate 1.
  • the metal silicide layer 14 is formed on the surface side of the n + -type SiC substrate 1, and the source wiring electrode 55 and the gate wiring electrode (not shown) are formed. . Further, a metal silicide layer 16 is formed on the back surface side of the n + type SiC substrate 1, and a drain wiring electrode 17 is further formed.
  • the channel resistance is lower than that of the planar type SiC power MISFET shown in the first embodiment, and the decrease in the breakdown voltage yield can be suppressed.
  • the present invention is applied to the MISFET.
  • the present invention can also be applied to other power semiconductors such as an IGBT.
  • SiC epitaxial substrate 1 n + type SiC substrate 2 n ⁇ type epitaxial layer 3 SiC epitaxial substrate 4 p type body region (well region) 5 n + type source region 6 p + type potential fixing region 7 JFET region (doping region) 8, 8a, 8b Channel region 9A, 9B Silicon atomic layer (Si atomic layer) 10 Gate insulating film 10A First silicon oxide film (first SiO 2 film) 10B Second silicon oxide film ( second SiO 2 film) 11 Gate electrode 12 Interlayer insulating film 13 Opening 14 Metal silicide layer 15 Source wiring electrode 16 Metal silicide layer 17 Drain wiring electrode 18 Trench 21 Control circuit 22 Power module 23, 24, 25, 26, 27, 28, 29 Terminal 30 3-phase motor 31 SiC power MISFET 32 Free-wheeling diode 33 Body diode 41 Overhead wire 42 Converter 43 Inverter 51 Semiconductor chip 52 Transistor region (SiC power MISFET formation region) 53 Gate wiring electrode (gate pad) 54 impurity region for channel 55 electrode for source wiring (source pad) 56

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Abstract

　動作特性の安定したＳｉＣパワーＭＩＳＦＥＴを提供する。上記課題を解決するために、本発明によるＳｉＣパワーＭＩＳＦＥＴは、ＳｉＣからなるエピタキシャル層の表層部に形成されたチャネル領域とゲート絶縁膜との間に珪素（Ｓｉ）原子層を有している。珪素（Ｓｉ）原子層は、１原子層からなり、その厚さは、０．５ｎｍ程度である。珪素（Ｓｉ）原子層を形成することにより、Ｃ－ＣボンドやＳｉ－Ｓｉボンドがエピタキシャル層の表層部に形成され難くなり、エピタキシャル層とゲート絶縁膜との界面におけるクァンタム・ラフネスの発生を抑制することができる。

Description

半導体装置および電力変換装置
　本発明は、半導体装置および電力変換装置に関する。
　本技術分野の背景技術として、特開２０１１－１３８９５２号公報（特許文献１）および特開２００４－１３４６４４号公報（特許文献２）がある。
　特開２０１１－１３８９５２号公報（特許文献１）には、ＳｉＣ結晶からなる基板部の表面にＳｉ結晶からなる成長層をエピタキシャル成長によって形成し、成長層に、第一導電型の第一、第二の領域と、第二導電型のチャネル領域とを形成するＳｉＣパワートランジスタが記載されている。
　特開２００４－１３４６４４号公報（特許文献２）には、エピタキシャル層の表層部に形成されたチャネル領域とゲート絶縁膜との間に、炭化珪素とはバンドギャップが異なる半導体層が形成された炭化珪素半導体装置が記載されている。
特開２０１１－１３８９５２号公報 特開２００４－１３４６４４号公報
　パワー半導体デバイスの一つであるパワー金属・絶縁膜・半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）においては、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたプレーナ型のパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）が用いられている。ＳｉＣパワーＭＩＳＦＥＴは、高耐圧化および低損失化が可能であることから、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている、
　ところで、ＳｉＣパワーＭＩＳＦＥＴでは、ＳｉＣ基板の表面上に形成されたＳｉＣからなるエピタキシャル層の表層部のチャネル領域上にゲート絶縁膜が形成される。しかし、ゲート絶縁膜を形成する際、歪によりエピタキシャル層内にＣ－ＣボンドやＳｉ－Ｓｉボンドが形成されて、エピタキシャル層とゲート絶縁膜との界面に、コンダクションバンドのボトム（またはエッジ）が変動するクァンタム・ラフネス（Quantum Roughness）が発生する。
　これが原因となり、ＳｉＣパワーＭＩＳＦＥＴでは、チャネル移動度の劣化、サブスレッショルド（subthreshold）特性の劣化およびしきい値電圧の変動などの問題が生じている。
　上記課題を解決するために、本発明によるＳｉＣパワーＭＩＳＦＥＴは、ＳｉＣからなるエピタキシャル層の表層部に形成されたチャネル領域とゲート絶縁膜との間に珪素（Ｓｉ）原子層を有している。珪素（Ｓｉ）原子層は、１原子層からなる。珪素（Ｓｉ）原子層を形成することにより、Ｃ－ＣボンドやＳｉ－Ｓｉボンドがエピタキシャル層の表層部に形成され難くなり、エピタキシャル層とゲート絶縁膜との界面におけるクァンタム・ラフネスの発生が抑制される。
　本発明によれば、動作特性の安定したＳｉＣパワーＭＩＳＦＥＴを提供することができる。
　上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
実施例１によるＳｉＣパワーＭＩＳＦＥＴの基本セルが３行×３列で配列されたレイアウト図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴの２つの基本セルを拡大して示す要部平面図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴの基本セルを示す要部断面図（図２のＩ－Ｉ線に沿った断面図）である。 実施例１によるＳｉＣからなるエピタキシャル層とゲート絶縁膜との界面を拡大して示す模式図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。 図５に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図６に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図７に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図８に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図９に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（インバータ）の第１例を示す等価回路図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（インバータ）の第２例を示す等価回路図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（コンバータおよびインバータ）を鉄道用モータ駆動に適用した一例を示す等価回路図である。 実施例１による３相モータ駆動に使用する電力変換装置に搭載されるＳｉＣパワーＭＩＳＦＥＴを駆動する際に、ＳｉＣパワーＭＩＳＦＥＴのゲートに印加される電圧波形図である。 実施例２によるＳｉＣパワーＭＩＳＦＥＴの基本セルを示す要部断面図である。 実施例２によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。 図１６に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図１７に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴを搭載する半導体チップの要部上面図である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴを搭載する複数の半導体チップが形成された半導体ウエハの要部上面図である。 図１９のＡ－Ａ線に沿った要部断面図である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴの基本セル領域（４つの基本セル）を示す要部平面図（図１９のＢ領域を拡大した平面図）である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。 図２３に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図２４に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部平面図である。
　以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
　≪ＳｉＣパワーＭＩＳＦＥＴの構造≫
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴの構造について図１、図２および図３を用いて説明する。図１は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの基本セルが３行×３列で配列されたレイアウト図である。図２は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの２つの基本セルを拡大して示す要部平面図である。図３は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの基本セルを示す要部断面図（図２のＩ－Ｉ線に沿った断面図）である。ＳｉＣパワーＭＩＳＦＥＴは、プレーナ型のＤＭＯＳ（Double diffused Metal oxide Semiconductor）構造のＭＩＳＦＥＴである。
　図１、図２および図３に示すように、ＳｉＣからなるｎ＋型ＳｉＣ基板１の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１よりも不純物濃度の低いＳｉＣからなるｎ－型エピタキシャル層２が形成されており、ｎ＋型ＳｉＣ基板１とｎ－型エピタキシャル層２とからＳｉＣエピタキシャル基板３が構成されている。ｎ＋型ＳｉＣ基板１は、ドレイン層として機能する領域であり、その不純物濃度は、例えば１×１０１８～１×１０２１ｃｍ－３程度である。ｎ－型エピタキシャル層２の厚さは、例えば５．０～２０．０μｍ程度であり、その不純物濃度は、例えば１×１０１４～１×１０１７ｃｍ－３程度である。
　ｎ－型エピタキシャル層２内には、ｎ－型エピタキシャル層２の表面から所定の深さを有して、複数のｐ型ボディ領域（ウェル領域）４が互いに離間して形成されている。ｐ型ボディ領域４のｎ－型エピタキシャル層２の表面からの深さは、例えば０．５～２．０μｍ程度であり、その不純物濃度は、例えば１×１０１６～１×１０１９ｃｍ－３程度である。
　ｐ型ボディ領域４内には、ｎ－型エピタキシャル層２の表面から所定の深さを有して、ｎ＋型ソース領域５（図１および図２では、網掛けのハッチングで示す領域）が形成されている。ｎ＋型ソース領域５は、ｐ型ボディ領域４の端部側面と離間してｐ型ボディ領域４内に形成されており、ｎ＋型ソース領域５のｎ－型エピタキシャル層２の表面からの深さは、例えば０．１～０．５μｍ程度であり、その不純物濃度は、例えば１×１０２０ｃｍ－３程度である。
　また、ｐ型ボディ領域４の電位を固定するｐ＋型電位固定領域６が形成されている。ｐ＋型電位固定領域６のｎ－型エピタキシャル層２の表面からの深さは、例えば０．１～０．５μｍ程度であり、その不純物濃度は、例えば１×１０２０ｃｍ－３程度である。
　互いに隣り合うｐ型ボディ領域４に挟まれた領域は、ＪＦＥＴ（Junction Field Effect Transistor）領域（ドーピング領域）７として機能する部位である。ＪＦＥＴ領域７の不純物濃度は、例えば３×１０１６ｃｍ－３程度であり、ｎ－型エピタキシャル層２の不純物濃度よりも高く設定されている。また、ｐ型ボディ領域４の端部側面（ＪＦＥＴ領域７とｐ型ボディ領域４との界面）とｎ＋型ソース領域５の端部側面（ｐ型ボディ領域４とｎ＋型ソース領域５との界面）との間に位置するｐ型ボディ領域４がチャネル領域８として機能する部位である。
　ｎ－型エピタキシャル層２のうち、ｐ型ボディ領域４およびＪＦＥＴ領域７が形成されていない領域が、耐圧を確保する役目を担うドリフト層として機能する領域である。
　なお、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ－」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。
　チャネル領域８上にはゲート絶縁膜１０が形成されている。ゲート絶縁膜１０は、下層の絶縁膜と上層の絶縁膜とから構成される。例えば下層の絶縁膜を第１酸化珪素（ＳｉＯ２）膜（以下、第１ＳｉＯ２膜と記す）１０Ａ、上層の絶縁膜を第２酸化珪素（ＳｉＯ２）膜（以下、第２ＳｉＯ２膜と記す）１０Ｂとすることができるが、互いの比誘電率または密度は異なる。第１ＳｉＯ２膜１０Ａの厚さは、例えば１．５ｎｍ程度であり、第２ＳｉＯ２膜１０Ｂの厚さは、例えば５０～１００ｎｍ程度である。
　さらに、ｎ－型エピタキシャル層２とゲート絶縁膜１０との間には、珪素（Ｓｉ）原子層（以下、Ｓｉ原子層と記す）９Ａが形成されている。Ｓｉ原子層９Ａは、珪素（Ｓｉ）原子が均一に形成された原子層（Atomic Layer）であることが好ましいが、珪素（Ｓｉ）原子が島状に形成されていてもよい。なお、Ｓｉ原子層９Ａおよびゲート絶縁膜１０の構造については、後に図４を用いて詳細に説明する。
　ゲート絶縁膜１０上にはゲート電極１１が形成されている。ゲート電極１１は、平面視において格子状に形成されており、ｐ型のボディ領域４を囲むように形成されている。
　これらゲート絶縁膜１０およびゲート電極１１は層間絶縁膜１２により覆われている。層間絶縁膜１２に形成された開口部１３の底面にはｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６が露出し、これら表面に金属シリサイド層１４が形成されている。
　さらに、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６は、金属シリサイド層１４を介してソース配線用電極１５と電気的に接続され、ＳｉＣ基板１の裏面（第２主面）は、金属シリサイド層１６を介してドレイン配線用電極１７に電気的に接続されている。図示は省略するが、同様に、ゲート電極１１は、ゲート配線用電極に電気的に接続されている。ソース配線用電極１５には外部からソース電位が印加され、ドレイン配線用電極１７には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
　本実施例１では、ゲート絶縁膜１０の上層を、酸化珪素（ＳｉＯ２）膜（第２ＳｉＯ２膜１０Ｂ）で構成したが、これに限定されるものではない。ゲート絶縁膜１０の上層は、酸化珪素（ＳｉＯ２）膜の比誘電率よりも高い比誘電率を有する絶縁膜、例えば酸窒化珪素（ＳｉＮＯ）、または酸化ハフニウム（ＨｆＯ２）系材料などの高誘電率絶縁膜（Ｈｉｇｈ－ｋ絶縁膜）で構成することが望ましい。ゲート絶縁膜１０の上層を、例えば酸化ハフニウム（ＨｆＯ２）系材料などの高誘電率絶縁膜で構成する場合は、ゲート電極１１は、例えば窒化チタン（ＴｉＮ）などの金属膜で構成する。この場合は、例えばＳｉＣからなるｎ－型エピタキシャル層２の表面上に、Ｓｉ原子層９Ａ、ゲート絶縁膜（第１ＳｉＯ２膜１０Ａおよび高誘電率絶縁膜）およびメタルゲートが形成される。
　また、素子形成領域におけるＳｉＣパワーＭＩＳＦＥＴのレイアウトは、図１および図２に示したものに限定されるものではない。例えば複数のｐ型ボディ領域４が、第１方向Ｘに互いに離間して、第２方向Ｙに沿って延在し、複数のゲート電極１１が、互いに隣り合うｐ型ボディ領域４の間に、第１方向Ｙに沿って延在して配置されたレイアウトであってもよい。
　次に、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの特徴について、図４を用いて説明する。図４は、本実施例１によるＳｉＣからなるｎ－型エピタキシャル層２とゲート絶縁膜１０との界面を拡大して示す模式図である。
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ｎ－型エピタキシャル層２とゲート絶縁膜１０との間に、Ｓｉ原子層９Ａが形成されていることを特徴とする。
　図４に示すように、ｎ－型エピタキシャル層２と第１ＳｉＯ２膜１０Ａとの間には、Ｓｉ原子層９Ａが形成されている。Ｓｉ原子層９Ａは、１層の原子層（Atomic Layer）からなり、その厚さは、０．５ｎｍ程度である。
　Ｓｉ原子層９Ａの珪素（Ｓｉ）は、ｎ－型エピタキシャル層２の珪素（Ｓｉ）と結合して、Ｓｉ－Ｓｉボンドを形成する。このＳｉ原子層９Ａは、熱により生じる歪を緩和して、ｎ－型エピタキシャル層２の炭素（Ｃ）の動きを抑えるバッファ層としての機能を有する。
　さらに、Ｓｉ原子層９Ａ上に、第１ＳｉＯ２膜１０Ａの一部を構成するＳｉ原子層９Ｂが形成されている。このＳｉ原子層９Ｂの珪素（Ｓｉ）は、酸素（Ｏ）と反応して酸化珪素（ＳｉＯ２）、すなわち第１ＳｉＯ２膜１０Ａの一部を形成する。Ｓｉ原子層９Ｂは、１層の原子層（Atomic Layer）からなり、その厚さは、０．５ｎｍ程度である。
　一般に、ゲート絶縁膜１０を構成する酸化珪素（ＳｉＯ２）膜は熱ＣＶＤ法により形成される。しかし、Ｓｉ原子層９Ａ上に熱ＣＶＤ法により酸化珪素（ＳｉＯ２）膜を直接形成すると、Ｓｉ原子層９Ａの珪素（Ｓｉ）のダングリングボンドに酸素（Ｏ）が良好に結合せず、Ｓｉ原子層９ＡのＳｉ－Ｏボンドが不安定となり、ｎ－型エピタキシャル層２の炭素（Ｃ）の動きを抑えられなくなる場合がある。
　そこで、Ｓｉ原子層９Ａ上にさらにＳｉ原子層９Ｂを形成し、このＳｉ原子層９Ｂの珪素（Ｓｉ）に熱酸化法により酸素（Ｏ）を結合させて、第１ＳｉＯ２膜１０Ａを形成する。これにより、ｎ－型エピタキシャル層２とＳｉ原子層９Ａとの間のＳｉ－Ｓｉボンドが安定するので、ｎ－型エピタキシャル層２の炭素（Ｃ）の動きを抑えることができる。その後、Ｓｉ原子層９Ａ上に第１ＳｉＯ２膜１０Ａを介して厚い酸化珪素（ＳｉＯ２）膜（例えば図３に示した第２ＳｉＯ２膜１０Ｂ）を形成するので、ｎ－型エピタキシャル層２とＳｉ原子層９Ａとの間のＳｉ－Ｓｉボンドが不安定となることはない。なお、Ｓｉ原子層９Ｂの珪素（Ｓｉ）は、酸素（Ｏ）と結合してＳｉ－Ｏボンドを形成するので、Ｓｉ原子層９Ｂは第１ＳｉＯ２膜１０Ａの一部を構成する原子層と言うことができる。
　このように、ｎ－型エピタキシャル層２上にＳｉ原子層９ＡとＳｉ原子層９Ｂとが形成されるが、これらは互いに異なる機能を有している。
　特に、Ｓｉ原子層９Ａの珪素（Ｓｉ）をｎ－型エピタキシャル層２の珪素（Ｓｉ）と結合させることにより、ｎ－型エピタキシャル層２の表層部にＣ－ＣボンドやＳｉ－Ｓｉボンドが形成されないようにすることができる。よって、Ｓｉ原子層９Ａは、ｎ－型エピタキシャル層２とゲート絶縁膜１０との界面におけるクァンタム・ラフネスの発生が抑制できるという効果を有する。この結果、ＳｉＣパワーＭＩＳＦＥＴでは、クァンタム・ラフネスに起因したチャネル移動度の劣化、サブスレッショルド特性の劣化およびしきい値電圧の変動などの問題を回避することができて、安定した動作特性を得ることができる。
　さらに、本実施例１によるゲート絶縁膜１０は、熱酸化法により形成された良質な第１ＳｉＯ２膜１０Ａと、その上に熱ＣＶＤ法により形成された第２ＳｉＯ２膜１０Ｂとから構成されているので、熱ＣＶＤ法で形成された酸化珪素（ＳｉＯ２）膜のみからなるゲート絶縁膜と比べて耐圧が向上する。よって、ＳｉＣパワーＭＩＳＦＥＴの耐圧の向上を図ることができる。
　≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図５～図１０を用いて工程順に説明する。図５～図１０は、実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。
　まず、図５に示すように、ｎ＋型ＳｉＣ基板１を用意する。ｎ＋型ＳｉＣ基板１には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８～１×１０２１ｃｍ－３程度である。また、ｎ＋型ＳｉＣ基板１はＳｉ面とＣ面との両面を有するが、ｎ＋型ＳｉＣ基板１の表面はＳｉ面またはＣ面のどちらでもよい。ｎ＋型ＳｉＣ基板１はドレイン層として機能する領域である。
　次に、ｎ＋型ＳｉＣ基板１の表面にエピタキシャル成長法によりＳｉＣのｎ－型エピタキシャル層２を形成する。ｎ－型エピタキシャル層２には、ｎ＋型ＳｉＣ基板１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ－型エピタキシャル層２の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４～１×１０１７ｃｍ－３程度である。また、ｎ－型エピタキシャル層２の厚さは、例えば５．０～２０．０μｍである。以上の工程により、ｎ＋型ＳｉＣ基板１およびｎ－型エピタキシャル層２からなるＳｉＣエピタキシャル基板３が形成される。
　次に、ｎ－型エピタキシャル層２にｎ型不純物、例えば窒素（Ｎ）原子をイオン注入して、ｎ－型エピタキシャル層２にＪＦＥＴ領域７を形成する。ＪＦＥＴ領域７の不純物濃度は、例えば３×１０１６ｃｍ－３程度である。
　次に、ｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム（Ａｌ）原子を最大エネルギー５００ｋｅＶでイオン注入する。これにより、ｎ－型エピタキシャル層２の素子形成領域にｐ型ボディ領域４を形成し、図示は省略するが、周辺形成領域にフローティング・フィールド・リミッティング・リング（Field Limiting Ring：ＦＬＲ）構造を形成する。
　ｐ型ボディ領域４のｎ－型エピタキシャル層２の表面からの深さは、例えば０．５～２．０μｍ程度である。また、ｐ型ボディ領域４の不純物濃度は、例えば１×１０１６～１×１０１９ｃｍ－３程度である。周辺形成領域の終端部には、ＦＬＲ構造を形成したが、これに限定されるものではない。終端部の構造としては、例えばジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
　次に、ｎ－型エピタキシャル層２にｎ型不純物、例えば窒素（Ｎ）原子を最大エネルギー１２０ｋｅＶでイオン注入して、ｐ型ボディ領域４内に、ｐ型ボディ領域４の端部側面から離間してｎ＋型ソース領域５を形成する。ｎ＋型ソース領域５のｎ－型エピタキシャル層２の表面からの深さは、例えば０．１～０．５μｍ程度である。また、ｎ＋型ソース領域５の不純物濃度は、例えば１×１０２０ｃｍ－３程度である。
　次に、ｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム（Ａｌ）原子を最大エネルギー１５０ｋｅＶでイオン注入して、ｐ型ボディ領域４の電位を固定する領域にｐ＋型電位固定領域６を形成する。ｐ＋型電位固定領域６のｎ－型エピタキシャル層２の表面からの深さは、例えば０．１～０．５μｍ程度である。また、ｐ＋型電位固定領域６の不純物濃度は、例えば１×１０２０ｃｍ－３程度である。
　次に、図示は省略するが、ＳｉＣエピタキシャル基板３の表面上および裏面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板３の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板３に１,７００℃程度の温度で２～３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板３にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
　次に、図６に示すように、ｎ－型エピタキシャル層２の表面上に、エピタキシャル成長法によりＳｉ原子層９Ａ，９Ｂを形成する。２層のＳｉ原子層９Ａ，９Ｂの合計の厚さは、例えば１．０ｎｍ程度である。Ｓｉ原子層９Ａ，９Ｂは、例えばシラン（ＳｉＨ４）および窒素（Ｎ２）の混合ガスを用いて、１,０５０～１,２５０度の温度により、珪素（Ｓｉ）をエピタキシャル成長させることにより形成することができる。Ｓｉ原子層９Ａ，９Ｂは、均一に形成してもよく、または島状に形成してもよい。
　次に、図７に示すように、熱酸化法により、Ｓｉ原子層９Ｂの珪素（Ｓｉ）のダングリングボンドに酸素（Ｏ）を結合させて、Ｓｉ原子層９Ａ上に、第１ＳｉＯ２膜１０Ａを形成する。第１ＳｉＯ２膜１０Ａの厚さは、例えば１．５ｎｍ以下である。
　次に、図８に示すように、第１ＳｉＯ２膜１０Ａ上に、熱ＣＶＤ法により第２ＳｉＯ２膜１０Ｂを形成して、第１ＳｉＯ２膜１０Ａと第２ＳｉＯ２膜１０Ｂとからなるゲート絶縁膜１０を形成する。第２ＳｉＯ２膜１０Ｂの厚さは、例えば５０ｎｍ程度である。第１ＳｉＯ２膜１０Ａと第２ＳｉＯ２膜１０Ｂとは互いの比誘電率または密度が異なる。ここで、さらに、酸化窒素（ＮＯまたはＮ２Ｏ）雰囲気で熱処理することにより、第２ＳｉＯ２膜１０Ｂを酸窒化珪素（ＳｉＮＯ）膜に変えて、第１ＳｉＯ２膜１０Ａと酸窒化珪素（ＳｉＮＯ）膜とからなるゲート絶縁膜１０を形成してもよい。
　次に、図９に示すように、ゲート絶縁膜１０上に、多結晶珪素（Ｓｉ）膜を形成し、この多結晶珪素（Ｓｉ）膜をドライエッチング法により加工して、ゲート電極１１を形成する。ゲート電極１１の厚さは、例えば０．２～０．５μｍ程度である。
　次に、図１０に示すように、ｎ－型エピタキシャル層２の表面上にゲート電極１１およびゲート絶縁膜１０を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１２を形成する。その後、層間絶縁膜１２およびゲート絶縁膜１０をドライエッチング法により加工して、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６に達する開口部１３を形成する。
　次に、前記図３に示したように、開口部１３の底面に露出しているｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６のそれぞれの表面に金属シリサイド層１４、例えばニッケルシリサイド（ＮｉＳｉ）層を形成する。さらに、ｎ＋型ＳｉＣ基板１の裏面に金属シリサイド層１６、例えばニッケルシリサイド（ＮｉＳｉ）層を形成する。
　次に、金属シリサイド層１６を覆うように、ドレイン配線用電極１７を形成する。ドレイン配線用電極１７の厚さは、例えば０．４μｍ程度である。
　次に、層間絶縁膜１２をドライエッチング法により加工して、ゲート電極１１に達する開口部（図示は省略）を形成する。
　次に、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６のそれぞれの表面に形成された金属シリサイド膜１４に達する開口部１３、並びにゲート電極１１に達する開口部（図示は省略）の内部を含む層間絶縁膜１２上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、積層膜を加工することにより、金属シリサイド層１４を介してｎ＋型ソース領域５の一部と電気的に接続するソース配線用電極１５およびゲート電極１１と電気的に接続するゲート配線用電極（図示は省略）を形成する。その後、ソース配線用電極１５およびゲート配線用電極（図示は省略）にそれぞれ外部配線が電気的に接続される。
　≪電力変改装置≫
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子とした電力変換装置（インバータ）について図１１および図１２を用いて説明する。図１１は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチ素子として用いた電力変換装置（インバータ）の第１例を示す等価回路図である。図１２は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチ素子として用いた電力変換装置（インバータ）の第２例を示す等価回路図である。
　図１１に示すように、本実施例１によるインバータは、制御回路２１と、パワーモジュール２２とを有する。制御回路２１とパワーモジュール２２とは、端子２３および端子２４で接続されている。パワーモジュール２２は、電源電位（Ｖｃｃ）とは端子２５を介して、接地電位（ＧＮＤ）とは端子２６を介して接続されている。パワーモジュールの出力は、端子２７，２８，２９を介して３相モータ３０に接続されている。
　パワーモジュール２２には、スイッチング素子として、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１が搭載されている。また、各ＳｉＣパワーＭＩＳＦＥＴ３１には、外付けの還流ダイオード３２が接続されている。還流ダイオード３２は、逆方向に電圧を印加した時に、金属と半導体との界面（ショットキー界面）にかかる電界を緩和して、逆方向動作時の漏れ電流を抑制するために設けられている。図１１中、符号３３で示すダイオードは、ＳｉＣパワーＭＩＳＦＥＴに形成されたｐ＋型電位固定領域６とｎ＋型ＳｉＣ基板１とからなるボディダイオードである（図３等参照）。
　各単相において、電源電位（Ｖｃｃ）と３相モータ３０の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ３１と還流ダイオード３２とが逆並列に接続されており、３相モータ３０の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＩＳＦＥＴ３１と還流ダイオード３２とが逆並列に接続されている。つまり、３相モータ３０の各単相に２つのＳｉＣパワーＭＩＳＦＥＴ３１と２つの還流ダイオード３２が設けられており、３相で６つのＳｉＣパワーＭＩＳＦＥＴ３１と６つの還流ダイオード３２が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ３１のゲート電極には制御回路２１が接続されており、この制御回路２１によってＳｉＣパワーＭＩＳＦＥＴ３１が制御される。従って、制御回路２１でパワーモジュール２２のＳｉＣパワーＭＩＳＦＥＴ３１に流れる電流を制御することにより、３相モータ３０を駆動することができる。
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１では、前述したように、ｎ－型エピタキシャル層２とゲート絶縁膜１０との界面におけるクァンタム・ラフネスの発生を抑制することにより、安定した動作特性が得られ、耐圧の向上も図ることができる。従って、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１をパワーモジュール２２に適用することにより、高性能・高信頼なパワーモジュール２２を実現することができる。
　さらに、図１２に示すように、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１をパワーモジュール２２用いた場合は、外付けの還流ダイオード３２を接続せずに、ボディダイオード３３のみを還流ダイオードとして機能させることもできる。
　これにより、還流ダイオード３２を用いることなく、高信頼なパワーモジュール２２を実現することができる。
　図１３は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（コンバータおよびインバータ）を鉄道用モータ駆動に適用した一例を示す等価回路図である。
　鉄道においては、架線４１から直流電流を取り入れ、コンバータ４２で電圧を変換した後、インバータ４３でモータなどの３相出力を用いる負荷を駆動する。インバータのみでなく、コンバータにおいても、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１を適用することができるので、高性能・高信頼な電力変換装置を有する鉄道車両を実現することができる。
　図１４は、本実施例１による３相モータ駆動に使用する電力変換装置に搭載されるＳｉＣパワーＭＩＳＦＥＴを駆動する際に、ＳｉＣパワーＭＩＳＦＥＴのゲートに印加される電圧波形図である。
　鉄道用の３相モータ駆動回路では、信号ノイズなどによる誤動作、所謂「誤点弧」と呼ばれる現象を避けるため、Ｓｉ基板を用いたＩＧＢＴ（Insulated Gate Bipolar Transistor）では、ゲートオフ時の電圧を負側に設定する方法が採用されている。
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、良質のゲート絶縁膜が形成されているので、ゲートオフ時の電圧が負側に設定されてもゲート絶縁膜の劣化を抑制することができる。従って、本実施例１によるＳｉＣパワーＭＩＳＦＥＴにおいても、図１４に示すように、ゲートオフ時の電圧を負側に設定する方法を採用することができるので、３相モータ駆動回路における誤点弧を避けることができる。また、Ｓｉ基板を用いる３相モータ駆動回路をそのまま用いることができる。
　このように、本実施例１によれば、ｎ－型エピタキシャル層２とゲート絶縁膜１０との界面におけるクァンタム・ラフネスの発生を抑制することができるので、ＳｉＣパワーＭＩＳＦＥＴにおいて、チャネル移動度の劣化、サブスレッショルド特性の劣化およびしきい値電圧の変動などのない、安定した動作特性を得ることができる。
　さらに、ｎ－型エピタキシャル層２とゲート絶縁膜１０との界面に良質な第１ＳｉＯ２膜１０Ａが形成できるので、ゲート絶縁膜１０の耐圧が向上してＳｉＣパワーＭＩＳＦＥＴの耐圧の向上を図ることができる。
　本実施例２では、トレンチ型のＳｉＣパワーＭＩＳＦＥＴについて説明する。
　≪ＳｉＣパワーＭＩＳＦＥＴの構造≫
　本実施例２によるトレンチ型のＳｉＣパワーＭＩＳＦＥＴの構造について図１５を用いて説明する。図１５は、本実施例２によるＳｉＣパワーＭＩＳＦＥＴの基本セルを示す要部断面図である。
　図１５に示すように、トレンチ構造を採用したことで、ゲート絶縁膜１０はＳｉＣからなるｎ－型エピタキシャル層２に垂直に設けられたトレンチ１８の側面および底面に形成される。
　しかし、前述の実施例１と同様に、ｎ－型エピタキシャル層２とゲート絶縁膜１０との間にはＳｉ原子層９Ａが形成されている。Ｓｉ原子層９Ａは、ｎ－型エピタキシャル層２の珪素（Ｓｉ）と結合してＳｉ－Ｓｉボンドを形成し、熱により生じる歪を緩和して、ｎ－型エピタキシャル層２の炭素（Ｃ）の動きを抑えるバッファ層としての機能を有する。さらに、Ｓｉ原子層９Ａ上に、Ｓｉ原子層（図示は省略）が形成されている。Ｓｉ原子層９Ａ上のＳｉ原子層は、酸素（Ｏ）と結合してＳｉ－Ｏボンドを形成し、良質な第１ＳｉＯ２膜１０Ａを提供することができる。
　これにより、トレンチ型のＳｉＣパワーＭＩＳＦＥＴにおいても、前述の実施例１において説明したプレーナ型のＳｉＣパワーＭＩＳＦＥＴとほぼ同様の効果を得ることができる。
　≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫
　本実施例２によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図１６～図１８を用いて工程順に説明する。図１６～図１８は、本実施例２によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。
　まず、図１６に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面にＳｉＣのｎ－型エピタキシャル層２を形成して、ｎ＋型ＳｉＣ基板１およびｎ－型エピタキシャル層２からなるＳｉＣエピタキシャル基板３を形成する。
　次に、ｎ－型エピタキシャル層２にｐ型ボディ領域４を形成し、ｐ型ボディ領域４内にｎ＋型ソース領域５およびｐ＋型電位固定領域６を形成する。
　次に、ｎ＋型ソース領域５およびｐ型ボディ領域４を貫通するトレンチ１８を形成する。トレンチ１８の深さは、ｐ型ボディ領域４の深さに依存するが、ｐ型ボディ領域４のｎ－型エピタキシャル層２の表面からの深さよりも深くする必要がある。これにより、トレンチ１８の側面に、ｐ型ボディ領域４の端部が位置することになる。
　次に、ｎ－型エピタキシャル層２にｎ型不純物を斜めイオン注入して、トレンチ１８の側面のｐ型ボディ領域４が形成されたｎ－型エピタキシャル層２にチャネル領域８ａを形成する。ｎ型不純物としては、窒素（Ｎ）原子またはリン（Ｐ）原子を例示することができる。注入角度はｎ＋型ＳｉＣ基板１の法線から１０～４５度程度傾いた角度が望ましい。チャネル領域８ａのトレンチ１８の側面からの深さは、例えば０．０５～０．２μｍ程度である。チャネル領域８ａの不純物濃度は、例えば１×１０１６～１×１０１９ｃｍ－３程度である。
　次に、前述した実施例１と同様にして、トレンチ１８の側面および底面を含むｎ－型エピタキシャル層２の表面上にエピタキシャル成長法によりＳｉ原子層９Ａ，９Ｂを形成する。
　次に、図１７に示すように、前述した実施例１と同様にして、熱酸化法により、Ｓｉ原子層９Ｂの珪素（Ｓｉ）のダングリングボンドに酸素（Ｏ）を結合させて、Ｓｉ原子層９Ａ上に、第１ＳｉＯ２膜１０Ａを形成する。さらに、第１ＳｉＯ２膜１０Ａ上に、熱ＣＶＤ法により第２ＳｉＯ２膜１０Ｂを形成して、第１ＳｉＯ２膜１０Ａと第２ＳｉＯ２膜１０Ｂとからなるゲート絶縁膜１０を形成する。
　次に、図１８に示すように、前述した実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面側に、ゲート電極１１、層間絶縁膜１２および開口部１３を形成する。
　次に、前記図１５に示したように、ｎ＋型ＳｉＣ基板１の表面側に、金属シリサイド層１４を形成し、さらにソース配線用電極１５およびゲート配線用電極（図示は省略）を形成する。また、ｎ＋型ＳｉＣ基板１の裏面側に、金属シリサイド層１６を形成し、さらにドレイン配線用電極１７を形成する。ここで、代表的なトレンチ型のＳｉＣパワーＭＩＳＦＥＴを用いて説明したことから明らかなように、本発明は、トレンチの側面をチャネルとするＭＩＳＦＥＴであれば、いずれの構造であっても適用することができる。
　本実施例３では、前述の実施例１によるプレーナ型のＳｉＣパワーＭＩＳＦＥＴよりもさらに、チャネル抵抗が低く、かつ、耐圧歩留りの低下を抑制することのできるプレーナ型のＳｉＣパワーＭＩＳＦＥＴについて説明する。
　≪ＳｉＣパワーＭＩＳＦＥＴの構造≫
　本実施例３によるプレーナ型のＳｉＣパワーＭＩＳＦＥＴの構造について図１９～図２２を用いて説明する。図１９は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴを搭載する半導体チップの要部上面図である。図２０は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴを搭載する複数の半導体チップが形成された半導体ウエハの要部上面図である。図２１は、図１９のＡ－Ａ線に沿った要部断面図である。図２２は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴの基本セル領域（４つの基本セル）を示す要部平面図（図１９のＢ領域を拡大した平面図）である。なお、半導体チップ上には複数の基本セルが形成されているが、図１９では、基本セルの構造を明示するため、４つの基本セルのみを記載している。また、図２０では、各半導体チップに形成されたゲート配線用電極およびチャネル領域の概略のみを記載している。
　図１９に示すように、半導体チップ５１は、ＳｉＣパワーＭＩＳＦＥＴの複数の基本セルが並列接続されたトランジスタ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域）５２と、平面視において上記トランジスタ領域５２を囲む周辺形成領域（図示は省略）とによって構成される。周辺形成領域には、例えば平面視において上記トランジスタ領域５２を囲むように形成された複数のｐ型ＦＬＲと、さらに平面視において上記複数のｐ型ＦＬＲを囲むように形成されたｎ＋型ガードリングが形成されている。
　トランジスタ領域５２内に形成された複数の基本セルのそれぞれのゲート電極１１は、平面視においてストライプパターン（細長い矩形）となっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのゲート電極１１はゲート配線用電極（ゲートパッド）５３と電気的に接続している。また、トランジスタ領域５２内に形成された複数の基本セルのそれぞれのチャネル領域（図１９中、網掛けのハッチングで示す領域）８ｂも、平面視においてストライプパターンとなっており、ゲート電極１１と平行して配置されている。
　複数の基本セルのそれぞれのソース領域（図示は省略）は、複数の基本セルを覆う層間絶縁膜（図示は省略）に形成された開口部（図示は省略）を通じてソース配線用電極（ソースパッド）５５と電気的に接続している。ゲート配線用電極５３とソース配線用電極５５とは互いに離間して形成されており、ソース配線用電極５５は、ゲート配線用電極５３が形成された領域を除いて、トランジスタ領域５２のほぼ全面に形成されている。
　図２０に示すように、ＳｉＣパワーＭＩＳＦＥＴが搭載された半導体チップ５１は、半導体ウエハＳＷのオリエンテーションフラット（以下、オリフラと言う）ＯＦと平行する方向と、オリフラＯＦと直交する方向にそれぞれ繰り返して配置されている。また、ＳｉＣパワーＭＩＳＦＥＴの複数のチャネル領域８ｂは、それぞれオリフラＯＦと平行に配置されている。
　図２１に、図１９に示すＡ－Ａ線に沿った要部断面図、図２２に、図１９に示す基本セル領域Ｂの要部平面図を示す。
　図２１および図２２に示すように、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴと相違する点は、チャネル用不純物領域５４とｎ＋型ソース領域５７とを同一のマスクパターンを用いて形成することにより、自己整合的にチャネル領域（図２２中、網掛けのハッチングで示す領域）８ｂを形成して、チャネル長のばらつきを抑制していることである。さらに、ｐ型耐圧保護領域５６をチャネル用不純物領域５４の下部を覆うように形成することにより、チャネル用不純物領域５４にｐ型不純物がイオン注入されない領域が生じても、耐圧歩留りの低下を防止できることである。チャネル領域８ｂの形成方法については、後述するＳｉＣパワーＭＩＳＦＥＴの製造方法において詳細に説明する。
　ｎ＋型ソース領域５７およびｐ＋型電位固定領域６に達する開口部１３が形成され、半導体ウエハのオリフラと直交する方向の開口部１３の両側にチャネル領域８ｂが形成されている。さらに、開口部１３と離間して、チャネル領域８ｂを覆うようにゲート電極１１が形成されている。
　≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫
　本実施例４によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図２３～図２５を用いて工程順に説明する。図２３および図２４は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。図２５は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部平面図である。
　まず、図２３に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面にＳｉＣのｎ－型エピタキシャル層２を形成し、ｎ＋型ＳｉＣ基板１およびｎ－型エピタキシャル層２からなるＳｉＣエピタキシャル基板３を形成する。
　次に、ｎ－型エピタキシャル層２の表面上にマスクパターンＲＰ１を形成し、このマスクパターンＲＰ１を介してｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム（Ａｌ）原子をイオン注入する。これにより、ｐ型耐圧保護領域５６を形成する。ｐ型耐圧保護領域５６は、後の工程で形成されるｎ＋型ソース領域５７およびｐ＋型電位固定領域６の下部に位置する。
　また、ここでは、ｐ型耐圧保護領域５６をｎ－型エピタキシャル層２内に埋め込むように配置した図を示したが、ｎ－型エピタキシャル層２の表面に、つながるように配置することもできる。表面付近のｐ型不純物濃度を、後で形成するチャネル用不純物領域５４のｐ型不純物濃度に比べて十分低くすることで、チャネル特性に実効的には影響しないようにすることができる。ｎ型領域がｐ型領域で囲まれているため、耐圧不良を起こさないようにすることができる。
　次に、図２４および図２５に示すように、ｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム（Ａｌ）原子をイオン注入して、ｐ＋型電位固定領域６を形成する。
　次に、ｎ－型エピタキシャル層２の表面上にマスクパターンＲＰ２を形成し、このマスクパターンＲＰ２を介してｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム（Ａｌ）原子をイオン注入する。これにより、チャネル用不純物領域５４を形成する。この際、ＳｉＣエピタキシャル基板３の法線からオリフラ側に所定の注入角度θ１で傾いたイオン注入と、オリフラと反対側に所定の注入角度θ２で傾いたイオン注入との多重打込みをする。
　続いて、上記マスクパターンＲＰ２を介してｎ－型エピタキシャル層２にｎ型不純物、例えば窒素（Ｎ）原子をイオン注入する。これにより、ｎ＋型ソース領域５７を形成する。これらイオン注入により、自己整合的にチャネル領域８ｂを形成する。
　また、ｎ＋型ソース領域５７は、その下部がｐ型耐圧保護領域５６によって覆われるように形成される。ｎ＋型ソース領域５７の端部側面とｐ型耐圧保護領域５６の端部側面との距離（図２４および図２５に示す距離Ｄ）は、例えばチャネル長が０．５μｍの場合、０．２μｍ程度とすることができる。
　昇華法では、オリフラと平行する方向（図２０に示すＸ３方向）に結晶をステップ成長させることにより、ＳｉＣウエハは形成される。そのため、オリフラと平行する方向（Ｘ３方向）では、結晶構造は非対称となる。一方、オリフラと直交する方向（図２０に示すＸ１方向およびＸ２方向）では、結晶構造は対称となるのて、対称性をもってイオン注入された不純物からなる領域を活性化させても、その不純物濃度分布の対称性は維持される。
　従って、チャネル領域８ｂは、チャネル用不純物領域５４とｎ＋型ソース領域５７とから自己整合的に形成できることから、チャネル長のばらつきを抑えることができる。また、チャネル長がばらつくと、局所的にチャネル長が短くなるので、これを避けるため、チャネル長を長く設定する必要があるが、チャネル長のばらつきを抑えることができるので、チャネル長を短く設定することができる。これにより、チャネル抵抗を低くして、ＳｉＣパワーＭＩＳＦＥＴの高性能化を図ることができる。
　さらに、ｎ＋型ソース領域５７は、その下部がｐ型耐圧保護領域５６に覆われているので、例えばイオン注入の際に、パーティクルなどが付着することにより、チャネル用不純物領域５４の一部が形成されない場合であっても、ＳｉＣパワーＭＩＳＦＥＴの耐圧歩留りの低下を抑制することができる。
　次に、前述した実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面側に、ゲート絶縁膜１０、ゲート電極１１、層間絶縁膜１２および開口部１３を形成する。
　次に、前記図２１に示したように、ｎ＋型ＳｉＣ基板１の表面側に、金属シリサイド層１４を形成し、さらにソース配線用電極５５およびゲート配線用電極（図示は省略）を形成する。また、ｎ＋型ＳｉＣ基板１の裏面側に、金属シリサイド層１６を形成し、さらにドレイン配線用電極１７を形成する。
　このように、本実施例３によれば、前述の実施例１に示したプレーナ型のＳｉＣパワーＭＩＳＦＥＴよりもさらに、チャネル抵抗が低く、かつ、耐圧歩留りの低下を抑制することができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　例えば前記実施の形態では、本発明をＭＩＳＦＥＴに適用したが、他のパワー半導体、例えばＩＧＢＴなどにも適用することができる。
　１　ｎ＋型ＳｉＣ基板
　２　ｎ－型エピタキシャル層
　３　ＳｉＣエピタキシャル基板
　４　ｐ型ボディ領域（ウエル領域）
　５　ｎ＋型ソース領域
　６　ｐ＋型電位固定領域
　７　ＪＦＥＴ領域（ドーピング領域）
　８，８ａ，８ｂ　チャネル領域
　９Ａ，９Ｂ　珪素原子層（Ｓｉ原子層）
１０　ゲート絶縁膜
１０Ａ　第１酸化珪素膜（第１ＳｉＯ２膜）
１０Ｂ　第２酸化珪素膜（第２ＳｉＯ２膜）
１１　ゲート電極
１２　層間絶縁膜
１３　開口部
１４　金属シリサイド層
１５　ソース配線用電極
１６　金属シリサイド層
１７　ドレイン配線用電極
１８　トレンチ
２１　制御回路
２２　パワーモジュール
２３，２４，２５，２６，２７，２８，２９　端子
３０　３相モータ
３１　ＳｉＣパワーＭＩＳＦＥＴ
３２　還流ダイオード
３３　ボディダイオード
４１　架線
４２　コンバータ
４３　インバータ
５１　半導体チップ
５２　トランジスタ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域）
５３　ゲート配線用電極（ゲートパッド）
５４　チャネル用不純物領域
５５　ソース配線用電極（ソースパッド）
５６　ｐ型耐圧保護領域
５７　ｎ＋型ソース領域
ＲＰ１，ＲＰ２　マスクパターン
ＳＷ　半導体ウエハ
ＯＦ　オリエンテーションフラット（オリフラ）

Claims (8)

  1. 　第１主面および前記第１主面と反対面の第２主面を有し、ＳｉＣからなる第１導電型の基板と、
    　前記基板の前記第１主面上に形成されたＳｉＣからなる前記第１導電型のエピタキシャル層と、
    　前記エピタキシャル層上に形成されたＳｉ原子層と、
    　前記Ｓｉ原子層上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と、
    を有し、
    　前記ゲート絶縁膜は、
    　前記Ｓｉ原子層上に形成され、第１比誘電率を有する第１絶縁膜と、
    　前記第１絶縁膜上に形成され、前記第１比誘電率とは互いに異なる第２比誘電率を有する第２絶縁膜と、
    を含む、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記Ｓｉ原子層は、１原子層である、半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さよりも薄い、半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記第１絶縁膜は、ＳｉＯ２膜であり、
    　前記第１絶縁膜の厚さは、１．５ｎｍ以下である、半導体装置。
  5. 　請求項１記載の半導体装置において、
    　前記第１絶縁膜は、熱酸化法により形成されたＳｉＯ２膜である、半導体装置。
  6. 　請求項１記載の半導体装置において、
    　前記エピタキシャル層の表層部には、Ｃ－ＣボンドおよびＳｉ－Ｓｉボンドがない、半導体装置。
  7. 　請求項１記載の半導体装置において、
    　前記エピタキシャル層の表面から前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型の複数のボディ領域と、
    　前記ボディ領域の端部側面と離間して、前記エピタキシャル層の表面から前記ボディ領域内に形成された前記第１導電型のソース領域と、
    　前記ボディ領域の端部側面と前記ソース領域の端部側面との間の前記エピタキシャル層の表層部に形成されたチャネル領域と、
    をさらに有し、
    　前記チャネル領域上に前記Ｓｉ原子層が形成されている、半導体装置。
  8. 　請求項１記載の半導体装置を備える、電力変換装置。
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