JP6150649B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、スイッチング動作におけるノイズの発生を抑制した半導体装置に関する。

炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を使用した半導体装置は、低損失で耐圧特性に優れていることが知られている。

すなわち、耐電圧が６００Ｖ〜数千Ｖの範囲の半導体装置においては、従来のＳｉを用いた半導体装置ではバイポーラデバイスでないと充分にデバイス抵抗が低いものが得られなかった。それに対して、ＳｉＣを用いた半導体装置ではＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を始めとするユニポーラデバイスでも低いデバイス抵抗を実現できる。また、Ｓｉを用いたバイポーラデバイスでは伝導度変調による多量のキャリアが存在するが、ＳｉＣを用いたユニポーラデバイスでは多量のキャリアは存在しないため、スイッチング損失の大幅な低減が可能である。

ここで、電力変換においては、例えば特許文献１に開示されるように、ＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチングデバイスとダイオードデバイスとを組み合わせた回路構成が用いられ、ダイオードデバイスとしてＳｉＣを半導体材料として用いたダイオードが採用されている。

すなわち、スイッチングデバイスが従来のＳｉを用いたデバイスであっても、ダイオードデバイスについてはＳｉＣを用いたショットキバリアダイオード（ＳＢＤ：Schottky Barrier Diode）を採用することで高速スイッチングが可能となるが、浮遊インダクタンスを低減して高速スイッチングに適した構成となっていない場合には、浮遊インダクタンスとダイオードの容量に起因する電気的振動がスイッチングの際に生じることになる。

特表平１１−５１００００号公報

本発明は上記のような問題点を解消するためになされたもので、スイッチングデバイスと組み合わせて使用するダイオードデバイスに、ＳｉＣのようなワイドバンドギャップ半導体を使用したＳＢＤを採用した場合に、浮遊インダクタンスが比較的大きな場合であっても、スイッチング波形に振動波形が出現することを抑制した半導体装置を提供することを目的とする。

本発明に係る半導体装置は、スイッチングデバイスと、該スイッチングデバイスに対して逆並列に接続されたダイオードとを備える半導体装置であって、前記ダイオードは、第１導電型の半導体基板の第１の主面上に配設されたワイドバンドギャップ半導体によって構成される第１導電型の半導体層と、前記半導体層の上層部に選択的に配設された第２導電型の半導体領域と、前記半導体領域上を含む前記半導体層上に配設された第１の主電極と、前記第１の主電極とは反対側の前記半導体基板の第２の主面上に配設された第２の主電極とを備え、前記半導体領域と前記半導体層とが平面視で交互に配置され、前記第１の主電極は、前記半導体層とはショットキ接触し、前記半導体領域とは非線形な電流・電圧特性となるようにオーミック接触し、前記第１の主電極が前記半導体領域と接触している部分での電流・電圧特性が、動作電流範囲において飽和傾向であって、ｄＩ／ｄＶが電圧とともに減少する傾向を示す。

本発明に係る半導体装置によれば、スイッチング波形に振動波形が出現することを抑制し、ノイズの発生を低減できる。

本発明に係る半導体装置のうち、ダイオードの構成を説明する断面図である。 本発明に係る半導体装置のうち、スイッチングデバイスの構成を説明する断面図である。 本発明に係る半導体装置を含んだ回路構成を示す図である。 本発明に係る半導体装置を含んだ回路構成に対するデバイスシミュレーションから得られた結果を示す図である。 本発明に係る半導体装置を含んだ回路構成に対するデバイスシミュレーションから得られた結果を示す部分拡大図である。 本発明に係る半導体装置を含んだ回路構成に対するデバイスシミュレーションから得られた結果を示す図である。 本発明に係る半導体装置を含んだ回路構成に対するデバイスシミュレーションから得られた結果を示す部分拡大図である。 本発明に係る半導体装置を含んだ回路構成に対するデバイスシミュレーションから得られた、接触抵抗の違いによるコンタクト領域の電流・電圧特性の変化を示す図である。

＜実施の形態＞
＜装置構成＞
図１は本発明に係る半導体装置のうち、ダイオード１００の構成を説明する断面図であり、ＳＢＤとｐｉｎダイオードと組み合わせたＭＰＳ（Merged Pin and Schottky）ダイオードを示している。

図１に示すダイオード１００は、ｐｉｎダイオード領域７とショットキ障壁ダイオード領域８とが交互に配置された構成であるが、図１においては１つのユニットのみを示しており、当該ユニットの構成を維持するのであればダイオード１００の平面視形状は特に限定されない。例えば、当該ユニットが図１の紙面に対面する方向に延在する櫛形の平面視形状であっても良いし、当該ユニットが互いに直交する４方向に面するような４角形や、さらに多くの方向に面するような多角形の平面視形状であっても良い。

ダイオード１００は、基板面方位を基本結晶面（basal plane）である（０００１）面より数度傾けたオフ角（オフアングル）を有し、低抵抗のｎ型不純物、例えばＮ（窒素）やＰ（リン）などを含むｎ型の半導体基板１上に、耐圧を保持するための耐圧層としてｎ型のＳｉＣのドリフト層２がエピタキシャル成長層として配設されている。

ドリフト層２は、厚さ４〜１５０μｍ、ドーピング濃度０．５×１０^１５〜３０×１０^１５／ｃｍ^３となるように形成される。

例えば、耐電圧６００Ｖの場合は、ドリフト層２の厚さを４〜７μｍとし、ドーピング濃度を１×１０^１６〜３×１０^１６／ｃｍ^３とし、耐電圧１２００Ｖの場合は、ドリフト層２の厚さを８〜１５μｍとし、ドーピング濃度を５×１０^１５〜１５×１０^１５／ｃｍ^３とする。

また、耐電圧１７００Ｖの場合は、ドリフト層２の厚さを１０〜２０μｍとし、ドーピング濃度を５×１０^１５〜１５×１０^１５／ｃｍ^３とし、耐電圧３３００Ｖの場合は、ドリフト層２の厚さを２０〜３５μｍとし、ドーピング濃度を２×１０^１５〜４．５×１０^１５／ｃｍ^３とする。

また、耐電圧６５００Ｖの場合は、ドリフト層２の厚さを５０〜８０μｍとし、ドーピング濃度を０．８×１０^１５〜２×１０^１５／ｃｍ^３とし、耐電圧１００００Ｖの場合は、ドリフト層２の厚さを１００〜１５０μｍとし、ドーピング濃度を０．５×１０^１５〜１×１０^１５／ｃｍ^３とする。

ドリフト層２の上層部には、ｐ型不純物、例えばＢ（ホウ素）やＡｌ（アルミニウム）などをドーピングして形成されたｐ型領域３が選択的に配設されている。ｐ型領域３は、ドリフト層２の上方からイオン注入によりｐ型不純物を注入した後、活性化のための熱処理工程を行って形成される。

ｐ型領域３は、厚さ０．５〜２μｍ、ドーピング濃度１×１０^１７／ｃｍ^３〜１×１０^１９／ｃｍ^３となるように形成される。

そして、ｐ型領域３が設けられたドリフト層２の主面上にはアノード電極５が配設され、その反対側となる半導体基板１の主面上にはカソード電極６が配設されている。

アノード電極５は、ｐ型領域３に対してはオーミック電極として機能する材料で構成されている。なお、ｐ型領域３の最表面についてはドーピング濃度が５×１０^１８／ｃｍ^３〜５００×１０^１８／ｃｍ^３に高められた構成としても良い。

ｐ型領域３が形成されない領域はＳＢＤとして機能する。この領域はドリフト層２と同じドーピング濃度のままでも良いし、最表面を含む領域においてはドーピング濃度を高めた構成としても良い。ドーピング濃度を高める場合、ドリフト層２のエピタキシャル成長時に連続的に行っても良いし、エピタキシャル成長後にイオン注入によって形成しても良い。また、注入イオン種の活性化熱処理は一括して行っても良いし、それぞれの注入工程ごとに活性化熱処理を行っても良い。

なお、ｐ型領域３への接触抵抗値、およびコンタクトとしての電流・電圧特性については、振動波形の抑制に関連するので詳細は後に説明するが、完全な線形の電流・電圧特性となるオーミック電極ではなく、非線形な電流・電圧特性となるような電流成分を含むオーミック電極における値となる。

アノード電極５は、例えばＴｉ、Ｍｏ、Ｎｉ等で構成された場合は、ドリフト層２に対してはショットキ電極となるので、アノード電極５は１種類の金属層構造の電極に限らず、ドリフト層２との接触部とｐ型領域３との接触部とで異なった材料であっても良い。

アノード電極５がｐ型領域３と接触している領域がｐｉｎダイオード領域に相当し、その長さをｐｉｎダイオード領域幅Ｗｐとする。なお、図１ではその半分のＷｐ／２のみが示されている。アノード電極５がドリフト層２と接触している領域がショットキ障壁ダイオード領域に相当し、その長さをショットキ障壁ダイオード領域幅Ｗｓとする。なお、図１ではその半分のＷｓ／２のみが示されている。

ｐｉｎダイオード領域幅Ｗｐやショットキ障壁ダイオード領域幅Ｗｓの値は、ドリフト層２のドーピング濃度や厚さによって異なるが、概略的に１〜１５０μｍの範囲となる。

なお、図１はＭＰＳダイオードの構成を示しているが、ＳＢＤの場合は図中の２つの一点鎖線の間のｐ型領域３が設けられていない構成が活性領域となる。

図２は、図１に示したダイオード１００と組み合わせて用いるスイッチングデバイスであるＭＯＳＦＥＴ（ないしはＩＧＢＴ）２００の構成を説明する断面図である。

図２に示すようにＭＯＳＦＥＴ（ないしはＩＧＢＴ）２００は、破線で挟まれた領域で１つのユニットＵＴをなしている。ここで、ＭＯＳＦＥＴ（ないしはＩＧＢＴ）２００は、ユニットＵＴの領域の長辺側の破線での折り返しを繰り返した断面形状をなし、ユニットＵＴの繰り返しピッチＬ_ＨＰは４〜１０μｍ程度である。

なお、ユニットＵＴの形状を維持するのであればＭＯＳＦＥＴ（ないしはＩＧＢＴ）２００の平面視形状は特に限定されない。例えば、ユニットＵＴの断面形状が図２の紙面に対面する方向に延在する櫛形の平面視形状であっても良いし、ユニットＵＴの断面形状が互いに直交する４方向に面するような４角形や、さらに多くの方向に面するような多角形の平面視形状であっても良い。

図２に示す構成において、ＭＯＳＦＥＴではｎ型、ＩＧＢＴではｐ型の低抵抗の半導体基板１１上に、耐圧を保持するためのｎ型ドリフト層１２が形成されている。

ドリフト層１２にＳｉＣを用いる場合、想定する耐電圧に応じた厚さおよびドーピング濃度は、組み合わせて用いるダイオード１００と同様の値となる。

ドリフト層１２の上層部には、イオン注入および活性化熱処理工程によって選択的に形成されたｐ型ウェル領域１３が設けられている。また、ｐ型ウェル領域１３の上層部には、イオン注入および活性化熱処理工程によって選択的に形成されたｎ型ソース領域１４が設けられている。ｎ型ソース領域４は、深さ０．３〜０．７μｍ、ドーピング濃度５×１０^１８〜５０×１０^１８／ｃｍ^３に設定される。

ｐ型ウェル領域１３のうち、ｎ型ソース領域１４の底面と対向する領域を底面ウェル領域１３ａと呼称し、図においては便宜的に他の領域と区別して示しているが、底面ウェル領域１３ａにおいては、想定する耐電圧と同じ電圧がソース−ドレイン間に印加された場合でも空乏化しないように、厚さ０．８〜１．５μｍ、ドーピング濃度７×１０^１７〜２０×１０^１７／ｃｍ^３に設定される。

なお、想定する耐電圧によって底面ウェル領域１３ａの空乏化の状態は多少異なるが、デバイスの耐電圧を大きくするには、ドリフト層１２のドーピング濃度をより小さい値とすれば良く、底面ウェル領域１３ａの厚さやドーピング濃度は耐電圧を考慮することなく、上記の範囲の厚さおよびドーピング濃度を用いることができる。

ｐ型ウェル領域１３のうち、ソース領域１４が形成されず、ｐ型ウェル領域１３の下端部となる領域であってドリフト層１２との接合に近い領域を下端部ウェル領域１３ｂと呼称し、図２においては便宜的に他の領域と区別して示しているが、下端部ウェル領域１３ｂは底面ウェル領域１３ａと同じドーピング濃度および厚さを有している。このような構成は、耐電圧の確保と、耐電圧印加時におけるゲート絶縁膜中の電界値の低減に有効である。

ｐ型ウェル領域１３のうち、チャネルとなる最表面を含むｐ型ウェル領域１３の上端部となる領域を上端部ウェル領域１３ｃと呼称し、図においては便宜的に他の領域と区別して示しているが、上端部ウェル領域１３ｃにおいてはドーピング濃度を他の領域よりも低くした構成となっている。すなわち、上端部ウェル領域１３ｃにおける実効アクセプタ濃度が、ゲート絶縁膜１６と接する最表面で１×１０^１６〜１０×１０^１６／ｃｍ^３となるようなドーピングプロファイルになるように、ｐ型ウェル領域１３がイオン注入および活性化熱処理工程によって形成される。

また、ゲート絶縁膜１６と接する最表面のドーピング濃度を下げることで、不純物による散乱が低減されて、チャネルにおけるキャリアの移動度が増加してデバイス抵抗を下げることができる。

なお、上端部ウェル領域１３ｃのうち、チャネルが形成される最表面の長さがチャネル長（Ｌ_ｃｈ）に相当し、その長さは０．３〜１μｍである。

また、ｐ型ウェル領域１３のうち、ソース領域４が形成されず、下端部ウェル領域１３ｂとは反対側にはコンタクトウェル領域１３ｄが形成されている。コンタクトウェル領域１３ｄの形成方法は、例えば、ドリフト層１２の上層部にｐ型ウェル領域１３を形成した後、ｐ型ウェル領域１３上から選択的にｎ型の不純物（窒素、リン等）をイオン注入してソース領域１４を形成し、その後、選択的にｐ型の不純物（ボロン、アルミニウム等）をイオン注入する方法を採ることができる。この場合、コンタクトウェル領域３１ｄのソース電極１９と接する最表面のドーピング濃度が５×１０^１８〜５０×１０^１８／ｃｍ^３となるようにイオン注入を行うことが望ましい。なお、各半導体領域の形成順序は、この順に限定されるものではない。

例えば、ｐ型ウェル領域１３を上層部になればなるほどドーピング濃度が低くなるようにイオン注入を行って形成した後、ソース領域１４を形成する部分のみが開口部となった注入マスクを用いてソース領域１４をイオン注入により形成しても良い。

ドリフト層１２中のｐ型ウェル領域１３が形成されない領域であって、隣り合うｐ型ウェル領域間の領域はｎ型ＪＦＥＴ（ジャンクションＦＥＴ）領域１５と呼称されドリフト層２の上層部に位置する。

ｎ型ＪＦＥＴ領域１５の形成方法はドリフト層１２のエピタキシャル成長時に、連続して形成しても良いし、ドリフト層１２のエピタキシャル成長後に、ドリフト層１２の上層部にｎ型不純物をイオン注入して形成しても良い。また、注入イオン種の活性化熱処理は一括して行っても良いし、それぞれの注入工程ごとに活性化熱処理を行っても良い。

上述した層構造の上にゲート絶縁膜１６、ゲート電極１７を形成してゲート部を作製する。

ゲート絶縁膜１７はシリコン酸化膜もしくはシリコン酸化窒化膜等を、炭化珪素半導体を熱酸化や窒化することで形成しても良いし、ＣＶＤ（化学気相成長）法等により堆積形成しても良いし、これらを併用しても良い。なお、ゲート絶縁膜１７の厚さは、ｐ型ウェル領域１３のうち、チャネルが形成される上端部ウェル領域１３ｃ上において１０〜１００ｎｍとなる厚さに形成する。

ゲート電極１７は、多結晶シリコン膜や金属膜をＣＶＤ法やスパッタリング法により堆積形成することで得られる。なお、ゲート部以外の領域に形成されたゲート絶縁膜１６およびゲート電極１７は除去する。

そして、基板全面に渡るようにシリコン酸化膜等の層間絶縁膜１８を形成した後、コンタクトウェル領域１３ｄとその周囲のソース領域１４のうちソース電極１９の接触部となる領域の層間絶縁膜１８を除去し、ソース電極１９を形成する。

さらに、半導体基板１のドリフト層１２が形成される側とは反対側の主面（裏面）上に、例えばスパッタリング法によりドレイン電極２０を形成し、また、ソース電極１９および層間絶縁膜１８上にソース配線２１を形成することで、スイッチングデバイス２００を得ることができる。なお、ゲート電極１７は、素子の外周部の層間絶縁膜１８上に形成されるゲート電極パッド（図示せず）に電気的に接続されるが、ゲート電極パッドが形成される領域ではソース配線２１は除去された構成となる。

なお、以上はスイッチングデバイス２００としてＳｉＣ−ＭＯＳＦＥＴの場合を説明したが、Ｓｉを用いたＩＧＢＴでは基板の導電型が異なる他、プロセスにおいてゲート部の形成の後にウェル領域１３やソース領域１４を形成する点で異なる。

図３は、本発明に係る半導体装置、すなわち、図１に示したダイオード１００と図２に示したスイッチングデバイス２００との組み合わせを含んだ回路構成の一例を示した図である。

図３に示すように、電源２４から電源電圧が与えられる電源線Ｐと、接地電位ＧＮＤに接続される電源線Ｎ間にスイッチングデバイス５１および６１が直列に接続されている。このスイッチングデバイス５１および６１が、図２に示したスイッチングデバイス２００に相当する。スイッチングデバイス５１および６１の接続ノードは出力ノードとなり、当該出力ノードと電源線Ｐとの間には負荷インダクタンス５５が接続されている。

そして、スイッチングデバイス５１および６１のそれぞれに、逆並列にダイオード５２および６２が接続されている。ダイオード５２および６２は、ＳＢＤまたはＭＰＳダイオードであり、いわゆるフリーホイールダイオードとして機能する。

スイッチングデバイス５１および６１のそれぞれのゲートには、ゲート駆動系５３および６３が接続され、スイッチングデバイス５１および６１のオン、オフ制御を行う制御信号が与えられる構成となっている。ゲート駆動系５３および６３の内部構成は本発明との関係が薄いので簡略化して示しており、ゲート駆動系５３では、ゲート抵抗５３１と制御信号源となる電源５３２を示し、ゲート駆動系６３では、ゲート抵抗６３１と制御信号源となる電源６３２を示している。なお、電源５３２はスイッチングデバイス５１および６１の接続ノードの電位を基準とし、電源６３２は接地電位ＧＮＤを基準とする。

図３に示す回路において、電流がダイオード５２と負荷インダクタンス５５とを還流する状態から、ゲート駆動系６３によりＭＯＳＦＥＴ６１をターンオンさせた時の電流・電圧波形において振動波形が生じるか否かでノイズが発生するか否かが決まる。

＜浮遊インダクタンスがスイッチング時に与える影響＞
図４および図５は、図３に示す回路構成において、浮遊インダクタンスがスイッチング時の振動波形にどのように影響するかの検討における、デバイスシミュレーションの結果を示す図であり、スイッチングデバイス６１をターンオンさせた時のダイオード５２（ＳＢＤの場合）の電流波形を示した図である。

図４および図５においては、横軸を時間軸ｔ（ｓｅｃ）とし、縦軸を電流密度Ｉ（Ａ／ｃｍ^２）とし、図４における領域“Ａ”を拡大したものが図５である。

ここでは、デバイス面積は０．１ｃｍ^２とし、電流値としては３００Ａ／ｃｍ^２の電流密度とし、浮遊インダクタンスが２０ｎＨの場合と５０ｎＨの場合について計算を行った。

図５に示されるように、浮遊インダクタンスが充分低減されている場合（２０ｎＨの場合）には、振動波形はそれほど顕著ではなく、時間経過により減衰するが、浮遊インダクタンスが大きい場合（５０ｎＨの場合）には振動波形が顕著であり、減衰しないことが判る。

次に、ダイオード５２として、ＳＢＤを用いた場合とＭＰＳを用いた場合とで、浮遊インダクタンスが大きい場合（５０ｎＨの場合）におけるダイオード５２の電流波形を比較した結果を図６および図７に示す。

図６および図７においては、横軸を時間軸ｔ（ｓｅｃ）とし、縦軸を電流密度Ｉ（Ａ／ｃｍ^２）とし、図６における領域“Ｂ”を拡大したものが図７である。

図６および図７においては、ＳＢＤを用いた場合の電流波形と、ＭＰＳを用いた場合であって、接触抵抗ρ_Ｃが０Ωｃｍ^２の場合、１．０×１０^−３Ωｃｍ^２の場合および２．４×１０^−３Ωｃｍ^２の場合の電流波形を示している。ここで、接触抵抗ρ_Ｃは、ＭＰＳダイオードにおけるアノード電極５のｐｉｎ部のｐ型領域３への接触抵抗である。

図７より、ＭＰＳダイオードを用いた場合には、振動波形における振幅がＳＢＤを用いた場合に比べて小さくなっていることが判る。

また、ＭＰＳダイオードにおける接触抵抗による振動波形への影響に注目すると、接触抵抗（ρ_Ｃ＝０）が小さく理想的なオーミック接触をしている場合と比べて、接触抵抗が比較的大きい方が振動波形の振幅が小さいことが判る。

また、図７より、接触抵抗が大きくなればなるほど振幅が小さくなっているのではなく、接触抵抗が２．４×１０^−３Ωｃｍ^２の場合よりも、１．０×１０^−３Ωｃｍ^２の場合の方が、振幅が小さくなっていることが判る。

ここで、接触抵抗の違いによる電流・電圧特性の変化の様子を図８に示す。図８においては、横軸を電圧Ｖ（Ｖ）とし、縦軸を電流密度Ｉ（Ａ／ｃｍ^２）とし、接触抵抗値は１００Ａ／ｃｍ^２の電流密度における値とする。そして、図に対して左側から順に、接触抵抗ρ_Ｃが０Ωｃｍ^２の場合、２．６×１０^−５Ωｃｍ^２の場合、８．２×１０^−５Ωｃｍ^２の場合、３．５×１０^−４Ωｃｍ^２の場合、１．０×１０^−３Ωｃｍ^２の場合、２．４×１０^−３Ωｃｍ^２の場合、６．６×１０^−３Ωｃｍ^２の場合および１．５×１０^−２Ωｃｍ^２の場合の電流・電圧特性を示している。

図８において、２．４×１０^−３Ωｃｍ^２の場合と、１．０×１０^−３Ωｃｍ^２の場合とを比較すると、１．０×１０^−３Ωｃｍ^２の場合では動作電流の範囲（数１０Ａ／ｃｍ^２の密度）で飽和傾向となっているのに対して、２．４×１０^−３Ωｃｍ^２の場合では飽和傾向を示した後、微分抵抗が電圧と共に低下する傾向となっていることが判る。

このような、電流・電圧特性が飽和傾向となるような接触抵抗としては、動作電流や、ｐ型領域３の最表面のドーピング濃度によって多少異なるが、おおよそ３．０×１０^−４Ωｃｍ^２から２．０×１０^−３Ωｃｍ^２の範囲の接触抵抗である。

以上より、ＭＰＳダイオードを用いて、ｐ型領域３のコンタクト部の電流・電圧特性が動作電流の範囲において飽和傾向となるように接触抵抗を調整することで、スイッチング時の振動波形の振幅を低減できるという知見を得た。

なお、飽和傾向とは、ｐ型領域３のコンタクト部の電流・電圧特性の、想定する動作電流の範囲において、ｄＩ／ｄＶが電圧とともに減少傾向（上に凸）であるということである。

また、図８において、１．０×１０^−４Ωｃｍ^２未満（図中では８．２×１０^−５Ωｃｍ^２を例示）においては電流・電圧特性が線形となり、１．０×１０^−４Ωｃｍ^２以上（図中では３．５×１０^−４Ωｃｍ^２を例示）においては電流・電圧特性が非線形となっていることが判る。

これらの知見と、図７より得られた接触抵抗が２．４×１０^−３Ωｃｍ^２の場合よりも、１．０×１０^−３Ωｃｍ^２の場合の方が、振幅が小さくなっているという知見とを考え合わせることで、コンタクト領域の電流・電圧特性に非線形成分を有し、かつ飽和傾向となるように接触抵抗を調整することで振動波形における振幅を小さくできるという結論を得ることができた。上記を総合すると、望ましい接触抵抗としては、１．０×１０^−４Ωｃｍ^２以上、より望ましくは３．０×１０^−４Ωｃｍ^２以上、１．０×１０^−３Ωｃｍ^２以下の範囲である。

なお、所望の接触抵抗を実現するには、電極金属の種類や電極の下層のｐ型領域の製造方法によって異なるが、電極形成領域の表面のドーピング濃度と電極金属のＳｉＣへの障壁高さとを適切に選択することによって実現することができる。

以上の説明においては、スイッチングデバイスと組み合わせて使用するダイオードとしてＳｉＣを用いたダイオードを示したが、絶縁破壊強度の高い他のワイドバンドギャップ半導体であるＧａＮやＺｎＯなどの酸化物半導体を用いたダイオードを使用する場合も本発明は適用可能である。

このようなワイドバンドギャップ半導体によって構成されるデバイスは、耐電圧性が高く、許容電流密度も高いため、シリコン半導体に比べて小型化が可能であり、モジュール化した場合にも小型化が可能となる。

また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷ではなく空冷による冷却も可能となり、半導体装置モジュール全体の小型化が可能となる。

１，１１ 半導体基板、２，１２ ｎ型ドリフト層、３ ｐ型領域、５ アノード電極、６ カソード電極、１３ ｐ型ウェル領域、１３ｄ コンタクトウェル領域、１４ ソース領域、１５ ＪＦＥＴ領域、１６ ゲート絶縁膜、１７ ゲート電極、１８ 層間絶縁膜、１９ ソース電極。

Claims (5)

1. スイッチングデバイスと、該スイッチングデバイスに対して逆並列に接続されたダイオードとを備える半導体装置であって、
   前記ダイオードは、
   第１導電型の半導体基板の第１の主面上に配設されたワイドバンドギャップ半導体によって構成される第１導電型の半導体層と、
   前記半導体層の上層部に選択的に配設された第２導電型の半導体領域と、
   前記半導体領域上を含む前記半導体層上に配設された第１の主電極と、
   前記第１の主電極とは反対側の前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、
   前記半導体領域と前記半導体層とが平面視で交互に配置され、
   前記第１の主電極は、
   前記半導体層とはショットキ接触し、前記半導体領域とは非線形な電流・電圧特性となるようにオーミック接触し、
   前記第１の主電極が前記半導体領域と接触している部分での電流・電圧特性が、動作電流範囲において飽和傾向であって、ｄＩ／ｄＶが電圧とともに減少する傾向を示す、
   半導体装置。
2. 前記第１の主電極と前記半導体領域との接触抵抗値は、１×１０^−４Ωｃｍ^２以上である、請求項１記載の半導体装置。
3. 前記第１の主電極と前記半導体領域との接触抵抗値は、
   ３．０×１０^−４Ωｃｍ^２以上、２．０×１０^−３Ωｃｍ^２以下の範囲である、請求項２記載の半導体装置。
4. 前記ワイドバンドギャップ半導体は、炭化珪素である、請求項１〜請求項３の何れか１項に記載の半導体装置。
5. 前記スイッチングデバイスのゲートには、ゲート抵抗を介して制御信号が与えられる、請求項１〜請求項４の何れか１項に記載の半導体装置。

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