JP5769818B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、炭化珪素を用いた電力用半導体装置に関するものである。
縦型ＭＯＳＦＥＴ、ＩＧＢＴなど、チャネルを有する縦型半導体装置で、チャネルが主面と平行な方向に形成される、一般にプレーナ型と呼ばれる構造では、チャネル抵抗を低減するために高いチャネル幅密度を有する平面レイアウトが望まれている。
当該レイアウトを形成する方法として、例えば特許文献１および特許文献２に開示されるような、ウェル領域を平面視で四角形セル形状とし、碁盤目状に当該ウェル領域を配置することで、互いに直交する２直線上の方向にチャネルを形成する（以下、碁盤目配置）というものが広く知られている。
特開平１−２１１９７８号公報 特開平５−２３５３６２号公報
特許文献１に示された方法では、ウェル領域の間に形成されるＪＦＥＴ領域が網目状に形成されるが、その網目の交点にあたる位置では、逆バイアス印加時にゲート絶縁膜に高い電界が印加されることとなり、ゲート絶縁膜が損傷しやすいという問題があった。
一方、チャネル幅密度は、ユニットセル内のチャネル幅を、セル面積（２方向のセルピッチの積）で除した値で決まるため、更なるチャネル幅密度の増大には、セルピッチを縮小する必要があるが、加工精度の問題などから必ずしも容易ではない。
碁盤目配置で、さらにチャネル幅密度を増大させる方法として、特許文献２で開示されるように、対角線上に配置されたセルを連続的に形成するものがある。
しかし、当該方法を用いた場合、セル間を接続する領域のウェルに形成されるチャネルは、それ以外の領域に形成されるチャネルに対して、ソース電極と半導体層との接触領域からの距離が長くなるため、寄生抵抗の増大やスイッチング時の遅延により、導通損失やスイッチング損失の増大が懸念される。
本発明は、上記のような問題を解決するためになされたものであり、導通損失やスイッチング損失の増大を抑制しつつ、装置の信頼性を向上させることができる半導体装置の提供を目的とする。
本発明の一態様に関する半導体装置は、第１導電型または第２導電型の半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層表層において周期的に複数配置された、平面視上の第１辺の長さがａ、これと直交する平面視上の第２辺の長さがｂの方形状の第２導電型のウェル領域と、各前記ウェル領域表層に形成された第１導電型のソース領域と、各前記ソース領域上から前記ドリフト層上に亘って、ゲート絶縁膜を介して形成されたゲート電極と、各前記ゲート電極に対向する前記ウェル領域に規定されたチャネル領域とを備え、前記第１辺の方向をｘ軸方向、前記第２辺の方向をｙ軸方向として、前記ｘ軸方向の各前記ウェル領域間の距離がＡ、前記ｙ軸方向の各前記ウェル領域間の距離がＢであり、前記ウェル領域の内の、ｘ軸方向に第１ウェル領域に隣接する第２ウェル領域は、前記第１ウェル領域からｙ軸方向に０より大きくｂ＋Ｂより小さい幅だけずれて配置され、前記ウェル領域の内の、ｙ軸方向に第１ウェル領域に隣接する第３ウェル領域は、前記第１ウェル領域からｘ軸方向に０より大きくａ＋Ａより小さい幅だけずれて配置され、共通のウェル領域に前記ｙ軸方向および前記ｘ軸方向からそれぞれ隣接する前記ウェル領域同士が、平面視において部分的に重なって配列され、前記ソース領域同士が、平面視において重なっていないことを特徴とする。
本発明の別の態様に関する半導体装置は、第１導電型または第２導電型の半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層表層において周期的に複数配置された、平面視上の第１辺の長さがａ、これと直交する平面視上の第２辺の長さがｂの方形状の第２導電型のウェル領域と、各前記ウェル領域表層に形成された第１導電型のソース領域と、各前記ソース領域上から前記ドリフト層上に亘って、ゲート絶縁膜を介して形成されたゲート電極と、各前記ゲート電極に対向する前記ウェル領域に規定されたチャネル領域とを備え、前記第１辺の方向をｘ軸方向、前記第２辺の方向をｙ軸方向として、前記ｘ軸方向の各前記ウェル領域間の距離がＡ、前記ｙ軸方向の各前記ウェル領域間の距離がＢであり、前記ウェル領域の内の、ｘ軸方向に第１ウェル領域に隣接する第２ウェル領域は、前記第１ウェル領域からｙ軸方向に０より大きくｂ＋Ｂより小さい幅だけずれて配置され、前記ウェル領域の内の、ｙ軸方向に第１ウェル領域に隣接する第３ウェル領域は、前記第１ウェル領域からｘ軸方向に０より大きくａ＋Ａより小さい幅だけずれて配置され、各前記ウェル領域が、平面視において互いに離間して配列されたことを特徴とする。
本発明にかかる半導体装置によれば、導通損失やスイッチング損失の増大を抑制しつつ、装置の信頼性を向上させることができる。
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
半導体装置の断面構造を模式的に示す図である。 本発明の前提技術となる半導体装置の平面構造を模式的に示す図である。 半導体装置の平面構造を模式的に示す図である。 半導体装置の平面構造を模式的に示す図である。 半導体装置の平面構造を模式的に示す図である。 半導体装置の平面構造を模式的に示す図である。 半導体装置の平面構造を模式的に示す図である。 半導体装置の平面構造を模式的に示す図である。 本発明の前提技術となる半導体装置の平面構造を模式的に示す図である。 本発明の前提技術となる半導体装置の平面構造を模式的に示す図である。 半導体装置の平面構造における、各長さを説明する図である。 点Ｙおよび距離ａのオフセット長依存性を模式的に示す図である。 ユニットセル面積およびセル内のチャネル幅に相当する長さの、オフセット長依存性を模式的に示す図である。 チャネル幅密度のオフセット長依存性を示す図である。
＜実施の形態１＞
＜構成＞
図１は、本発明の実施の形態１における、半導体装置の断面模式図である。本実施の形態においては、第１導電型をｎ型、第２導電型をｐ型とし、炭化珪素を用いた縦型ＭＯＳＦＥＴとして説明するが、導電型は逆であってもよいし、半導体装置も当該ＭＯＳＦＥＴに限られるものではない。
図１において、４Ｈのポリタイプを有する、ｎ型で低抵抗の、炭化珪素からなる半導体基板１０の第１主面（図における上面）上に、ｎ型の炭化珪素からなるドリフト層２０が形成されている。半導体基板１０は、第１主面の面方位が（０００１）面でｃ軸方向に対して、４°傾斜されている。
ドリフト層２０表面には、第１不純物であるアルミニウム（Ａｌ）をｐ型不純物として含有する複数のｐ型のウェル領域３０が、離間、すなわち互いにある幅だけ間隔をあけて、かつ、周期的に形成されている。
また、各ウェル領域３０断面の表層部内側には、第２不純物である窒素（Ｎ）をｎ型不純物として含有するｎ型のソース領域４０が、ウェル領域３０より浅く形成されている。
また、ウェル領域３０の内側で、望ましくはソース領域４０の内側には、第１不純物であるアルミニウム（Ａｌ）をｐ型不純物として含有するウェルコンタクト領域３５が形成されている。ウェル領域３０とその内側に形成されたウェルコンタクト領域３５とは、電気的に短絡している。
また、ウェル領域３０、ソース領域４０、ウェルコンタクト領域３５を含むドリフト層２０表面には、ソース領域４０表面の一部を除き、酸化珪素で構成されるゲート絶縁膜５０が形成されている。
さらに、ゲート絶縁膜５０上には、一対のソース領域４０に挟まれた領域に対応してゲート電極６０が形成されている。
また、ゲート絶縁膜５０が形成されていないソース領域４０およびウェルコンタクト領域３５の表面にはソース電極７０が形成されている。ソース電極７０は、ゲート電極６０を層間絶縁膜９０を介して覆うように形成されている。
また、半導体基板１０の第１主面と反対側の第２主面、すなわち、裏面側にはドレイン電極８０がそれぞれ形成されている。
ここで、図１において、ウェル領域３０のうちゲート絶縁膜５０を介してゲート電極６０と対向し、半導体装置のオン動作時に反転層が形成される領域をチャネル領域（図１におけるＰ）という。また、隣接する２つのウェル領域３０に挟まれたｎ型の領域をＪＦＥＴ領域（図１におけるＱ）と呼び、オン動作時（オン状態）にオン電流が流れる経路となる。逆に半導体装置のオフ状態では、ウェル領域３０からＪＦＥＴ領域に向かって空乏層が伸び、ＪＦＥＴ領域上に形成されるゲート絶縁膜５０に対して高い電界強度が印加されるのを防ぐ。
ここで、ＪＦＥＴ領域の幅、すなわち隣接する２つのウェル領域３０の間隔をＪＦＥＴ長、ウェル領域３０とその内側のソース領域４０との、ウェル領域３０表層における間隔をチャネル長、と呼ぶ。また、ウェル領域３０やソース領域４０が形成される周期、すなわち、１つのウェル領域３０の幅とＪＦＥＴ長とを足した長さを、セルピッチと呼ぶ。
本実施の形態において図示はしないが、ウェル領域３０が周期的に並ぶ領域に対する素子の外周側には、配線や耐圧終端の目的から、オン状態でオン電流を流さない領域（周辺領域）が形成される。これと区別するために、ウェル領域３０が周期的に並ぶ領域を活性領域と呼ぶ。
＜動作＞
次に、本実施の形態における半導体装置の動作を説明する。
図１に示す縦型ＭＯＳＦＥＴのゲート電極６０に、閾値電圧以上のプラス電圧が印加されると、チャネル領域に反転層が形成され、ｎ型のソース領域４０とｎ型のドリフト層２０との間に、キャリアである電子が流れる経路が形成される。
ソース領域４０からドリフト層２０へ流れ込む電子は、ドレイン電極８０に印加されるプラス電圧により形成される電界に従ってドリフト層２０および半導体基板１０を経由してドレイン電極８０に到達する。したがって、ゲート電極６０にプラス電圧を印加することにより、ドレイン電極８０からソース電極７０にオン電流が流れる。この状態をオン状態と呼ぶ。
反対に、ゲート電極６０に閾値電圧以下の電圧が印加されると、チャネル領域に反転層が形成されないため、ドレイン電極８０からソース電極７０に電流が流れない。この状態をオフ状態と呼ぶ。このとき、ドレイン電極８０に印加されるプラス電圧のために、ドリフト層２０とウェル領域３０との間のｐｎ接合から空乏層が伸びる。
＜製造方法＞
つづいて、実施の形態１の炭化珪素半導体装置である縦型ＭＯＳＦＥＴの製造方法について説明する。
まず、第１主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の、半導体基板１０の表面上に、化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、１×１０１５〜１×１０１７ｃｍ−３のｎ型の不純物濃度、５〜５０μｍの厚さのドリフト層２０をエピタキシャル成長する。
次に、ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｐ型の第１不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５〜３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７〜１×１０１９ｃｍ−３の範囲でドリフト層２０のｎ型不純物濃度より多いものとする。
その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がウェル領域３０となる。
次に、ドリフト層２０表面にフォトレジストなどにより注入マスクを形成し、ｎ型の第２不純物であるＮをイオン注入する。Ｎのイオン注入深さはウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲でウェル領域３０のｐ型不純物濃度を超えるものとする。ドリフト層２０内のＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
次に、ドリフト層２０表面にフォトレジストなどにより注入マスクを形成し、ｐ型の第１不純物であるＡｌをイオン注入し、注入マスクを除去する。本工程によってドリフト層２０内にＡｌが注入された領域がウェルコンタクト領域３５となる。
ウェルコンタクト領域３５は、ウェル領域３０およびとソース電極７０との良好な電気的接触を得るために設けるもので、ウェル領域３０ｐ型不純物濃度より高濃度の不純物濃度に設定することが望ましい。不純物をイオン注入する際には、ウェルコンタクト領域３５を低抵抗化する目的で、半導体基板１０を１５０℃以上に加熱してイオン注入することが望ましい。
次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００〜１９００℃、３０秒〜１時間のアニールを行う。このアニールにより、イオン注入されたＮ、Ａｌを活性化させる。
つづいて、ウェル領域３０、ソース領域４０、ウェルコンタクト領域３５を含むドリフト層２０の表面を熱酸化して所望の厚みのゲート絶縁膜５０を形成する。
次に、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。その後、ゲート絶縁膜５０に開口する。
最後に、ソース領域４０およびウェルコンタクト領域３５に電気的に接続されるソース電極７０を形成し、また、半導体基板１０の裏面側にドレイン電極８０を形成して、図１に示す縦型ＭＯＳＦＥＴが完成する。ここで、ソース電極７０およびドレイン電極８０となる材料としてはＡｌ合金などが挙げられる。
＜平面構造１＞
図２は、本発明の前提技術となる、縦型ＭＯＳＦＥＴの活性領域を主面側から見た平面模式図である。簡単のために、ウェル領域３０およびソース領域４０に着目し、周辺の構成については図示を省略する。ここでウェル領域３０およびソース領域４０は、図２に示されるような正確な正方形（方形状）である必要はなく、辺の一部に曲線を含む形状、または、一部が欠けた形状、平行四辺形等を含むものとする。
チャネル方向に平行で、互いに直交するｘ軸方向、ｙ軸方向を図２のように定義したとき、ウェル領域３０のうちの１つであるウェル領域Ａ（図２においてＡと表示）に対して、横の並び方向で隣接するウェル領域Ｂ（図２においてＢと表示）は、ｙ軸方向にずれておらず、縦の並び方向で隣接するウェル領域Ｃ（図２においてＣと表示）もｘ軸方向にずれていない。すなわち各ウェル領域３０は、横の並び方向はｘ軸に沿い、縦の並び方向はｙ軸に沿う、碁盤目配置で配置されている。
このとき、ＪＦＥＴ領域において、隣接するどのウェル領域３０からの距離も等距離となる点の集合による線を中央線と定義すると、配列の単位構造となるユニットセルは、当該中央線によって囲まれた領域となる（図２におけるＲ）。
チャネル幅密度は、ソース領域４０の平面視における外周長（図２におけるＳ）をユニットセル（図２におけるＲ）の面積で除した値となる。
図３は、本発明の縦型ＭＯＳＦＥＴの活性領域を主面側から見た平面模式図である。簡単のために、ウェル領域３０およびソース領域４０に着目し、周辺の構成については図示を省略する。
本実施の形態では、ウェル領域Ａに対して横の並び方向で隣接するウェル領域Ｂは、ｙ軸方向に長さＬｏｙだけずれて配置されており、ウェル領域Ａに対して縦の並び方向で隣接するウェル領域Ｃは、ｘ軸方向に長さＬｏｘだけずれて配置されている。また、横の並び方向と縦の並び方向とは、直交しない関係になっている。
この配置では、ウェル領域Ｂとウェル領域Ｃとは離間されているものの、その間隔は碁盤目配置の場合に比べ短くなっている。当該配置を本実施配置と呼ぶ。本実施配置におけるユニットセルは、図３に示すように中央線Ｒに囲まれた領域となる。
図２に示す碁盤目配置と、図３に示す本実施配置とを、チャネル幅密度について比較する。
図４に、図３に示したユニットセルの形状を簡易化したものを示す。図４に示すように、本実施配置でのユニットセルの面積は、碁盤目配置のユニットセルの形状（四角形状）から、直交する長さＬｏｘおよび長さＬｏｙの辺を有する直角三角形を２つ差し引いた六角形状（図４においては、左上および右下が差し引かれている）となり、碁盤目配置のユニットセルの面積（四角形状）に対して小さくなる。
一方、本実施配置でのユニットセル内のチャネル幅（図３および図４において、Ｓで表示するソース領域４０の外周長）は、碁盤目配置の場合のユニットセルと同じである（図２参照）から、ユニットセルの面積が小さい分、碁盤目配置の場合に比べて本実施配置の場合が、チャネル幅密度は大きくなる。
次に、碁盤目配置と本実施配置とを、ＪＦＥＴ領域上のゲート絶縁膜５０の信頼性について比較する。
碁盤目配置では、直交する中央線の交点（図２における点Ｙ）が、各ユニットセルにおいて、隣接するウェル領域３０からの距離が最も遠くなるＪＦＥＴ領域上の点である。よってこの点が、オフ状態においてゲート絶縁膜５０にかかる電界強度が最も高くなる。
一方で、本実施配置では、図３に示す中央線上の点Ｙが、隣接するウェル領域３０からの距離が最も遠くなるＪＦＥＴ領域上の点である。よってこの点が、オフ状態においてゲート絶縁膜５０にかかる電界強度が最も高くなるが、碁盤目配置における点Ｙよりも、最も近いウェル領域３０までの距離が小さくなる（より具体的には後述する）。
隣接するウェル領域３０までの距離が遠いＪＦＥＴ領域内の点では、オフ状態においてウェル領域３０から空乏層が伸びにくいため、直上のゲート絶縁膜５０に対して高い電界強度が印加されやすい。つまり、オフ状態においてゲート絶縁膜５０にかかる電界強度の最大値は、本実施配置の方が小さくなり、高い信頼性を得ることができる。
以上より、本実施の形態に示すセル配置を用いることで、チャネル幅密度の増加と、信頼性の向上を同時に得ることができる。
＜平面構造２＞
図５は、本発明の縦型ＭＯＳＦＥＴの活性領域を主面側から見た平面模式図である。簡単のために、ウェル領域３０およびソース領域４０に着目し、周辺の構成については図示を省略する。
図５に示す構造では、図３に示した場合と同様に、ウェル領域Ａに対して横の並び方向で隣接するウェル領域Ｂは、ｙ軸方向に長さＬｏｙだけずれて配置されており、ウェル領域Ａに対して縦の並び方向で隣接するウェル領域Ｃは、ｘ軸方向に長さＬｏｘだけずれて配置されている。図３と異なる点は、長さＬｏｘまたは長さＬｏｙのいずれか、またはその両方が図３における場合より大きいため、ウェル領域Ｂとウェル領域Ｃとが互いに重なっており、それぞれのウェル領域の形状が四角形状ではなくなっている点である。これは、ウェル領域Ｂとウェル領域Ｃとが重なり、それらの論理和の領域を繋げたウェル領域とすることで実現される。ユニットセルの境界は図示のとおりとなる（図５におけるＲ）。
図６に、図５に示したユニットセルの形状を簡易化したものを示す。図６の場合では、図４の場合に比べ、差し引く直角三角形の面積が大きくなることから、さらにユニットセルを小さくすることができる。チャネル幅はそのままであるから、チャネル幅密度は大きくなる。
また図５に示すように、隣接するウェル領域３０からの距離が最も遠くなるＪＦＥＴ領域上の点Ｙは、碁盤目配置における点Ｙよりも、最も近いウェル領域３０までの距離が小さくなる（より具体的には後述する）。よって、オフ状態においてゲート絶縁膜５０にかかる電界強度の最大値は小さくなり、高い信頼性を得ることができる。
以上より、本実施の形態に示すセル配置を用いることで、チャネル幅密度の増加と、信頼性の向上を同時に得ることができる。
＜平面構造３＞
図７は、本発明の縦型ＭＯＳＦＥＴの活性領域を主面側から見た平面模式図である。簡単のために、ウェル領域３０およびソース領域４０に着目し、周辺の構成については図示を省略する。
図７に示す構造では、図３に示した場合と同様に、ウェル領域Ａに対して横の並び方向で隣接するウェル領域Ｂは、ｙ軸方向に長さＬｏｙだけずれて配置されており、ウェル領域Ａに対して縦の並び方向で隣接するウェル領域Ｃは、ｘ軸方向に長さＬｏｘだけずれて配置されている。図３および図５と異なる点は、長さＬｏｘまたは長さＬｏｙのいずれか、またはその両方が図３および図５における場合より大きいため、ウェル領域Ｂとウェル領域Ｃとが互いに重なっており、さらにウェル領域Ｂ内のソース領域とウェル領域Ｃ内のソース領域とが互いに重なっている点である。これは、ウェル領域Ｂ内のソース領域とウェル領域Ｃ内のソース領域とが重なり、それらの論理和の領域を繋がったソース領域とすることで実現される。ユニットセルの境界は図示のとおりとなる（図７におけるＲ）。
図８に、図７に示したユニットセルの形状を簡易化したものを示す。図８の場合では、図４および図６の場合に比べ、差し引く直角三角形の面積が大きくなることから、さらにユニットセルを小さくすることができる。よってチャネル幅が同程度であれば、チャネル幅密度は大きくなる。
また図７に示すように、隣接するウェル領域３０からの距離が最も遠くなるＪＦＥＴ領域上の点Ｙは、碁盤目配置における点Ｙよりも、最も近いウェル領域３０までの距離が小さくなる（より具体的には後述する）。よって、オフ状態においてゲート絶縁膜５０にかかる電界強度の最大値は小さくなり、高い信頼性を得ることができる。
以上より、本実施の形態に示すセル配置を用いることで、チャネル幅密度の増加と、信頼性の向上を同時に得ることができる。
＜詳細説明＞
ＭＯＳＦＥＴがオン状態のときに生じる導通損失は、ソースおよびドレイン間の抵抗、すなわちオン抵抗を小さくすることで低減される。チャネル抵抗はオン抵抗を構成する抵抗成分の１つであり、低減が望まれる。
特に炭化珪素を用いたＭＯＳＦＥＴでは、酸化膜と炭化珪素の界面特性が好ましくないことから高いチャネル移動度が得られておらず、結果的に高いチャネル抵抗となりやすいことが広く知られており、その改善が望まれる。
チャネル抵抗を減らす方法の一つとして、チャネル幅密度を増大させることが挙げられる。チャネル幅密度とは、活性領域内に存在する全てのチャネルの幅を、活性領域の面積で除した値である。一般に電力用半導体素子では、同じ形状のユニットセルが周期的に並ぶことから、ユニットセル内のチャネル幅をユニットセルの面積で除すことで、チャネル幅密度が求まる。
チャネル幅密度を高める方法は、微細化とセル配置の工夫の２つに大別される。
微細化は、ＪＦＥＴ長やチャネル長などの寸法を小さくすることでセルピッチを縮小する方法であるが、微細加工技術の限界やデバイス特性の劣化などの点で限度を制限される。
以下では、セル配置の工夫によりチャネル幅密度を増加させる方法を詳細に説明する。まず、セル配置の工夫によるチャネル幅密度の向上について、櫛型配置（ウェル領域を短冊状に形成し、１直線方向のみにチャネルを形成する）と碁盤目配置を例に挙げて説明する。
図９および図１０は、櫛型配置（図９）および碁盤目配置（図１０）におけるウェル領域３０とソース領域４０の平面配置を図示したものである。ここでは、どちらの配置においても、セルピッチを１６μｍ、チャネル長を１μｍ、ＪＦＥＴ長を４μｍと仮定する。
櫛型配置の場合、チャネルはセルピッチ１６μｍの周期内に２本存在するため、チャネル幅密度は、２を１６μｍで除した０．１２５μｍ−１と求まる（図９参照）。
一方、碁盤目配置の場合、１６μｍ四方の面積を有するユニットセル内に、１辺１０μｍのチャネルが４本存在するため、４０μｍを１６μｍの二乗で除した０．１５６μｍ−１がチャネル幅密度である（図１０参照）。
すなわち、同じセルピッチを用いても、碁盤目配置を用いた方がチャネル幅密度を増やすことができることを意味する。
ＭＯＳＦＥＴがオフの状態において、ドレイン電極８０には数百から数千ボルトの高い電圧が発生する。このとき、接地されたソース電極７０と電気的に短絡されているウェル領域３０から、ドリフト層２０に向かって伸びる空乏層が発生し、ドレイン電極８０とソース電極７０の間にかかる電圧を遮断する。
特筆すべきは、この空乏層はウェル領域３０からＪＦＥＴ領域に向かっても伸びることでドレイン電圧を遮蔽し、略０ボルトのゲート電極６０とＪＦＥＴ領域に挟まれた領域に存在するゲート絶縁膜５０に対して、発生する電界強度を低減する働きがあることである。
ＪＦＥＴ長が広い場合、この遮蔽効果は起こりにくくなることから、ＪＦＥＴ領域の直上のゲート絶縁膜５０には高電界が発生し、ゲート絶縁膜５０の破壊が起こりやすくなる。
これは、絶縁破壊電界が高く、半導体中の電界強度が高くなるように設計される、炭化珪素を含むワイドバンドギャップ半導体素子では、ゲート絶縁膜５０にかかる電界強度も高くなり易いため、特に問題となり易い。
前述の碁盤目配置に着目すると、ＪＦＥＴ領域が網目状に形成されることから、隣接するどのウェル領域３０からの距離も等距離となる点の集合による線である中央線の、その交点は、ＪＦＥＴ領域中の他の点に比べ、ウェル領域３０までの距離が長い。具体的には、中央線の交点から最も近いウェル領域３０までの距離は、他の中央線上の点に比べて最大で√２倍だけ大きい。このため、中央線の交点の直上のゲート絶縁膜５０には、オフ状態で高電界がかかりやすい。
次に本発明の本実施配置について述べる。
図１１に示すように、チャネルに平行で、互いに直交するｘ軸方向、ｙ軸方向を定義し、ｘ軸方向のセルピッチをセルピッチＰｘ、ｙ軸方向のセルピッチをセルピッチＰｙと定義する。
またｘ軸方向、ｙ軸方向のチャネル長をそれぞれチャネル長Ｌｃｈｘ、チャネル長Ｌｃｈｙ、ｘ軸方向、ｙ軸方向のＪＦＥＴ長をそれぞれＪＦＥＴ長Ｌｊｘ、ＪＦＥＴ長Ｌｊｙとする。以下、チャネル長Ｌｃｈｘおよびチャネル長Ｌｃｈｙをチャネル長Ｌｃｈ、ＪＦＥＴ長ＬｊｘおよびＪＦＥＴ長ＬｊｙをＪＦＥＴ長Ｌｊと記載することもある。
ウェル領域３０のうちの一つである、あるウェル領域Ａから見て、横の並び方向（図１１では、＋ｘ（＞０）側）で隣接するウェル領域Ｂが、ｙ軸方向に＋Ｌｏｙ（＞０）だけずれており、縦の並び方向（図１１では、＋ｙ（＞０）側）で隣接するウェル領域Ｃが、ｘ軸方向に＋Ｌｏｘ（＞０）だけずれている。この長さＬｏｘおよび長さＬｏｙをオフセット長と呼ぶ。
図１１に示す平面図に、各長さに対応する位置を矢印で示す。なお、「横の並び方向で隣接するウェル領域」とは、図１１においてｘ軸方向に隣接するウェル領域であるが、図１１におけるｘ軸方向のセルピッチに相当する長さだけｘ座標が異なり、長さＬｏｙだけｙ座標が異なるウェル領域のうち、当該ウェル領域からの直線距離が最も近いウェル領域を指す。「縦の並び方向で隣接するウェル領域」や「横の並び方向で隣接するユニットセル」などについても、同様の定義である。
図１２は、ＪＦＥＴ長Ｌｊが４μｍで、長さＬｏｘおよび長さＬｏｙを同時に０μｍから１μｍずつ大きくした場合に、隣接するウェル領域３０からの距離が最も遠い点Ｙの位置が変わる様子を図示している。なお、Ｌｏｘ＝Ｌｏｙ＝０μｍは、セル配置が碁盤目配置であることを意味する。
長さＬｏｘおよび長さＬｏｙがおよそ２μｍとなるまでオフセット長を大きくすると、徐々に点Ｙの隣接するウェル領域３０までの距離ａが短くなることが分かる（図１２（ａ）〜（ｆ）参照）。
具体的には、図１２（ａ）では、Δｘ＝Δｙ＝０μｍで、距離ａは２．８μｍ、図１２（ｂ）では、Δｘ＝Δｙ＝１μｍで、距離ａは２．５μｍ、図１２（ｃ）では、Δｘ＝Δｙ＝２μｍで、距離ａは２．３μｍ、図１２（ｄ）では、Δｘ＝Δｙ＝３μｍで、距離ａは２．３μｍ、図１２（ｅ）では、Δｘ＝Δｙ＝４μｍで、距離ａは２．３μｍ、図１２（ｆ）では、Δｘ＝Δｙ＝５μｍで、距離ａは２．３μｍである。
ここでは簡単のため、長さＬｏｘと長さＬｏｙが等しい場合を示したが、等しくない場合も同様に、Ｌｏｘ＞０、Ｌｏｙ＞０であるならば横の並び方向と縦の並び方向とは直交せず、ウェル領域Ｂとウェル領域Ｃとが接するまでの間、オフセット長を大きくするほど、点Ｙから隣接するウェル領域３０までの距離が小さくなることが容易に想像される。
すなわち、碁盤目配置に比べ、長さＬｏｘおよび長さＬｏｙを０より大きくすることで、点Ｙの隣接するウェル領域３０までの距離が小さくなり、オフ状態においてゲート絶縁膜５０にかかる電界の最大値が低減される。その結果、ゲート絶縁膜５０が破壊されにくく、信頼性の高いＭＯＳＦＥＴが実現される。
図１３は、ＪＦＥＴ長Ｌｊが４μｍ、チャネル長Ｌｃｈが１μｍで、長さＬｏｘおよび長さＬｏｙを同時に０μｍから２．５μｍずつ大きくした場合の、ユニットセルの形状と、ユニットセル内のチャネル領域の変化を図示している。
ユニットセルの面積は、Ｐｘ×Ｐｙ−Ｌｏｘ×Ｌｏｙと同等であるので、オフセット長を大きくするほど、ユニットセルの面積は減少する（図１３（ａ）〜（ｄ）参照）。
具体的には、図１３（ａ）では、Δｘ＝Δｙ＝０μｍで、チャネル幅に相当する長さは４０μｍ、ユニットセルの面積は２５６μｍ２、図１３（ｂ）では、Δｘ＝Δｙ＝２．５μｍで、チャネル幅に相当する長さは４０μｍ、ユニットセルの面積は２５０μｍ２、図１３（ｃ）では、Δｘ＝Δｙ＝５μｍで、チャネル幅に相当する長さは４０μｍ、ユニットセルの面積は２３１μｍ２、図１３（ｄ）では、Δｘ＝Δｙ＝７．５μｍで、チャネル幅に相当する長さは３０μｍ、ユニットセルの面積は２００μｍ２である。
長さＬｏｘおよび長さＬｏｙが５μｍ以下の場合、ユニットセル内のチャネル領域の形状は変わらず、ユニットセル内のチャネル幅も一定であるため、オフセット量が大きいほどチャネル幅密度は増大する。
一方、長さＬｏｘと長さＬｏｙがチャネル長Ｌｃｈ＋ＪＦＥＴ長Ｌｊに相当する５μｍを超えると、ソース領域４０の外周のうち一部の領域で、ソース領域４０の外周から見てチャネル長Ｌｃｈの距離だけ離れた領域に存在していたｎ型領域（ＪＦＥＴ領域）が、隣接するセルのウェル領域３０によって埋められてしまうため、ユニットセル内のチャネル幅は減少する（図１３（ｄ）におけるＳ）。
図１４は、オフセット量とチャネル幅密度の関係を図示した図である。横軸はオフセット長（μｍ）、縦軸はチャネル幅密度（μｍ−１）である。計算に用いた数値は、Ｌｏｘ＝Ｌｏｙ、Ｐｘ＝１６μｍ、Ｐｙ＝１６μｍ、Ｌｃｈ＝１μｍ、Ｌｊ＝４μｍである。
図１４から、オフセット量を増加させるにつれてチャネル幅密度は大きくなり、オフセット量がＬｏｘ＝Ｌｏｙ＝Ｌｃｈ＋Ｌｊ＝５μｍのときにチャネル幅密度が最大になることが分かる。また、図１４から読み取れるように、オフセット長がおおよそ、０＜Ｌｏｘ＝Ｌｏｙ＜３×Ｌｃｈ＋Ｌｊの範囲では、Ｌｏｘ＝Ｌｏｙ＝０、すなわち碁盤目配置に対してチャネル幅密度が増加していることが分かる。
ここでは簡単のために、ＬｏｘとＬｏｙが同じ場合を想定して議論したが、本発明はＬｏｘとＬｏｙが異なっていてもチャネル幅密度増加の効果が得られる。すなわち、少なくとも図１４に示すような場合には、０＜Ｌｏｘ＜３×Ｌｃｈｘ＋Ｌｊｘ、０＜Ｌｏｙ＜３×Ｌｃｈｙ＋Ｌｊｙを共に満たせば、チャネル幅密度は増大する。
また、チャネル長Ｌｃｈ、ＪＦＥＴ長Ｌｊがｘ軸方向とｙ軸方向で均一である場合を想定したが、ｘ軸方向とｙ軸方向で異なる場合でも、チャネル幅密度は増加する。
すなわち、少なくとも図１４に示すような場合には、０＜Ｌｏｘ＜３×Ｌｃｈｘ＋Ｌｊｘ、０＜Ｌｏｙ＜３×Ｌｃｈｙ＋Ｌｊｙを同時に満たせば、チャネル幅密度の増大効果が得られ、特にＬｏｘ＝Ｌｃｈｘ＋Ｌｊｘ、Ｌｏｙ＝Ｌｃｈｙ＋Ｌｊｙの場合にチャネル幅密度は最大になる。
なお、本実施配置を実現するにあたり、ウェル領域３０およびソース領域４０などを形成するための最小加工寸法などは碁盤目配置のそれと同じで良い。すなわち、本実施配置を用いることで、加工精度の向上を必要とせず、チャネル幅密度の向上と、信頼性の向上を同時に実現できる。
＜変形例＞
本発明の有効性の説明としてＭＯＳＦＥＴを例に挙げたが、チャネルを有する縦型半導体装置で、チャネルが主面と平行な方向に形成される素子であれば適用可能である。すなわちＩＧＢＴにおいても有効である。
本発明は、炭化珪素を用いた半導体素子で特に有効であることは上述したとおりだが、他のワイドバンドギャップ半導体素子においても有効であり、シリコンを用いた半導体素子においても一定の効果がある。
また、結晶構造、主面の面方位、オフ角、各注入条件など、具体的な例を用いて説明したが、本発明の適用範囲はこれに限定されない。
＜効果＞
本発明にかかる実施の形態によれば、半導体装置において、第１導電型（ｎ型）または第２導電型（ｐ型）の半導体基板１０と、半導体基板１０上に形成された第１導電型（ｎ型）のドリフト層２０と、ドリフト層２０表層において周期的に複数配置された、平面視上の第１辺（ｘ軸方向の辺）の長さがａ（図１１における、Ｐｘ−Ｌｊｘに対応）、これと直交する平面視上の第２辺（ｙ軸方向の辺）の長さがｂ（図１１における、Ｐｙ−Ｌｊｙに対応）の方形状の第２導電型（ｐ型）のウェル領域３０と、各ウェル領域３０表層に形成された第１導電型（ｎ型）のソース領域４０と、各ソース領域４０上からドリフト層２０上に亘って、ゲート絶縁膜５０を介して形成されたゲート電極６０と、各ゲート電極６０に対向するウェル領域３０に規定されたチャネル領域とを備える。
ｘ軸方向の各ウェル領域３０間の距離がＡ（図１１におけるＬｊｘに対応）、ｙ軸方向の各ウェル領域３０間の距離がＢ（図１１におけるＬｊｙに対応）であり、ウェル領域３０の内の、ｘ軸方向に第１ウェル領域（図３、５、７におけるウェル領域Ａに対応）に隣接する第２ウェル領域（図３、５、７におけるウェル領域Ｂに対応）は、第１ウェル領域からｙ軸方向に０より大きくｂ＋Ｂより小さい幅だけずれて配置され、ウェル領域３０の内の、ｙ軸方向に第１ウェル領域に隣接する第３ウェル領域（図３、５、７におけるウェル領域Ｃに対応）は、第１ウェル領域からｘ軸方向に０より大きくａ＋Ａより小さい幅だけずれて配置される。
このような構成とすることで、導通損失やスイッチング損失の増大を抑制しつつ、装置の信頼性を向上させることができる。
すなわち最も遠い点Ｙまでの距離が小さくなることで、逆バイアス印加時にゲート絶縁膜５０にかかる電界が緩和され、信頼性が高まる。
また、長さＬｏｘと長さＬｏｙが所定の範囲であれば、ユニットセルの面積が小さくなることで、チャネル幅密度が大きくなり、オン抵抗を低減することができる。
また、ソース電極からの電気的距離が遠いチャネルが存在しないため、導通損失やスイッチング損失の増大を抑制することができる。
また、本発明にかかる実施の形態によれば、半導体装置において、第１導電型（ｎ型）または第２導電型（ｐ型）の半導体基板１０と、半導体基板１０の主面上に形成された第１導電型（ｎ型）のドリフト層２０と、ドリフト層２０表層に周期的に形成された第２導電型（ｐ型）の複数のウェル領域３０と、各ウェル領域３０表層に部分的に形成された第１導電型（ｎ型）のソース領域４０と、各ソース領域４０上からドリフト層２０上に亘って、ゲート絶縁膜５０を介して形成されたゲート電極６０と、各ウェル領域３０の間に形成された、第１導電型のＪＦＥＴ領域と、各ゲート電極６０に対向するウェル領域３０に規定されたチャネル領域とを備える。
チャネル領域が規定された方向に沿って、半導体基板１０の主面上の直交するｘ軸およびｙ軸を定義し、ウェル領域３０の繰り返し単位である半導体基板１０の主面上の二次元形状をユニットセルと定義した場合、一のユニットセル（図３、５、７におけるウェル領域Ａを囲むユニットセルに対応）とｘ軸方向に隣接する他のユニットセル（図３、５、７におけるウェル領域Ｂを囲むユニットセルに対応）が、ｙ軸方向に０より大きくｙ軸方向のユニットセルの長さより小さい長さだけずれて配置され、一のユニットセルとｙ軸方向に隣接する他のユニットセル（図３、５、７におけるウェル領域Ｃを囲むユニットセルに対応）が、ｘ軸方向に０より大きくｘ軸方向のユニットセルの長さより小さい長さだけずれて配置される。
ここでユニットセルの長さとは、例えば図３の中央線Ｒで囲まれた領域のｘ軸方向またはｙ軸方向の長さであり、中央線ＲがＪＦＥＴ長を中央で分ける線であることを考慮すると、結局図１１のセルピッチＰｘまたはセルピッチＰｙに対応する長さであることが分かる。
このような構成とすることで、導通損失やスイッチング損失の増大を抑制しつつ、装置の信頼性を向上させることができる。
また、本発明にかかる実施の形態によれば、半導体装置において、共通のウェル領域３０にｙ軸方向およびｘ軸方向からそれぞれ隣接するウェル領域３０同士が、平面視において部分的に重なって配列されることで、さらにユニットセルの面積を小さくすることができる。
また、本発明にかかる実施の形態によれば、半導体装置において、各ウェル領域３０表層に形成された第１導電型（ｎ型）のソース領域４０をさらに備え、共通のウェル領域３０にｙ軸方向およびｘ軸方向からそれぞれ隣接するソース領域４０同士が、平面視において部分的に重なって配列されることで、さらにユニットセルの面積を小さくすることができる。
また、本発明にかかる実施の形態によれば、半導体装置において、ｙ軸方向で隣接するウェル領域３０の、ｘ軸方向のずれ長をＬｏｘとし、ｘ軸方向で隣接するウェル領域３０の、ｙ軸方向のずれ長をＬｏｙとし、ウェル領域３０同士の、ｘ軸方向の距離をＬｊｘ、ｙ軸方向の距離をＬｊｙとし、各ウェル領域３０表層の、ソース領域４０との間に形成されるｘ軸方向のチャネル長をＬｃｈｘ、ｙ軸方向のチャネル長をＬｃｈｙとする場合、０＜Ｌｏｘ＜Ｌｃｈｘ＋Ｌｊｘ、かつ、０＜Ｌｏｙ＜Ｌｃｈｙ＋Ｌｊｙであることで、ユニットセルの面積を小さくし、チャネル幅密度を増加させることができる。
また、本発明にかかる実施の形態によれば、半導体装置において、Ｌｏｘ＝Ｌｃｈｘ＋Ｌｊｘ、かつ、Ｌｏｙ＝Ｌｃｈｙ＋Ｌｊｙであることで、効果的にユニットセルの面積を小さくし、チャネル幅密度をより増加させることができる。
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
なお本発明は、その発明の範囲内において、本実施の形態における任意の構成要素の変形もしくは省略が可能である。
本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
１０ 半導体基板、２０ ドリフト層、３０ ウェル領域、３５ ウェルコンタクト領域、４０ ソース領域、５０ ゲート絶縁膜、６０ ゲート電極、７０ ソース電極、８０ ドレイン電極、９０ 層間絶縁膜。

Claims (6)

  1. 第１導電型または第２導電型の半導体基板（１０）と、
    前記半導体基板（１０）上に形成された第１導電型のドリフト層（２０）と、
    前記ドリフト層（２０）表層において周期的に複数配置された、平面視上の第１辺の長さがａ、これと直交する平面視上の第２辺の長さがｂの方形状の第２導電型のウェル領域（３０）と、
    各前記ウェル領域（３０）表層に形成された第１導電型のソース領域（４０）と、
    各前記ソース領域（４０）上から前記ドリフト層（２０）上に亘って、ゲート絶縁膜（５０）を介して形成されたゲート電極（６０）と、
    各前記ゲート電極（６０）に対向する前記ウェル領域（３０）に規定されたチャネル領域とを備え、
    前記第１辺の方向をｘ軸方向、前記第２辺の方向をｙ軸方向として、
    前記ｘ軸方向の各前記ウェル領域（３０）間の距離がＡ、前記ｙ軸方向の各前記ウェル領域（３０）間の距離がＢであり、
    前記ウェル領域（３０）の内の、ｘ軸方向に第１ウェル領域に隣接する第２ウェル領域は、前記第１ウェル領域からｙ軸方向に０より大きくｂ＋Ｂより小さい幅だけずれて配置され、
    前記ウェル領域（３０）の内の、ｙ軸方向に第１ウェル領域に隣接する第３ウェル領域は、前記第１ウェル領域からｘ軸方向に０より大きくａ＋Ａより小さい幅だけずれて配置され、
    共通のウェル領域（３０）に前記ｙ軸方向および前記ｘ軸方向からそれぞれ隣接する前記ウェル領域（３０）同士が、平面視において部分的に重なって配列され、
    前記ソース領域（４０）同士が、平面視において重なっていないことを特徴とする、
    半導体装置。
  2. 第１導電型または第２導電型の半導体基板（１０）と、
    前記半導体基板（１０）上に形成された第１導電型のドリフト層（２０）と、
    前記ドリフト層（２０）表層において周期的に複数配置された、平面視上の第１辺の長さがａ、これと直交する平面視上の第２辺の長さがｂの方形状の第２導電型のウェル領域（３０）と、
    各前記ウェル領域（３０）表層に形成された第１導電型のソース領域（４０）と、
    各前記ソース領域（４０）上から前記ドリフト層（２０）上に亘って、ゲート絶縁膜（５０）を介して形成されたゲート電極（６０）と、
    各前記ゲート電極（６０）に対向する前記ウェル領域（３０）に規定されたチャネル領域とを備え、
    前記第１辺の方向をｘ軸方向、前記第２辺の方向をｙ軸方向として、
    前記ｘ軸方向の各前記ウェル領域（３０）間の距離がＡ、前記ｙ軸方向の各前記ウェル領域（３０）間の距離がＢであり、
    前記ウェル領域（３０）の内の、ｘ軸方向に第１ウェル領域に隣接する第２ウェル領域は、前記第１ウェル領域からｙ軸方向に０より大きくｂ＋Ｂより小さい幅だけずれて配置され、
    前記ウェル領域（３０）の内の、ｙ軸方向に第１ウェル領域に隣接する第３ウェル領域は、前記第１ウェル領域からｘ軸方向に０より大きくａ＋Ａより小さい幅だけずれて配置され、
    各前記ウェル領域（３０）が、平面視において互いに離間して配列されたことを特徴とする、
    半導体装置。
  3. 前記ｙ軸方向で隣接する前記ウェル領域（３０）の、前記ｘ軸方向のずれ長をＬｏｘとし、
    前記ｘ軸方向で隣接する前記ウェル領域（３０）の、前記ｙ軸方向のずれ長をＬｏｙとし、
    前記ウェル領域（３０）同士の、前記ｘ軸方向の距離をＬｊｘ、前記ｙ軸方向の距離をＬｊｙとし、
    各前記ウェル領域（３０）表層の、前記ソース領域（４０）との間に形成される前記ｘ軸方向のチャネル長をＬｃｈｘ、前記ｙ軸方向のチャネル長をＬｃｈｙとする場合、
    ０＜Ｌｏｘ≦Ｌｃｈｘ＋Ｌｊｘ、かつ、０＜Ｌｏｙ≦Ｌｃｈｙ＋Ｌｊｙであることを特徴とする、
    請求項１または請求項２に記載の半導体装置。
  4. 装置構造が、ＭＯＳＦＥＴおよびＩＧＢＴのいずれかであることを特徴とする、
    請求項１または請求項２に記載の半導体装置。
  5. 前記半導体基板（１０）および前記ドリフト層（２０）が、ワイドバンドギャップ半導体からなることを特徴とする、
    請求項１または請求項２に記載の半導体装置。
  6. 前記半導体基板（１０）および前記ドリフト層（２０）が、炭化珪素からなることを特徴とする、
    請求項１または請求項２に記載の半導体装置。
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