JP3016298B2 - 半導体装置 - Google Patents

半導体装置

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JP3016298B2 JP4038918A JP3891892A JP3016298B2 JP 3016298 B2 JP3016298 B2 JP 3016298B2 JP 4038918 A JP4038918 A JP 4038918A JP 3891892 A JP3891892 A JP 3891892A JP 3016298 B2 JP3016298 B2 JP 3016298B2
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にオン抵抗を低減した縦型ＭＯＳ ＦＥＴの構造に関す
る。
【０００２】
【従来の技術】図６（ａ）に従来の縦型ＭＯＳ ＦＥＴ
の平面図を、図６（ｂ）に図６（ａ）のＡＢ部の断面図
を示す。
【０００３】従来の縦型ＭＯＳ ＦＥＴは、図６（ｂ）
に示すようにＮ+ 半導体基板１上にＮ- エピタキシャル
層２が形成された上にゲート酸化膜３を２０〜２００ｎ
ｍ成長させ、多結晶シリコン層４を３００〜６００ｎｍ
成長させフォトリソグラフィ技術を用いて所定の領域を
残し多結晶シリコン層４をエッチングし、Ｐベース領域
５およびＮ+ ソース領域６を形成し、層間絶縁膜７を３
００〜１０００ｎｍ成長させ、その上に１〜５μｍのＡ
ｌを形成し、裏面ドレイン電極９を形成していた。
【０００４】形成した平面図を示したものが、図６
（ａ）である。従来の平面パターンでは、各単位縦型電
界効果トランジスタ（以降セルと呼ぶ）は４角形をなし
てマトリクス状に配置され、単セルのベース領域５およ
びソース領域６は互いに独立して形成されていた。
【０００５】
【発明が解決しようとする課題】縦型ＭＯＳ ＦＥＴに
おいて、最も重要な特性であるオン抵抗Ｒｏｎは、式
（１）で表わすことができる。
【０００６】 Ｒｏｎ＝Ｒｃｈ＋Ｒｂｕｌｋ …（１） Ｒｃｈ：チャネル抵抗 Ｒｂｕｌｋ：バルク抵抗 Ｒｃｈ／Ｒｏｎの割合は、耐圧により図２に示すように
変化するチャネル抵抗Ｒｃｈが支配的である低耐圧にお
いては、チャネル抵抗Ｒｃｈを小さくすることが必要で
ある。
【０００７】 Ｒｃｈ＝１／（Ｗ／Ｌ）Ｃｏ μ（ＶGS−ＶT ） ＝ ａ／Ｗ …（２） Ｗ：チャネル幅，Ｌ：チャネル長，Ｃｏ：ゲート酸化膜
容量，μ：移動度，ＶG ：ゲート・ソース間電圧，
ＶT ：しきい値電圧，ａ：比例定数 チャネル抵抗Ｒｃｈは、チャネル幅Ｗに反比例するの
で、チャネル抵抗Ｒｃｈを小さくするには、チャネル幅
を大きくすれば良い。従来よりチャネル幅を長くするこ
とのできる六角配置より、四角配置を採用していたがこ
のチャネル抵抗Ｒｃｈのセル形状の工夫による低減には
限界があった。
【０００８】縦型ＭＯＳ ＦＥＴのオン抵抗Ｒｏｎを改
善するには、式（２）に示したように、チャネル幅Ｗを
大きくすることが必要である。しかし、単独のセルのベ
ース領域およびソース領域では、チャネル幅Ｗを今まで
以上に長くするには、設計ルールを変更しなくてはいけ
なかった。
【０００９】
【課題を解決するための手段】 本発明によれば、第１
のソース領域、前記第１のソース領域の周囲に沿って形
成された第１のチャネル領域、及び絶縁膜を介して前記
第１のチャネル領域上に形成された第１のゲート電極を
含む第１のＭＯＳトランジスタセルと、第２のソース領
域、前記第２のソース領域の周囲に沿って形成された第
２のチャネル領域、及び絶縁膜を介して前記第２のチャ
ネル領域上に形成された第２のゲート電極を含む第２の
ＭＯＳトランジスタとを有する半導体装置において、前
記第１及び第２のソース領域を相互に連結する第３のソ
ース領域と、前記第３のソース領域の周囲に沿って形成
された第３のチャネル領域と、絶縁膜を介して前記第３
のチャネル領域上に形成された第３のゲート電極とを有
し、これにより、第１、第２及び第３のソース領域を亜
鈴形状とする半導体装置が得られる。
【００１０】 更に、本発明によれば、前記第１及び第
２のソース領域の外形はいずれも四角形であり、前記第
３のソース領域は前記第１及び第２のソース領域の一頂
点間を連結する半導体装置が得られる。
【００１１】 また、本発明によれば、第４のソース領
域、前記第４のソース領域の周囲に沿って形成された第
４のチャネル領域、及び絶縁膜を介して前記第４のチャ
ネル領域上に形成された第４のゲート電極を含む第３の
ＭＯＳトランジスタセルと、前記第２及び第４のソース
領域を相互に連結する第５のソース領域と、前記第５の
ソース領域の周囲に沿って形成された第５のチャネル領
域と、絶縁膜を介して前記第５のチャネル領域上に形成
された第５のゲート電極とをさらに有する半導体装置が
得られる。
【００１２】 更にまた本発明によれば、前記第３のソ
ース領域と前記第５のソース領域とは実質的に一直線上
に配置されている半導体装置、又は、前記第３のソース
領域と前記第５のソース領域とは実質的に直行する方向
に配置されている半導体装置が得られる。
【００１３】 また、本発明によれば、第１及び第２の
ソース領域、前記第１及び第２のソース領域を第１の方
向で連結する第３のソース領域、前記第１乃至３のソー
ス領域の周囲に沿って形成された第１のチャネル領域、
及び前記第１のチャネル領域を覆う第１のゲート電極を
有する第１のＭＯＳトランジスタと、第４及び第５のソ
ース領域、前記第４及び第５のソース領域を第２の方向
で連結する第６のソース領域、前記第４乃至６のソース
領域の周囲に沿って形成された第２のチャネル領域、及
び前記第２のチャネル領域を覆う第２のゲート電極を有
する第２のＭＯＳトランジスタとを備え、前記第１の方
向と前記第２の方向とは異なる方向である半導体装置が
得られる。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。
【００１５】図１（ａ）は、本発明の第１の実施例を示
す半導体装置の平面図である。また図１（ｂ）は、図１
（ａ）のＡＢ部の断面図である。
【００１６】このチップの製造に当たっては、図１
（ｂ）に示すようにＮ+ 半導体基板１の上にＮ- エピタ
キシャル層２を形成し、ゲート酸化膜３を２０〜２００
ｎｍ成長させ、多結晶シリコン層４を３００〜６００ｎ
ｍ成長させ、フォトリソグラフィ技術を用いて所定の領
域を残し、多結晶シリコン層４をエッチングする。次
に、Ｐベース領域５を２〜５μｍおよびＮ+ ソース領域
６を０．５〜２μｍを形成し、層間絶縁膜７を３００〜
１０００ｎｍ成長させ、その上に１〜５μｍの例えばＡ
ｌを用いて、ソース電極８を形成し、裏面ドレイン電極
９を形成する。
【００１７】多結晶シリコン４のエッチングの時に、図
１（ａ）のセルＩとＩＩのように対角の位置にあるセル
の所定の多結晶シリコンをエッチングし、ベース領域５
ａおよび、ソース領域６ａを形成する。このように、対
角線にあるセルのベース領域５ａおよびソース領域６ａ
を形成することにより、対角領域ＩＩＩにチャネル領域
が形成され、本部分のチャネル幅を本例の場合、約３０
％長くすることができる。
【００１８】図３は、本発明の第２の実施例の平面図を
示したものである。製造方法及び個々のセルの構造は第
１の実施例と同じだが、異なる対象線のセルが結合され
ている点が異なっている。第１の実施例よりもゲート抵
抗を下げることができる。
【００１９】図４，５は本発明の第３，４の実施例の平
面図である。製造方法及び個々のセルの構造はやはり第
１の実施例と同じだが、対角線にある２つ以上のセルに
本発明を使用した例であり、約６０％チャネル幅を長く
することができる。
【００２０】なお、適用するトランジスタは、Ｎチャネ
ル型でも、Ｐチャネル型でも同様の効果が得られる。ま
た、連続して形成するセルの数が多い方がチャネル幅も
長くすることができ、オン抵抗を小さくすることができ
るが、スイッチングスピードを早くする必要性のあるも
のについては、逆にあまり長く連続させてしまわない方
が良いので、適宜調節することが好ましい。その連続さ
せるセルの選び方としては、この他に、上下、左右に連
続させる場合等も考えられるが、チャネル幅をあまり長
くすることができないという欠点がある。
【００２１】
【発明の効果】以上説明したように本発明は、対角する
セルの対角線部に多結晶シリコンの窓をあけ、ベース領
域およびソース領域を形成しチャネル領域を形成するこ
とにより、チャネル幅を長くすることができ、チャネル
抵抗を小さくすることにより、オン抵抗を小さくすると
いう効果を有する。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施例であ
り、図１（ａ）は、平面図、図１（ｂ）は断面図であ
る。
【図２】チャネル抵抗の耐圧依存性を表わす図である。
【図３】本発明による半導体装置の第２の実施例を示す
平面図である。
【図４】本発明による半導体装置の第３の実施例を示す
平面図である。
【図５】本発明による半導体装置の第４の実施例を示す
平面図である。
【図６】従来の半導体装置であり、図６（ａ）は、平面
図、図６（ｂ）は断面図である。
【符号の説明】
１ Ｎ+ 半導体基板 ２ Ｎ- エピタキシャル層 ３ ゲート酸化膜 ４ 多結晶シリコン層 ５ Ｐベース領域 ６ Ｎ+ ソース領域 ７ 層間絶縁膜 ８ ソース電極 ９ ドレイン電極 ５ａ Ｐベース領域（対角線領域） ６ａ Ｎ+ ソース領域（対角線領域） Ａ，Ｂは平面図の断面部を示す。 Ｉ，ＩＩは、セルを示す。 ＩＩＩは、セルの対角線領域を示す。

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１のソース領域、前記第１のソース領
    域の周囲に沿って形成された第１のチャネル領域、及び
    絶縁膜を介して前記第１のチャネル領域上に形成された
    第１のゲート電極を含む第１のＭＯＳトランジスタセル
    と、第２のソース領域、前記第２のソース領域の周囲に
    沿って形成された第２のチャネル領域、及び絶縁膜を介
    して前記第２のチャネル領域上に形成された第２のゲー
    ト電極を含む第２のＭＯＳトランジスタとを有する半導
    体装置において、前記第１及び第２のソース領域を相互
    に連結する第３のソース領域と、前記第３のソース領域
    の周囲に沿って形成された第３のチャネル領域と、絶縁
    膜を介して前記第３のチャネル領域上に形成された第３
    のゲート電極とを有し、これにより、第１、第２及び第
    ３のソース領域を亜鈴形状としたことを特徴とする半導
    体装置。
  2. 【請求項２】 前記第１及び第２のソース領域の外形は
    いずれも四角形であり、前記第３のソース領域は前記第
    １及び第２のソース領域の一頂点間を連結するものであ
    ることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 第４のソース領域、前記第４のソース領
    域の周囲に沿って形成された第４のチャネル領域、及び
    絶縁膜を介して前記第４のチャネル領域上に形成された
    第４のゲート電極を含む第３のＭＯＳトランジスタセル
    と、前記第２及び第４のソース領域を相互に連結する第
    ５のソース領域と、前記第５のソース領域の周囲に沿っ
    て形成された第５のチャネル領域と、絶縁膜を介して前
    記第５のチャネル領域上に形成された第５のゲート電極
    とをさらに有することを特徴とする請求項１又は２記載
    の半導体装置。
  4. 【請求項４】 前記第３のソース領域と前記第５のソー
    ス領域とは同一直線上に配置されていることを特徴とす
    る請求項３記載の半導体装置。
  5. 【請求項５】 前記第３のソース領域と前記第５のソー
    ス領域とは直交する方向に配置されていることを特徴と
    する請求項３記載の半導体装置。
  6. 【請求項６】 第１及び第２のソース領域、前記第１及
    び第２のソース領域を第１の方向で連結する第３のソー
    ス領域、前記第１乃至３のソース領域の周囲に沿って形
    成された第１のチャネル領域、及び前記第１のチャネル
    領域を覆う第１のゲート電極を有する第１のＭＯＳトラ
    ンジスタと、第４及び第５のソー ス領域、前記第４及び
    第５のソース領域を第２の方向で連結する第６のソース
    領域、前記第４乃至６のソース領域の周囲に沿って形成
    された第２のチャネル領域、及び前記第２のチャネル領
    域を覆う第２のゲート電極を有する第２のＭＯＳトラン
    ジスタとを備え、前記第１の方向と前記第２の方向とは
    異なる方向であることを特徴とする半導体装置。
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