JPH11204781A - 半導体装置 - Google Patents
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- JPH11204781A JPH11204781A JP10001873A JP187398A JPH11204781A JP H11204781 A JPH11204781 A JP H11204781A JP 10001873 A JP10001873 A JP 10001873A JP 187398 A JP187398 A JP 187398A JP H11204781 A JPH11204781 A JP H11204781A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】 （修正有）
【課題】 縦型ＭＯＳＦＥＴにおいて、ベース濃度を下
げて低ＶT（しきい値電圧）及び低オン抵抗化をはか
る。 【解決手段】 半導体基板１上に複数のＭＯＳトランジ
スタのセルを複数有しているものであって、セルが市松
模様状に連続して配置されている。また、ベース濃度が
不均一になりやすいセル角部のベース４を対角線上のセ
ルのベース拡散層とつなげるとチャネルとして使用しな
いため、ベース拡散層４が均一に形成された部分のみを
チャネルとして使用できる。
げて低ＶT（しきい値電圧）及び低オン抵抗化をはか
る。 【解決手段】 半導体基板１上に複数のＭＯＳトランジ
スタのセルを複数有しているものであって、セルが市松
模様状に連続して配置されている。また、ベース濃度が
不均一になりやすいセル角部のベース４を対角線上のセ
ルのベース拡散層とつなげるとチャネルとして使用しな
いため、ベース拡散層４が均一に形成された部分のみを
チャネルとして使用できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にドレイン・ソース間のオン抵抗（以下、オン抵抗と
記す）を低減した縦型ＭＯＳＦＥＴの構造に関する。
特にドレイン・ソース間のオン抵抗（以下、オン抵抗と
記す）を低減した縦型ＭＯＳＦＥＴの構造に関する。
【０００２】
【従来の技術】縦型ＭＯＳＦＥＴは、図３に示すように
Ｎ型半導体基板１上にゲートのシリコン酸化膜２を２０
〜２００ｎｍ成長させ、ゲート電極として多結晶シリコ
ン層３（以下、ゲートポリシリコン電極と記す）をＣＶ
Ｄ法により３００〜６００ｎｍ成長させ、リンを拡散さ
せた後、フォトリソグラフィー技術を用いて所定の領域
を残してゲートポリシリコン電極３をエッチングし、イ
オン注入によりＰベース領域４及びＮ+ソース領域５を
形成し、層間膜６を３００〜１５００ｎｍ成長させ、コ
ンタクトホールを形成した後、その上に１〜３μｍのア
ルミニウム電極７を形成し、裏面ドレイン電極８を形成
することで構成されている。
Ｎ型半導体基板１上にゲートのシリコン酸化膜２を２０
〜２００ｎｍ成長させ、ゲート電極として多結晶シリコ
ン層３（以下、ゲートポリシリコン電極と記す）をＣＶ
Ｄ法により３００〜６００ｎｍ成長させ、リンを拡散さ
せた後、フォトリソグラフィー技術を用いて所定の領域
を残してゲートポリシリコン電極３をエッチングし、イ
オン注入によりＰベース領域４及びＮ+ソース領域５を
形成し、層間膜６を３００〜１５００ｎｍ成長させ、コ
ンタクトホールを形成した後、その上に１〜３μｍのア
ルミニウム電極７を形成し、裏面ドレイン電極８を形成
することで構成されている。
【０００３】図４（ａ）は最も基本的な従来の縦型ＭＯ
ＳＦＥＴの第１の例を示す平面図である。図４（ｂ）は
図４（ａ）のＡ−Ａ’線断面図である。図５（ａ）は図
３を応用した従来の縦型ＭＯＳＦＥＴの第２の例を示す
平面図である。図５（ｂ）は図５（ａ）のＡ−Ａ’線断
面図である。図６（ａ）は図３を応用した従来の縦型Ｍ
ＯＳＦＥＴの第３の例を示す平面図である。図６（ｂ）
は図６（ａ）のＡ−Ａ’線断面図、図６（ｃ）は図６
（ａ）のＢ−Ｂ’線断面図である。これらの縦型ＭＯＳ
ＦＥＴの製造方法は前記と基本的に同様である。
ＳＦＥＴの第１の例を示す平面図である。図４（ｂ）は
図４（ａ）のＡ−Ａ’線断面図である。図５（ａ）は図
３を応用した従来の縦型ＭＯＳＦＥＴの第２の例を示す
平面図である。図５（ｂ）は図５（ａ）のＡ−Ａ’線断
面図である。図６（ａ）は図３を応用した従来の縦型Ｍ
ＯＳＦＥＴの第３の例を示す平面図である。図６（ｂ）
は図６（ａ）のＡ−Ａ’線断面図、図６（ｃ）は図６
（ａ）のＢ−Ｂ’線断面図である。これらの縦型ＭＯＳ
ＦＥＴの製造方法は前記と基本的に同様である。
【０００４】
【発明が解決しようとする課題】縦型ＭＯＳＦＥＴデバ
イスで重要な特性として、オン抵抗、しきい値電圧（以
下、ＶTと記す）、ドレイン・ソース間の耐圧（以下、
耐圧と記す）がある。このオン抵抗は下式（１）で表す
ことができる。チャネル抵抗／オン抵抗の割合は、ドレ
イン・ソース間耐圧により図８に示すように変化するの
で、チャネル抵抗が支配的である低耐圧においては、チ
ャネル抵抗を小さくすることが重要である。
イスで重要な特性として、オン抵抗、しきい値電圧（以
下、ＶTと記す）、ドレイン・ソース間の耐圧（以下、
耐圧と記す）がある。このオン抵抗は下式（１）で表す
ことができる。チャネル抵抗／オン抵抗の割合は、ドレ
イン・ソース間耐圧により図８に示すように変化するの
で、チャネル抵抗が支配的である低耐圧においては、チ
ャネル抵抗を小さくすることが重要である。
【０００５】
【数１】
【０００６】チャネル抵抗Ｒchは式（２）に示すように
チャネル幅Ｗに反比例する。また、チャネル抵抗はしき
い値電圧ＶTが低いほど低下することが解る。ここでＷ
はチャネル幅、Ｌはチャネル長、ＣOはゲート酸化膜容
量、μは移動度、ＶGSはゲート・ソース間電圧、ＶTは
しきい値電圧、ａ、ｂは定数を示す。
チャネル幅Ｗに反比例する。また、チャネル抵抗はしき
い値電圧ＶTが低いほど低下することが解る。ここでＷ
はチャネル幅、Ｌはチャネル長、ＣOはゲート酸化膜容
量、μは移動度、ＶGSはゲート・ソース間電圧、ＶTは
しきい値電圧、ａ、ｂは定数を示す。
【０００７】
【数２】
【０００８】また、ＶTは、式（３）よりチャネル濃度
ＮAが低いほど低くなることが解る。ここでＶFBはフラ
ットバンド電圧、φは静電ポテンシャル、ＦPは正孔の
流束、ＫSはシリコンの誘電率、ε0は真空の誘電率、ｑ
は電子の電荷量、ＮAはアクセプターまたはドナー濃度
（チャネル部分の濃度）、ｃは定数を示す。
ＮAが低いほど低くなることが解る。ここでＶFBはフラ
ットバンド電圧、φは静電ポテンシャル、ＦPは正孔の
流束、ＫSはシリコンの誘電率、ε0は真空の誘電率、ｑ
は電子の電荷量、ＮAはアクセプターまたはドナー濃度
（チャネル部分の濃度）、ｃは定数を示す。
【０００９】
【数３】
【００１０】以上よりベース拡散層濃度以外を全く同一
設計、同一拡散条件で縦型ＭＯＳＦＥＴを製造した場
合、ベース拡散層濃度が低い場合は低ＶT、低オン抵抗
となり、ベース拡散層濃度が高い場合は高ＶT、高オン
抵抗となる。但し、ベース濃度が極端に低い場合、パン
チスルーによる耐圧低下を起こす可能性がある。これは
ベース領域の空乏層が広がりやすくなりドレイン−ソー
ス間の耐圧が維持できないからである（パンチスルーに
よる耐圧低下）。従って、ベース濃度は耐圧低下を起こ
さない濃度に決定する必要がある。これまでの説明よ
り、図４、図５、図６に示す従来例１、２、３について
の特徴を表１に示す。この比較は図９に示すような同等
の設計ルールで設計されていることとして比較してい
る。
設計、同一拡散条件で縦型ＭＯＳＦＥＴを製造した場
合、ベース拡散層濃度が低い場合は低ＶT、低オン抵抗
となり、ベース拡散層濃度が高い場合は高ＶT、高オン
抵抗となる。但し、ベース濃度が極端に低い場合、パン
チスルーによる耐圧低下を起こす可能性がある。これは
ベース領域の空乏層が広がりやすくなりドレイン−ソー
ス間の耐圧が維持できないからである（パンチスルーに
よる耐圧低下）。従って、ベース濃度は耐圧低下を起こ
さない濃度に決定する必要がある。これまでの説明よ
り、図４、図５、図６に示す従来例１、２、３について
の特徴を表１に示す。この比較は図９に示すような同等
の設計ルールで設計されていることとして比較してい
る。
【００１１】
【表１】
【００１２】図９中、符号３はゲートポリシリコン電
極、９はベース拡散領域境界、１０はコンタクト、１１
はチャネル幅（計算上）、１４はチャネル領域である。
ここで、従来例１を示す図９（ａ）において、ポリシリ
コン開口部Ａは一辺６μｍ、ポリシリコン幅Ｂは片側３
μｍ、コンタクト開口部Ｃは４μｍである。従来例２を
示す図９（ｂ）において、ポリシリコン開口部Ａは直径
６μｍ、コンタクト開口部ｂは４μｍであり、他のセル
までの距離は、最小ポリシリコン幅が６μｍとなるよう
に千鳥配置したと想定している。従来例３を示す図９
（ｃ）において、ポリシリコン開口部Ａは一辺６μｍ、
ポリシリコン溝幅Ｂは３μｍ、コンタクト開口部Ｃは４
μｍ、コンタクト最小寸法Ｄは１．５μｍである。
極、９はベース拡散領域境界、１０はコンタクト、１１
はチャネル幅（計算上）、１４はチャネル領域である。
ここで、従来例１を示す図９（ａ）において、ポリシリ
コン開口部Ａは一辺６μｍ、ポリシリコン幅Ｂは片側３
μｍ、コンタクト開口部Ｃは４μｍである。従来例２を
示す図９（ｂ）において、ポリシリコン開口部Ａは直径
６μｍ、コンタクト開口部ｂは４μｍであり、他のセル
までの距離は、最小ポリシリコン幅が６μｍとなるよう
に千鳥配置したと想定している。従来例３を示す図９
（ｃ）において、ポリシリコン開口部Ａは一辺６μｍ、
ポリシリコン溝幅Ｂは３μｍ、コンタクト開口部Ｃは４
μｍ、コンタクト最小寸法Ｄは１．５μｍである。
【００１３】また、ベース拡散層４はゲートポリシリコ
ン電極３をマスクにして形成するため、チャネル幅はゲ
ートポリシリコン電極３の抜き部分の周囲長でおおよそ
近似できるものとしている。実際にはゲートポリシリコ
ン電極３の開口部から不純物注入を行っており、高温の
押込によって不純物はゲート拡散層境界線９まで横に広
がりゲートポリシリコン電極３の下にチャネル１４を形
成している。表１の従来例１の四角セルの格子状配列
は、セル密度が小さいためにトータルでチャネル幅が短
くオン抵抗に不利である。また、図１０に示すようにセ
ルの角部１２のベース拡散層濃度が低くなるためにソー
ス−ドレイン間耐圧の低下（パンチスルー）を起こしや
すい。耐圧を維持するためにはベース濃度を高くする必
要があり、ＶTを下げにくい欠点がある。ＶTが高いとオ
ン抵抗も高くなる。
ン電極３をマスクにして形成するため、チャネル幅はゲ
ートポリシリコン電極３の抜き部分の周囲長でおおよそ
近似できるものとしている。実際にはゲートポリシリコ
ン電極３の開口部から不純物注入を行っており、高温の
押込によって不純物はゲート拡散層境界線９まで横に広
がりゲートポリシリコン電極３の下にチャネル１４を形
成している。表１の従来例１の四角セルの格子状配列
は、セル密度が小さいためにトータルでチャネル幅が短
くオン抵抗に不利である。また、図１０に示すようにセ
ルの角部１２のベース拡散層濃度が低くなるためにソー
ス−ドレイン間耐圧の低下（パンチスルー）を起こしや
すい。耐圧を維持するためにはベース濃度を高くする必
要があり、ＶTを下げにくい欠点がある。ＶTが高いとオ
ン抵抗も高くなる。
【００１４】表１の従来例２の円形セルの千鳥配列は、
詰め込み密度においては従来例１より高いが、ひとつの
セルの周囲長が小さいのでトータルのチャネル幅は同等
である。従来例２の優位点としては、セルが円形のため
にチャネルが均一に形成しやすく、ベース濃度を低くし
てもパンチスルーによる耐圧低下が発生しにくい。その
ため高耐圧化や低ＶT、低オン抵抗化に有利である。
詰め込み密度においては従来例１より高いが、ひとつの
セルの周囲長が小さいのでトータルのチャネル幅は同等
である。従来例２の優位点としては、セルが円形のため
にチャネルが均一に形成しやすく、ベース濃度を低くし
てもパンチスルーによる耐圧低下が発生しにくい。その
ため高耐圧化や低ＶT、低オン抵抗化に有利である。
【００１５】表１の従来例３は、セル密度は従来例１と
同等であるが、他の従来例と比較してチャネル幅が長
く、低オン抵抗化に有利である。但し、従来例１と同様
に、セルの角部のベース濃度が不均一になりパンチスル
ーによる耐圧低下を起こしやすいため、ベース濃度を高
くする必要がある。また、縦型ＭＯＳＦＥＴでは図７に
示すようにソース拡散層５、ベース拡散層４、シリコン
基板１（ドレイン領域）に寄生トランジスタ構造をもっ
ているが、通常はこれを動作させないためにベース拡散
層４とソース電極７を短絡している。ゲートポリシリコ
ン電極３を細長く抜いている領域はベース拡散層４とソ
ース電極７を短絡する領域をもたないために寄生トラン
ジスタが動作しやすいと考えられる。これはＬ負荷耐量
が弱いことを意味する。以上より、従来のセル配置はそ
れぞれに一長一短があり、妥協点を探しながらデバイス
設計を行う必要があった。
同等であるが、他の従来例と比較してチャネル幅が長
く、低オン抵抗化に有利である。但し、従来例１と同様
に、セルの角部のベース濃度が不均一になりパンチスル
ーによる耐圧低下を起こしやすいため、ベース濃度を高
くする必要がある。また、縦型ＭＯＳＦＥＴでは図７に
示すようにソース拡散層５、ベース拡散層４、シリコン
基板１（ドレイン領域）に寄生トランジスタ構造をもっ
ているが、通常はこれを動作させないためにベース拡散
層４とソース電極７を短絡している。ゲートポリシリコ
ン電極３を細長く抜いている領域はベース拡散層４とソ
ース電極７を短絡する領域をもたないために寄生トラン
ジスタが動作しやすいと考えられる。これはＬ負荷耐量
が弱いことを意味する。以上より、従来のセル配置はそ
れぞれに一長一短があり、妥協点を探しながらデバイス
設計を行う必要があった。
【００１６】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に複数のＭＯＳトランジスタのセルを
複数有する半導体装置において、セル配置が市松模様状
に連続して配置されていることを特徴とする。このＭＯ
Ｓトランジスタは、縦型電界効果ＭＯＳトランジスタで
あることが好ましい。また、ＭＯＳトランジスタの市松
模様状に配置されているベース拡散層の四隅がつながっ
て、連続して形成されていることが好ましい。
は、半導体基板上に複数のＭＯＳトランジスタのセルを
複数有する半導体装置において、セル配置が市松模様状
に連続して配置されていることを特徴とする。このＭＯ
Ｓトランジスタは、縦型電界効果ＭＯＳトランジスタで
あることが好ましい。また、ＭＯＳトランジスタの市松
模様状に配置されているベース拡散層の四隅がつながっ
て、連続して形成されていることが好ましい。
【００１７】また、本発明に係る半導体装置は、市松模
様配置のゲートポリシリコン電極の継ぎ目の細い領域に
高ドーズ量イオン注入を行っていることを特徴とする。
さらに、本発明に係る半導体装置はゲートポリシリコン
電極直上でゲート電極とソース電極間の層間膜の下に金
属膜を形成することを特徴とする。
様配置のゲートポリシリコン電極の継ぎ目の細い領域に
高ドーズ量イオン注入を行っていることを特徴とする。
さらに、本発明に係る半導体装置はゲートポリシリコン
電極直上でゲート電極とソース電極間の層間膜の下に金
属膜を形成することを特徴とする。
【００１８】
【発明の実施の形態】以下、図面により本発明について
詳細に説明するが、本発明はこれらの実施形態例のみに
限定されるものではない。図１（ａ）は本発明の半導体
装置の半導体基板上の複数のＭＯＳトランジスタのセル
配置の第１の実施形態例を示す平面図であり、図１
（ｂ）は図１（ａ）のＡ−Ａ’線断面図、図１（ｃ）は
図１（ａ）のＢ−Ｂ’線断面図である。
詳細に説明するが、本発明はこれらの実施形態例のみに
限定されるものではない。図１（ａ）は本発明の半導体
装置の半導体基板上の複数のＭＯＳトランジスタのセル
配置の第１の実施形態例を示す平面図であり、図１
（ｂ）は図１（ａ）のＡ−Ａ’線断面図、図１（ｃ）は
図１（ａ）のＢ−Ｂ’線断面図である。
【００１９】第１の実施形態例の設計値は図９（ｄ）の
通りである。図９（ｄ）において、ポリシリコン開口部
Ａは一辺６μｍ、ポリシリコン残し幅Ｂは１．５μｍ、
コンタクト開口部Ｃは４μｍである。また、ポリシリコ
ンを細く残す部分は、チャネルとして作用しないと想定
して算出している。第１の実施形態例においては、製造
フローは図３に示す従来例と同様であるが、図１（ａ）
に示すようにセル配置を市松模様状に配置している。こ
れによってセル密度が高くなり、表１に示すようにトー
タルのチャネル幅を従来例１に比較して約３０％のばす
ことができる。表１より、第１の実施形態例のチャネル
幅は従来例１、従来例２より長い。従来例３と比較した
場合はチャネル幅は同等だが、寄生トランジスタがオン
しにくいためＬ負荷耐量について有利である。
通りである。図９（ｄ）において、ポリシリコン開口部
Ａは一辺６μｍ、ポリシリコン残し幅Ｂは１．５μｍ、
コンタクト開口部Ｃは４μｍである。また、ポリシリコ
ンを細く残す部分は、チャネルとして作用しないと想定
して算出している。第１の実施形態例においては、製造
フローは図３に示す従来例と同様であるが、図１（ａ）
に示すようにセル配置を市松模様状に配置している。こ
れによってセル密度が高くなり、表１に示すようにトー
タルのチャネル幅を従来例１に比較して約３０％のばす
ことができる。表１より、第１の実施形態例のチャネル
幅は従来例１、従来例２より長い。従来例３と比較した
場合はチャネル幅は同等だが、寄生トランジスタがオン
しにくいためＬ負荷耐量について有利である。
【００２０】また第１の実施形態例においては、ベース
濃度が不均一になりやすいセル角部のベース拡散層４を
対角線上のセルのベース拡散層とつなげることでチャネ
ルとして使用しないため、ベース拡散層４が均一に形成
された部分のみをチャネルとして使用できる。これは従
来例２と同様にチャネルが均一に形成されていればベー
ス拡散層濃度を下げることが容易になり、さらに低
ＶT、低オン抵抗に有利であるからである。
濃度が不均一になりやすいセル角部のベース拡散層４を
対角線上のセルのベース拡散層とつなげることでチャネ
ルとして使用しないため、ベース拡散層４が均一に形成
された部分のみをチャネルとして使用できる。これは従
来例２と同様にチャネルが均一に形成されていればベー
ス拡散層濃度を下げることが容易になり、さらに低
ＶT、低オン抵抗に有利であるからである。
【００２１】図２に本発明の半導体装置の第２の実施形
態例について、その断面図を示す。スイッチング速度を
向上させるには、特にゲートポリシリコン電極３の抵抗
を下げてゲート抵抗ＲGを下げると良い。その方法とし
て、図２に示すようにゲートポリシリコン電極３上に例
えばタングステン等の金属膜１３を形成して、ゲート抵
抗ＲGを低減する。製造法としては図３に示す製造フロ
ーのＢで示す部分に、タングステンスパッタ、タングス
テンのパターニングを行うフォトリソグラフィー工程、
タングステンエッチングの工程を追加する。
態例について、その断面図を示す。スイッチング速度を
向上させるには、特にゲートポリシリコン電極３の抵抗
を下げてゲート抵抗ＲGを下げると良い。その方法とし
て、図２に示すようにゲートポリシリコン電極３上に例
えばタングステン等の金属膜１３を形成して、ゲート抵
抗ＲGを低減する。製造法としては図３に示す製造フロ
ーのＢで示す部分に、タングステンスパッタ、タングス
テンのパターニングを行うフォトリソグラフィー工程、
タングステンエッチングの工程を追加する。
【００２２】また、本発明の半導体装置の第３の実施形
態例として、これもスイッチング速度を向上させるため
に、図３に示す製造フローのＡで示す部分に、フォトリ
ソグラフィー技術を用いて、特にＲGが高くなるゲート
ポリシリコン電極の細くなる部分のみにリン、またはボ
ロン等の不純物を１×１０16ｃｍ-2程度か、それ以上の
高ドーズ量不純物注入を行う工程を追加してゲート抵抗
ＲGを低減する。従来、図３に示す製造フローのＡに示
すように、ゲート抵抗ＲGを下げるためにポリシリコン
全面に１×１０19〜１×１０20ｃｍ-3程度の高濃度でリ
ンを拡散することがあるが、拡散プロセス上、ゲートポ
リシリコン電極３に不純物拡散を行いたくない場合は本
実施形態例の手段を用いる。イオン注入されるゲートポ
リシリコン電極の細くなる部分は、チャネルとして作用
しないため、ＶT等の特性に影響を与えずにスイッチン
グを向上できる。上記の第１から第３の実施形態例は全
て併用することが可能である。これまで説明した内容は
Ｎチャネル型、Ｐチャネル型のどちらにも適用可能であ
る。また、上述の説明にてアルミニウム電極と記してい
る部分は、アルミニウム以外の金属（たとえば金など）
でも良い。
態例として、これもスイッチング速度を向上させるため
に、図３に示す製造フローのＡで示す部分に、フォトリ
ソグラフィー技術を用いて、特にＲGが高くなるゲート
ポリシリコン電極の細くなる部分のみにリン、またはボ
ロン等の不純物を１×１０16ｃｍ-2程度か、それ以上の
高ドーズ量不純物注入を行う工程を追加してゲート抵抗
ＲGを低減する。従来、図３に示す製造フローのＡに示
すように、ゲート抵抗ＲGを下げるためにポリシリコン
全面に１×１０19〜１×１０20ｃｍ-3程度の高濃度でリ
ンを拡散することがあるが、拡散プロセス上、ゲートポ
リシリコン電極３に不純物拡散を行いたくない場合は本
実施形態例の手段を用いる。イオン注入されるゲートポ
リシリコン電極の細くなる部分は、チャネルとして作用
しないため、ＶT等の特性に影響を与えずにスイッチン
グを向上できる。上記の第１から第３の実施形態例は全
て併用することが可能である。これまで説明した内容は
Ｎチャネル型、Ｐチャネル型のどちらにも適用可能であ
る。また、上述の説明にてアルミニウム電極と記してい
る部分は、アルミニウム以外の金属（たとえば金など）
でも良い。
【００２３】
【発明の効果】以上説明したとおり、本発明の半導体装
置はセルを市松模様状に配列することでセル密度を上げ
てチャネル抵抗を小さくすることにより、オン抵抗を低
減できる。また、対角する隣り合ったセル同士のベース
拡散層の四隅をオーバーラップさせることで、セル角部
のベース濃度が不均一なところをチャネルとして使用し
ないようにできるため、チャネル濃度が均一なところの
みをチャネルとして使用できる。従って、ベース濃度を
低くすることができ、低ＶT、低オン抵抗を実現するこ
とができる。
置はセルを市松模様状に配列することでセル密度を上げ
てチャネル抵抗を小さくすることにより、オン抵抗を低
減できる。また、対角する隣り合ったセル同士のベース
拡散層の四隅をオーバーラップさせることで、セル角部
のベース濃度が不均一なところをチャネルとして使用し
ないようにできるため、チャネル濃度が均一なところの
みをチャネルとして使用できる。従って、ベース濃度を
低くすることができ、低ＶT、低オン抵抗を実現するこ
とができる。
【図１】 図１（ａ）は本発明による半導体装置の半
導体基板上の複数のＭＯＳトランジスタのセル配置の第
１の実施形態例を示す平面図であり、図１（ｂ）は図１
（ａ）の断面図である。
導体基板上の複数のＭＯＳトランジスタのセル配置の第
１の実施形態例を示す平面図であり、図１（ｂ）は図１
（ａ）の断面図である。
【図２】 本発明による半導体装置の第２の実施形態
例を示す断面図である。
例を示す断面図である。
【図３】 縦型ＭＯＳＦＥＴの基本的な製造フローで
ある。
ある。
【図４】 図４（ａ）は従来のセル配置例１の平面図
であり、図４（ｂ）は図４（ａ）の断面図である。
であり、図４（ｂ）は図４（ａ）の断面図である。
【図５】 図５（ａ）は従来のセル配置例２の平面図
であり、図５（ｂ）は図５（ａ）の断面図である。
であり、図５（ｂ）は図５（ａ）の断面図である。
【図６】 図６（ａ）は従来のセル配置例３の平面図
であり、図６（ｂ）は図６（ａ）の断面図である。
であり、図６（ｂ）は図６（ａ）の断面図である。
【図７】 図７（ａ）は図６（ｂ）の中央部付近の部
分断面図、図７（ｂ）は図６（ｃ）の中央部付近の部分
断面図である。
分断面図、図７（ｂ）は図６（ｃ）の中央部付近の部分
断面図である。
【図８】 チャネル抵抗の耐圧依存性を示すグラフで
ある。
ある。
【図９】 従来例及び実施例のセル配置の設計例を示
す平面図である。
す平面図である。
【図１０】 四角セルの角部の濃度不均一を説明した図
である。
である。
１ 半導体基板 ２ シリコン酸化膜 ３ ゲートポリシリコン電極 ４ ベース拡散層 ５ ソース拡散層 ６ 層間膜 ７ アルミニウム電極（ソース電極） ８ ドレイン電極 ９ ベース拡散層境界線 １０ コンタクト １１ チャネル幅（計算上） １２ セルの角部 １３ 金属膜 １４ チャネル領域
Claims (5)
- 【請求項１】 半導体基板上に複数のＭＯＳトランジス
タのセルを複数有する半導体装置において、セル配置が
市松模様状に連続して配置されていることを特徴とする
半導体装置。 - 【請求項２】 前記ＭＯＳトランジスタが縦型電界効果
ＭＯＳトランジスタであることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記ＭＯＳトランジスタの市松模様状に
配置されているベース拡散層の四隅がつながって、連続
して形成されていることを特徴とする請求項２記載の半
導体装置。 - 【請求項４】 市松模様配置のゲートポリシリコン電極
の継ぎ目の細い領域に高ドーズ量イオン注入を行ってい
ることを特徴とする請求項３記載の半導体装置。 - 【請求項５】 ゲートポリシリコン電極直上で、ゲート
電極とソース電極間の層間膜の下に金属膜を形成するこ
とを特徴とする請求項３または４記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10001873A JPH11204781A (ja) | 1998-01-07 | 1998-01-07 | 半導体装置 |
| KR1019990000210A KR100318543B1 (ko) | 1998-01-07 | 1999-01-07 | 반도체장치 |
| US09/226,110 US6346727B1 (en) | 1998-01-07 | 1999-01-07 | Semiconductor device having optimized two-dimensional array of double diffused MOS field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10001873A JPH11204781A (ja) | 1998-01-07 | 1998-01-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204781A true JPH11204781A (ja) | 1999-07-30 |
Family
ID=11513685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10001873A Pending JPH11204781A (ja) | 1998-01-07 | 1998-01-07 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6346727B1 (ja) |
| JP (1) | JPH11204781A (ja) |
| KR (1) | KR100318543B1 (ja) |
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| JP2006210547A (ja) * | 2005-01-27 | 2006-08-10 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置とその製造方法 |
| WO2006129423A1 (ja) * | 2005-06-03 | 2006-12-07 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP2009094314A (ja) * | 2007-10-10 | 2009-04-30 | Mitsubishi Electric Corp | 縦型ｍｏｓｆｅｔ構造の半導体装置 |
| JP2011040675A (ja) * | 2009-08-18 | 2011-02-24 | Sumitomo Electric Ind Ltd | 半導体装置 |
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| US9431127B2 (en) | 2010-08-20 | 2016-08-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices |
| US10249379B2 (en) | 2010-08-20 | 2019-04-02 | Attopsemi Technology Co., Ltd | One-time programmable devices having program selector for electrical fuses with extended area |
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| US10916317B2 (en) | 2010-08-20 | 2021-02-09 | Attopsemi Technology Co., Ltd | Programmable resistance memory on thin film transistor technology |
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| US8854859B2 (en) | 2010-08-20 | 2014-10-07 | Shine C. Chung | Programmably reversible resistive device cells using CMOS logic processes |
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| US8988965B2 (en) | 2010-11-03 | 2015-03-24 | Shine C. Chung | Low-pin-count non-volatile memory interface |
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- 1998-01-07 JP JP10001873A patent/JPH11204781A/ja active Pending
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1999
- 1999-01-07 US US09/226,110 patent/US6346727B1/en not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990810 |