JPH02210863A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯ８型ゝ１−導体集積回路においてアナロ
グ機能を実現するために、ＭＯＳトランジスタ相互間に
おけるトランジスタ特性の高精度な整合性を要するアナ
ログＭＯ８応用回路に適するように、ＭＯＳトランジス
タの配置構成をＬ大改良した半導体集積回路装置に関す
るものである。

〔従来の技術〕

一般に、モノリシック集積回路は、同一半導体ノ＾板上
の近傍に形成される能動素子、受動素子の電気的特性の
整合性があることを前提として設計されている。

第３図にＭＯＳトランジスタを用いたアナログＭＯ３応
用の半導体集積回路の代表例であるカレントミラー回路
を示す。このカレントミラー回路は一方のトランジスタ
（Ｑｌ）のドレイン（ＤＩ）側に接続される定電流源電
流１１と等しい電流が他方のトランジスタ（Ｑ２）側に
電流■２として流れるように設計されるものであって、
前記電流■１とＩ２の比はカレントミラー係数Ｍと称さ
れ、この係数Ｍは他方のトランジスタ（Ｑ２）側に一方
のトランジスタ（Ｑｌ）側の電流（ＩＩ）と等しい電流
を流し得る程度を示している。

一方のトランジスタ（Ｑｌ）は回路構成Ｌ１ゲート（Ｇ
ｌ）−７−Ｘ　（Ｓｌ）間電圧ＶＧＳＩ　カＰ　Ｌ、　
４７　（ＤＩ）−ソース（Ｓｌ）間電圧ＶＤＳＩと等し
いため、飽和領域（条件Ｇｔ　（ＶＧＳＩ　−ＶＴＩ）
　＜ＶＤＳＩ　）　テ動作シテいる。一方、他方のトラ
ンジスタ（Ｑｌ）側はＶＭ主電圧より飽和領域も非飽和
領域もあり得るが、飽和領域（条件は（ＭＯＳ２−ＶＴ
２）　＜ＶＤＳ２　）　テ動作している場合のカレント
ミラー係数Ｍは、但し、βｌ＝β２　、ＶＴｌ＝ＶＴ２ となる。

ココテ、ＶＴｌ、　ＶＴ２！ｉ両トランジス９　（Ｑｌ
　）（Ｑｌ）の閾値電圧、β１．β２は同トランジスタ
（Ｑｌ）（Ｑｌ）の利得係数で、前記のように半導体基
板材料であるシリコンとゲート酸化膜５ｉ（ｈ界面での
電子移動度μｎ　１ＭＯＳトランジスタのゲート酸化膜
により形成されるゲート−基板間容量ｃｏｘ、ＭＯＳト
ランジスタの有効チャネル幅ＷＩ、同有効チャネル長Ｌ
′により決定されるものである。

両トランジスタ（Ｑｌ）（Ｑｌ）において、電子移動度
μｎとゲート−基板間容ＥＭＣｏｘとは半導体基板材料
およびＭＯＳトランジスタのゲート酸化膜厚により決定
されるため、共に等しい。また、有効チャネル幅Ｗ゛と
有効チャネル長Ｌ’とはカレントミラー係数Ｍ＝１とす
るために、両トランジスタ（Ｑｌ）（Ｑｌ）共、同一に
設定しており、したがって、β１＝β２となっている。

史に、閾値電圧ＶＴＩ、ＶＴ２はチャネル部の不純物濃
度と基板電位により決定されるため、ＶＴｌ＝ＶＴ２で
あり、以上によりカレントミラー係数Ｍ＝１とすること
ができる。

また、他方のトランジスタ（Ｑｌ）が非飽和領域（条件
は（ＭＯＳ２−ＶＴ２）　≧ＶＤｓ２　）　テ動作シテ
ィる場合のカレントミラー係数Ｍは、 となり、したがって、１より小さくなる。

第４図に」１記カレントミラー回路中の−・つのトラン
ジスタ（Ｔ）をシリコンゲート相補型ＭＯＳ集積回路り
における平面レイアウトとして示しており、同図におい
て、（ｌ）は通常、アルミニウムにより配線されるソー
ス側金属配線、（２）はドレイン側金属配線で、両配線
（１）（２）は互いに対称形状に形成され、交互に並列
する状態で半導体基板（Ｓ）上に配設されている。（３
）は前記両配線（１）（２）間に介在する状態で配設さ
れたポリシリコン配線（右上がり斜線で示す）である。

（４）は前記金属配線（１）（２）およびポリシリコン
配線（３）が形成される半導体基板（Ｓ）上の領域に形
成されるＮ型拡散領域である。（５）はソース拡散領域
と金属配線（１）との電気的接続形成用のコンタクト孔
、（Ｂ）はドレイン拡散領域と金属配線（２）との接続
用コンタクト孔（それぞれクロスハツチング線で示す）
である。

また、ポリシリコン配線（３）とＮ型拡散領域（４）と
が重なる領域（７）（メツシュ模様で示す）がゲート酸
化膜形成領域であって、ＭＯＳトランジスタの能動部分
として機能し、この部分がゲート領域となる。

このようなカレントミラー回路の電気的特性を満たす対
策として、従来では回路を構成する−・対のＭＯＳトラ
ンジスタをそれぞれ単独のトランジスタ（Ｔ）により構
成し、そのチャネル幅Ｗが長くなっても、Ｗ＝３Ｗａ　
（Ｗａ　：　トランジスタ（Ｔ）におけるＮ型拡散領域
（４）の幅）となる−群の集合配置となるように形成し
ていた。更に、整合性を要する前記トランジスタ対はチ
ャネル幅Ｗおよびチャネル長りを等しくシ、更に、全体
の幾何学的形状と配置方向とを同一に設定する等の工夫
がなされていた。

〔発明が解決しようとする課題〕

ところで、ＭＯＳトランジスタのチャネルを形成する能
動領域に応力を受けると、その応力の強さに応じて電子
移動度μｎ１閾値電圧ＶＴＩ、　ＶＴ２が変化すること
が知られているが、上記構成の従来の半導体集積回路装
置の場合、第４図に示すように、チャネル長Ｗの長いト
ランジスタ（Ｔ）を前記％１４導体基板（Ｓ）七の広域
に亙って集中的に配置したものでは、以下に述べるよう
な種々の要因で発生する内部応力に対応できず、両トラ
ンジスタの整合性が悪化するという問題点があった。

すなわち、上記のような応力を受ける要因としては、例
えば、 ■　半導体基板（Ｓ）がパッケージに封止されるとき、
封止樹脂材料が硬化する途中段階で局部的に生じる硬化
むらにより半導体基板（Ｓ）に接する部位に内部応力が
発生する場合、 ■　半導体基板（Ｓ）と封止樹脂材料との熱膨張係数の
相違に起因する温度環境変化により内部応力が発生する
場合、 ■　パッケージのプリント基板への実装プロセスまたは
実装条件によってプリント基板が変形することにより内
部応力が発生する場合、等が挙げられる。

このように半導体基板（Ｓ）が内部応力を受ける要因は
多々存在しており、中でも、パッケージの小型化、集積
回路装置のチップ寸法の大型化に伴ってその程度が益々
増大する傾向にある。

しかも、内部応力は局部的に差異があり、それぞれの発
生部位において方向性も異なる。

このため、上記従来構成のようにチャネル長Ｗの長いト
ランジスタ（Ｔ）を半導体基板（Ｓ）上の広域に鉦って
集中的に配置したものでは、一方のトランジスタ内で受
ける内部応力に微妙な差が生じ、これによりトランジス
タにおける電子移動度μｎ１閾値電圧ＶＴ１１ＶＴ２が
局部的に変化する。また、特性バランスを要求される他
方のトランジスタ側へは、更に異なる方向の内部応力に
より電子移動度μｎ１閾値電圧ＶＴＩ、　ＶＴ２が変化
して特性バランスを乱し、整合性の悪いトランジスタ対
となる。

このため、前記カレントミラー回路において、トランジ
スタ対を共に飽和領域で動作させ得ても、カレントミラ
ー係数Ｍ＝１でなくなる。

本発明は、このような問題点を解決するためになされた
もので、半導体集積回路装置において、ＭＯＳトランジ
スタの配置形態を改良することで整合性の優れたトラン
ジスタ対を実現させることをＬ１的とするものである。

〔課題を解決するための手段〕

Ｌ記目的を達成するために本発明は、電気的特性を得る
ために相互の特性バランスを要するＭＯＳトランジスタ
対のそれぞれを複数個に分割されたＭＯＳトランジスタ
部の集合により形成すると共に、一方の各分割ＭＯＳ、
トランジスタ部と他方の各分割ＭＯ３トランジスタ部と
を半導体基板」ユの平面２方向において交互に並列させ
ることにより全体として市松模様杖に配置したことを特
徴とするものである。

〔作　　　用〕

上記構成によると、ＭＯＳトランジスタ対を構成する各
々複数個の分割ＭＯ３トランジスタ部の集合体は交互に
分散配置されることになるので、゛ｒ導体基板が受ける
方向性を有する内部応力による影響が両方のトランジス
タについてほぼ等しくなり、その結果として、整合性の
良いトランジスタ対が得られ、より高性能なアナログＭ
ＯＳ応用回路が実現されるものである。

〔実　施　例〕

以下、本発明に係る半導体集積回路装置の実施例を第１
図および第２図を参照しながら説明する。

第１図は前掲の第３図に示したカレントミラー回路に対
応するシリコンゲート相補型ＭＯＳ集積回路の甲面レイ
アウトを示し、また、第２図は第４図に示した従来例の
ＭＯＳトランジスタと同等のＭＯＳトランジスタを構成
するための分割ＭＯＳトランジスタ部の集合体の−・つ
を取出して示している。

第２図において、（ＩＩ）はソース側金属配線、（＋２
）はドレイン側金属配線、（１３）はポリシリコン配線
（右上がり斜線で示す）　、　（１４）はＮ型拡散領域
である。また、（１５）はソース拡散領域と金属配線（
１１）との電気的接続形成用コンタクト孔、（１Ｇ）は
ドレイン拡散領域と金属配線（Ｉ２）との接続用コンタ
クト孔（それぞれクロスハツチングで示す）である。ポ
リシリコン配線（１３）とＮ型拡散領域（Ｉ４）とが重
なる領域（＋７）がゲート酸化膜形成領域で、ＭＯＳト
ランジスタの能動部分であるゲート領域となる。

ところで、第４図に示したＭＯＳトランジスタ（Ｔ）と
、第２図に示した分割ＭＯＳトランジスタ部（１）をユ
ニットとするトランジスタ群との電気的特性を等しくす
るためには、両者のチャネル幅とチャネル長を同一にす
る必要があり、この実施例では３Ｗａ＝８Ｗｂ　（Ｗｂ
　：分割ＭＯＳトランジスタ部（１）のＮ型拡散領域（
１４）の幅）　＋　Ｌ　ａ　”Ｌｂ　（Ｌａ　：　トラ
ンジスタ（Ｔ）のチャネル長、Ｌｂ：分割ＭＯＳトラン
ジスタ部（１）のチャネル長）としており、このように
寸法設定することにより、６個の分割ＭＯ５トランジス
タ部（１）で第４図に示したＭＯＳトランジスタ（Ｔ）
と同等とすることができる。

この実施例では、上記構成の分割ＭＯ９トランジスタ部
（１）を第３図の回路図におけるトランジスタ（Ｑｌ）
（Ｑ２）の構成ユニットとし、これらの分割ＭＯＳトラ
ンジスタ都（１）（１）・・・（１）を第１図に示すよ
うに配置したことを特徴としている。

すなわち、第１図において、第３図の回路図における一
方のトランジスタ（Ｑｌ）の構成ユニットとしての分割
ＭＯＳトランジスタ部（１）をそれぞれ（Ａ）とし、他
方のトランジスタ（Ｑ２）の構成ユニットとしての分割
ＭＯＳトランジスタ部（１）をそれぞれ（Ｂ）とし、一
方の分割ＭＯ８Ｉ−ランジスク部（Ａ）（Ａ）・・・（
Ａ）と、他方の分割ＭＯＳトランジスタ１Ｗ（Ｂ）（Ｂ
）・・・（Ｂ）とを半導体基板（Ｓ）上の互いに直交す
る平面２方向（ｘｓＶ方向）において交互に並列させる
ことにより全体として市松模様状に配置している。そし
て、一方の分割ＭＯＳトランジスタ部（Ａ）（Ａ）・・
・（Ａ）および他方の分割ＭＯＳトランジスタ部（Ｂ）
（Ｂ）・・・（Ｂ）それぞれについて、各分割ＭＯ３ト
ランジスタ部間をソース領域用金属配線、ドレイン領域
用金属配線並びにゲート用ポリシリコン配線により接続
している。なお、（ａ）（ａ）・・・（ａ）は一方の分
割ＭＯＳトランジスタ８１＜（Ａ）（Ａ）・・・（Ａ）
の上記各配線を、また、（ｂ）（ｂ）・・・（ｂ）は他
方の分割ＭＯ３トランジスタ部（Ｂ）（Ｂ）・・・（Ｂ
）の各配線を示している。

上記構成によると、電気的特性を得るために相Ｌｆの特
性バランスを要するＭＯＳトランジスタ対を構成する各
々複数個の分割ＭＯＳトランジスタ部（Ａ）（Ａ）・・
・（Ａ）　、（Ｂ）（Ｂ）・・・（Ｂ）の集合体は交互
に分散配置されることになる。

なお、上記実施例では本発明をシリコンゲート相補型Ｍ
ＯＳ集積回路に適用したものを示したが、この他、ゲー
ト材料はアルミニウム、モリブデン等によっても同等に
構成できるものである。また、トランジスタの構成は相
補型ＭＯ３以外のものであっても、Ｎ−チャネルＭＯ８
やＰ−チャネルＭＯ８１あるいはバイポーラ−ＭＯＳ混
在型のＭＯＳ部としてもよい。

また、上記実施例では本発明をカレントミラー回路に応
用しているが、この他、差動増幅回路、オペレージリン
アンプ等にも応用することができる。

〔発明の効果〕

以上説明したように本発明の半導体集積回路装置による
ときは、電気的特性を得るために相互の特性バランスを
要するＭＯＳトランジスタ対のそれぞれを複数個に分割
されたＭＯＳトランジスタ部の集合により形成すると共
に、一方の各分割ＭＯＳトランジスタ部と他方の各分割
ＭＯＳトランジスタ部とを半を体基板上の平面２方向に
おいて交互に並列させることにより全体として市松模様
状に配置しているので、半導体基板に発生する方向性を
有する内部応力が局部的に変化しても、いずれか一方の
トランジスタのみに内部応力の影響が及ぶことがなく、
両方のトランジスタが均等に内部応力の影響を受けるこ
とになる。

その結果、利得係数や閾値電圧等のパラメータの整合性
に優れたトランジスタ対が得られる。したがって、例え
ば、このトランジスタ対を用いたカレントミラー回路に
おいては、両トランジスタを飽和領域で動作させること
により、内部応力の発生時においても、カレントミラー
係数Ｍ＝１を実現できるものである。

【図面の簡単な説明】

第１図は本発明の実施例に係るシリコンゲート相補型Ｍ
Ｏ５ｆｆｌ積回路の各トランジスタを構成する分割ＭＯ
８）ランジスク部の配置を模式的に示す平面図、第２図
は一つの分割ＭＯＳトランジスタ部を取出して示す平面
レイアウト図、第３図はＭＯＳトランジスタを用いたカ
レントミラー回路の構成図、第４図は従来例の平面レイ
アウト図である。 （Ｑｌ）（Ｑ２）・・・ＭＯＳトランジスタ、（ｔ）（
Ａ）（Ｂ）・・・分割ＭＯＳトランジスタ部、（Ｓ）・
・・半導体基板。 第４図

Claims (1)

【特許請求の範囲】
1. 電気的特性を得るために相互の特性バランスを要するＭ
   ＯＳトランジスタ対のそれぞれを複数個に分割されたＭ
   ＯＳトランジスタ部の集合により形成すると共に、一方
   の各分割ＭＯＳトランジスタ部と他方の各分割ＭＯＳト
   ランジスタ部とを半導体基板上の平面２方向において交
   互に並列させることにより全体として市松模様状に配置
   したことを特徴とする半導体集積回路装置。