JPH02210864A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯＳ型半導体集積回路において、アナログ
機能を実現するために、ＭＯＳトランジスタ相互間にお
けるトランジスタ特性の高精度な整合性を要するアナロ
グＭＯＳ応用の半導体集積回路装置に関するものである
。

〔従来の技術〕

一般に、モノリシック集積回路は、同一゛ト導体基板１
ユの近傍に形成される能動素子、受動素子の電気的特性
の整合性があることを前提として設計されている。

第２図にＭＯＳトランジスタを用いたアナログＭＯＳ応
用の半導体集積回路の代表例であるカレントミラー回路
を示す。このカレントミラー回路は第１のトランジスタ
（Ｑｌ）側に接続される定電流源電流１１と等しい電流
が第２のトランジスタ（Ｑｌ）側に電流■２として流れ
るように設計されるものであって、前記電流１１とＩ２
の比はカレントミラー係数Ｍと称され、この係数Ｍは第
２のトランジスタ（Ｑｌ）側に第１のトランジスタ（Ｑ
ｌ）側の電流１１と等しい電流を流し得る程度を示して
いる。

第１のトランジスタ（Ｑｌ）は回路構成上、ゲート（Ｇ
ｌ　）　−７−ス（Ｓｌ）間型圧ｖａｓｔが）’Ｌｚイ
ア（ＤＩ）−ソース（Ｓｌ）間型圧ＶＤＳＩと等しいた
め、飽和領域で動作している。ところで、第２のトラン
ジスタ（Ｑ２）カ飽和領域、（ＭＯＳ２−ＶＴ２）　＜
ＶＤＳ２　テ動作している場合のカレントミラー係数Ｍ
は、（但１．、ＶＴｌ、　ＶＴ２：第１、第２のトラン
ジスタ（Ｑｌ）（Ｑ２）の閾値電圧、βｌ、β２：同ト
ランジスタ（Ｑｌ）（Ｑ２）の利得係数）となる。また
利得係数βは、（但し、μｎ：シリコンーＳｉＯ２界面
における移動度、ＣＯＸ：ＭＯＳ　トランジスタのゲー
ト酸化膜により形成されるゲート−基板間容量　Ｗ　ｔ
　、　Ｌ　ｔ：ＭＯＳトランジスタの幾何学的形杖によ
り設計的に決定されるパラメータであり、Ｗ’ＧｔＭＯ
Ｓトランジスタのチャネル幅、Ｌ゛は同チャネル長）で
ある。

第１、第２のトランジスタ（Ｑｌ）（Ｑ２）において、
μｎとＣＯＸは！１１導体基板祠料およびＭＯＳトラン
ジスタのゲート酸化膜厚により決定されるため、共に等
しい。また　ＷｌとＬ′はカレントミラー係数Ｍ＝１と
するために、第１、第２のトランジスタ（Ｑｌ）（Ｑ２
）共、同一に設定しており、したがって、β１　＝β２
となっている。更に、ＶＴＩ、　ＶＴ２はチャネル部の
不純物濃度と基板電圧により決定されるため、ＶＴ１＝
ＶＴ２であり、以上により、カレントミラー係数Ｍ＝１
とすることができる。

また、第２のトランジスタ（Ｑ２）が非飽和領域、（Ｍ
ＯＳ２−ＶＴ２）　≧ＶＤｓ２　”？’動作シテイル場
合のカレントミラー係数Ｍは、 となり、したがって、１より小さくなる。

第３図に上記カレントミラー回路をシリコンゲート相補
型ＭＯＳ集積回路上の平面レイアウトを示しており、同
図において、（Ｉ）はＶＭ電位で第２のトランジスタ（
Ｑ２）に電流■２が流れる端子を形成する金属配線であ
り、通常、アルミニウムにより配線される。（２）は基
準電圧ｖＳＳを供給する金属配線、（３）はＶｌ電位で
第１のトランジスタ（Ｑりに電流ＩＩを供給する金属配
線、（４）はポリシリコン配線で、図上、右上がり斜線
で示されている。

（５）は第２のトランジスタ（Ｑ２）形成用のＮ型拡散
領域、（６）は第１のトランジスタ（Ｑｌ）形成用のＮ
型拡散領域であって、これら拡散領域（５）（Ｇ）と金
属配線領域との電気的接続形成用のコンタクト孔および
、ポリシリコン領域と金属配線領域との電気的接続形成
用のコンタクト孔をそれぞれ図中、クロスハツチング線
で示しており、このうち、（７）は金属配線（鳳）と拡
散領域（５）とを接続し、第２のトランジスタ（Ｑ２）
のドレイン領域（ａｌ）を形成するコンタクト孔、（８
）はｖＳＳ電位の金属配線（２）と拡散領域（５）とを
接続し第２のトランジスタ（Ｑ２）のソース領域（ｂｌ
）を形成するコンタクト孔、（９）はＶｌ電位の金属配
線（３）と拡散領域（６）とを接続し、第１のトランジ
スタ（Ｑｌ）のドレイン領域（ａｌ）を形成するコンタ
クト孔、（１０）は金属配線（２）と拡散領域（６）と
を接続し、第１のトランジスタ（Ｑｌ）のソース領域（
ｂｌ）を形成するコンタクト孔、（１１）は金属配線（
３）とポリシリコン配線（４）とを接続し、第１のトラ
ンジスタ（Ｑｌ）のドレインとゲートを接続するコンタ
クト孔である。

また、ポリシリコン配線（４）と拡散領域（５）（６）
とが重なる領域（図中、メツシュ模様で示す領域）が第
１、第２のトランジスタ（Ｑｌ）（Ｑ２）の能動部分で
あり、この部分がゲート領域（ｃｌ）（ｃ２）となる。

上記構成において、第１１第２のＭＯＳトランジスタ（
Ｑｌ）（Ｑ２）の電気的特性の整合性を高める対策とし
て、両トランジスタ（Ｑｌ）（Ｑ２）のチャネル幅Ｗ＋
　、Ｗ２とチャネル長Ｌ＋　１Ｌ２の幾何学的＝Ｊ−法
を同一に設定する他、通常はこれに加えて両トランジス
タ（Ｑｌ）（Ｑ２）を近接して同一方向に形成する等の
工夫がなされている。

〔発明が解決しようとする課題〕

ところで、ＭＯＳトランジスタのチャネルを形成する能
動領域に応力を受けると、その応力の強さに応じて電子
移動度μｎ１閾値電圧ＶＴＩ、ＶＴ２が変化することが
知られているが、上記構成の従来の゛１１導体集積回路
装置の場合、第３図に示すように、前記半導体基板（Ｂ
）上の能動領域は直線矩形状に形成されているため、以
下に述べるような種々の要因で発生する内部応力に対応
できず、両トランジスタ（Ｑｌ）（Ｑ２）の整合性が悪
化するという問題点があった。

すなわち、上記のような応力を受ける要因としては、例
えば、半導体基板（Ｂ）がパッケージに封止されるとき
、封止樹脂材料が硬化する途中段階で局部的に生じる硬
化むらによる半導体基板（Ｂ）に接する部位における内
部応力の発生や、半導体基板（Ｂ）と封止樹脂材料との
熱膨張係数の相違に起因する温度環境変化による内部応
力の発生、あるいはパッケージのプリント基板への実装
プロセスまたは実装条件によってプリント基板に生じる
応力の影響による内部応力の発生等が挙げられる。

このように゛１′−導体基板（Ｂ）が内部応力を受ける
四回は多々存在しており、中でも、パッケージの小型化
、集積回路装置のチップ寸法の大型化に伴ってその程度
が益々増大する傾向にある。

しかも、内部応力は局部的に差異があり、それぞれの発
生部位において方向性も異なるため、上記従来構成のよ
うに矩形状の能動領域を有するＭＯＳトランジスタ対（
Ｑｌ）（Ｑ２）の場合、たとえ両トランジスタ（Ｑｌ）
（Ｑ２）を同一方向に形成したとしても、チャネル幅方
向やチャネル長方向へ複雑な内部応力を受けることにな
り、これがトランジスタ対（Ｑｌ）（Ｑ２）におけるそ
れぞれの電子移動度μｎ１閾値電圧ＶＴＩ、　ＶＴ２に
差を生じる原因となり、両トランジスタ（Ｑｌ）（Ｑ２
）の整合性を悪化させる。このため前記カレントミラー
回路において、第１、第２のトランジスタ（Ｑｌ）（Ｑ
２）が共に飽和領域で動作していても、カレントミラー
係数Ｍ＝１になっていないものであった。

本発明は、このような問題点を解決するためになされた
もので、半導体集積回路ＲＡ置において、ＭＯＳトラン
ジスタの形状を改良することで整合性の良いトランジス
タ対を実現させることを目的とするものである。

〔課題を解決するための手段〕

上記目的を達成するために本発明は、電気的特性を得る
ために相互の特性バランスを要する一対のＭＯＳトラン
ジスタを、同一半導体基板上に互いに近接して配設する
と共に、これらのＭＯＳトランジスタのゲート領域をそ
れぞれリング状に形成したことを特徴とするものである
。

また、前記一対のＭＯＳトランジスタのリング状ゲート
領域の外周側にソース領域を、内周側にドレイン領域を
配置、形成することが好ましい。

〔作　　　用〕

Ｊｔ上記成によると、第１、第２のトランジスタのゲー
ト領域がリング状に形成されているので、’ｌｉ導体基
板が受ける方向性を有する内部応力による影響はチャネ
ルの幅方向および長さ方向の両方に均等になると共に、
トランジスタ対は互いに近接して配置されているので、
両トランジスタは同心のパラメータを有することになり
、整合性の良いトランジスタ対が得られ、より高性能な
アナログＭＯＳ応用回路が実現されるものである。

〔実　施　例〕

以Ｆ１本発明に係る半導体集積回路装置の実施例を第１
図を参照しながら説明する。第１図は前掲の第２図に示
したカレントミラー回路に対応するシリコンゲート相補
型ＭＯＳ集積回路の平面レイアウトを示すものである。

なお、この図において、第３図に示した従来例と共通の
構成要素については同一の符号を付し、重複を避けるた
めにその説明を省略する。

第１図において、電気的特性を得るために相互の特性バ
ランスを要する第１、第２の一対のＭＯＳトランジスタ
（Ｑｌ）（Ｑ２）は同一半導体基板（Ｂ）上に互いに近
接して配設されている。各トランジスタ（Ｑｌ）（Ｑ２
）のゲート領域（チャネル領域）　（ｃｌ）（ｃ２）は
共にポリシリコン配線（４）とＮ型拡散領域（６）とが
重なる領域（図中、メツシュ模様で示す領域）に設けら
れ、・それぞれ円形リング状に形成されている。

また、これらトランジスタ（Ｑｌ）（Ｑ２）対のゲート
領域（ｃｌ）（ｃ２）の内周側にドレイン領域（ａｌ）
（ａ２）が、また、外周側にソース領域（ｂ＋）（ｂ２
）がそれぞれゲート領域（ｃｌ）（ｃ２）と同心のリン
グ状に配置、形成されている。なお、ドレイン領域（ａ
ｌｅ（ａ２）のコンタクト孔（））（９）、ソース領域
（ｂｌ）（ｂ２）のコンタクト孔（８）（ｔｏ）並びに
ソース領域（ｂｔ）（ｂ２）のＮ型拡散領域（６）の外
形は必ずしも円形杖ないし円弧杖である必要はない。

このように第１、第２のトランジスタ（Ｑｌ）（Ｑ２）
のゲート領域（ａｌＨａ２）をリング状に形成すること
により、方向性を有する内部応力による影響が従来例の
ようにチャネル幅やチャネル長方向に特定されず、チャ
ネルの幅方向および長さ方向の両方に均等になる。この
ため、応力による電子移動度μｎ１閾値電圧ＶＴＩ、Ｖ
Ｔ２への変調が均等になり、トランジスタ（Ｑｌ）（Ｑ
２）対を互いに近接して配置することにより、両トラ・
ンジスタ（Ｑｌ）（Ｑ２）は同心のパラメータを有する
ことになる。

また、ドレイン領域（ａｌ）（ａ２）をリング状とした
トランジスタ（Ｑｌ）（Ｑ２）の内周側に配置、形成す
ることにより、同一のチャネル幅Ｗ＋　、Ｗ２を形成す
るためのドレイン領域（ａｔ）（ａ２）の拡散領域と半
導体基板（Ｂ）間のＰＮ接合面積を従来の矩形状に形成
したものより減少させることができ、これによってドレ
イン領域（ａｌ）（ａ２）の浮遊容量を減少できるので
電気的特性が向上するものである。

なお、上記実施例では本発明をシリコンゲート相補型Ｍ
Ｏ３集積回路に適用したものを示したが、この他、ゲー
ト材料はアルミニウム、モリブデン等によっても同等に
構成でき、同様の効果を奏するものである。また、トラ
ンジスタの構成は相補型ＭＯ８（０ＭＯ８）以外のもの
であっても、Ｎ−チャネルＭＯ８やＰチャネルＭＯ８，
あるいはバイポーラ−ＭＯ８混在型のＭ２Ｓ部としても
よい。

また、上記実施例では本発明をカレントミラー回路に応
用しているが、この他、差動増幅回路、オペレージロン
アンプ等にも応用することができる。

更に、ＭＯＳトランジスタを縦続接続する場合は、ゲー
ト領域のリング用ポリシリコンを同心円ヒに半径を変え
て複数個配置すればよい。

〔発明の効果〕

以り説明したように本発明の半導体集積回路装置による
ときは、電気的特性を得るために相互の特性バランスを
要する一対のＭＯＳトランジスタを、同一半導体基板上
に互いに近接して配設すると共に、これらのＭＯＳトラ
ンジスタのゲート領域をそれぞれリング状に形成してい
るので、半導体基板が受ける方向性を有する内部応力に
よる影響がゲート領域のいずれの方向に対しても均等化
され、これにより応力による電子移動度、閾値電圧への
変調が均等になる上、トランジスタ対を互いに近接して
配置することにより、利得係数や閾値電圧等のパラメー
タの整合性が良好なトランジスタ対が得られる。したが
って、例えば、このトランジスタ対を用いたカレントミ
ラー回路においては、両トランジスタを飽和領域で動作
させることにより、内部応力の発生時においても、カレ
ントミラー係数Ｍ＝１を実現できるものである。

また、本発明の請求項■によるときは、前記−対のＭＯ
Ｓトランジスタのリング状ゲート領域の外周側にソース
領域が、内周側にドレイン領域が配置、形成されている
ので、同一のチャネル幅を形成するためのドレイン領域
の拡散領域と半導体基板間のＰＮ接合面積を従来の矩形
状に形成したものより減少させることができ、これによ
ってドレイン領域の浮遊容量を減少できるので電気的特
性が向上させることができる。

【図面の簡単な説明】

第１図は本発明の実施例に係るシリコンゲート相補型Ｍ
Ｏ３集積回路の平面レイアウト図、第２図はＭＯＳトラ
ンジスタを用いたカレントミラー回路の構成図、第３図
は従来例の平面レイアウト図である。 （Ｂ）・・・半導体基板、（Ｑｌ）（Ｑ２）・・・ＭＯ
Ｓトランジスタ、（ａｌ）（ａ２）・・−ドレイン領域
、（ｂｌ）（ｂ２）−・・ソース領域、（ｃｌ）（ｃ２
）・・・ゲート領域。

Claims (2)

【特許請求の範囲】
1. （１）電気的特性を得るために相互の特性バランスを要
   する一対のＭＯＳトランジスタを、同一半導体基板上に
   互いに近接して配設すると共に、これらのＭＯＳトラン
   ジスタのゲート領域をそれぞれリング状に形成したこと
   を特徴とする半導体集積回路装置。
2. （２）前記一対のＭＯＳトランジスタのリング状ゲート
   領域の外周側にソース領域が、内周側にドレイン領域が
   配置、形成されている請求項（１）記載の半導体集積回
   路装置。