JPH0492475A - 相補型薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、−船釣には絶縁性基板上に形成される相補型
薄膜トランジスタに関し、更に具体的には、複数の薄膜
トランジスタの能動領域を共有化して、薄膜トランジス
タの占有面積を減少化し、高集積化に適した相補型薄膜
トランジスタに関するものである。

〔従来の技術〕

近年、半導体技術の進展はめざましく、面積がわずか数
ｍｍ角のチップに百万個以上のトランジスタが集積化可
能である。集積回路（Ｉ　Ｃ：　ｒｎｔｅｇｒａｔｅｄ
　Ｃ１ｒｃｕｉｔ）の小型化、高機能化は、素子自体の
歩留まり向上によるコストの低減および半導体素子の付
加価値を高めることに留まらず、そのＩＣを用いる装置
の小型化および低価格化をもたらすことが期待できる。

そのため、今後も高集積化がますます増長されるものき
予想されている。

現在最も広く用いられている半導体素子に、ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタが共存した構成とな
っている相補型トランジスタがある。第６図に従来の相
補型トランジスタの模式的断面構造図を示す。ソースＮ
４．　　ドレインＮ５を有するＮＭＯＳトランジスタと
ソースＰ７．　　ドレインＰ８を有するＰＭｏｓトラン
ジスタを同−ｎ型Ｓｉ基板ＩＩ上に作製するために、第
６図に示すようにＮＭＯＳトランジスタの能動領域にな
るｐウェル領域１０を形成し、ＮＭｏ５トランジスタを
作製している。２はゲート絶縁膜、３は共通のゲート電
極である。このような相補型トランジスタでは、ＮＭＯ
ＳトランジスタまたはＰＭＯ８ｌ−ランシスタを単独で
用いる場合と比べて、その消費電力が著しく低減でき動
作マージンも広くとれるという利点がある。しがしなが
ら、導電性を有する８１基板で作製するため、素子同士
の電気的独立を確保することが難しい。素子間分離を十
分行わないと、隣接するトランジスタからの寄生容量や
寄生抵抗によりトランジスタか正常に動作しなくなる。

そのため、高密度にトランジスタをレイアウトできない
欠点かあった。トランジスタの幾何学的サイズの微細化
により高集積化の実現を図っているが、ナノメータオー
ダーの微細加工技術の開発や短チヤネル効果等のトラン
ジスタサイズに起因したトランジスタ特性の劣化防止を
行う必要かあり、各種研究機関において精力的に研究・
開発がなされている現況である。

一方、最近特に注目を浴びている半導体技術分野の一つ
にＳ　０１　（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔ
ｏｒ）素子がある。これは、絶縁基板上に形成された単
結晶または多結晶Ｓｉ薄膜から作製した薄膜トランジス
タである。この薄膜トランジスタで回路を構成する場合
、各トランジスタが電気的に独立しているために、高密
度に薄膜トランジスタを配列できる。

例えば、第７図は従来の薄膜トランジスタの平面図及び
Ａ−Ａ’線矢視方向での断面図を示し、同様に第８図は
相補型薄膜トランジスタで構成したインバータ回路の平
面図及びＡ−Ａ’線矢視方向での断面図を示す。第７図
及び第８図において、１は能動領域、２はゲート絶縁膜
、３はゲート電極、４．Ｎ４はｎ型薄膜トランジスタの
ソース５、Ｎ５はトレイン、Ｐ７はｎ型薄膜トランジス
タのソース、Ｐ８はトレイン、９はＡＩ線をそれぞれ示
している。即ち、第８図においてはｎ型薄膜トランジス
タとｎ型薄膜トランジスタのゲート電極３同士を結線し
、さらにｎ型薄膜トランジスタのドレインＮ５とｎ型薄
膜トランジスタのドレインＰ８も結線した構造である。

第８図かられかるように、前述のＳｉ基板で作製した場
合と異なり、ＳＯＩ素子ではトランジスタ間の間隔を加
工ルールの限界まで狭くできるため、より高密度なトラ
ンジスタ配列を実現できることになる。

しかしながら、さらに高集積化を目指すためには、薄膜
トランジスタの幾何学的サイズを微細にしなければなら
ず、その際には、Ｓｉ基板の場合と全く同じく、微細加
工技術やトランジスタ特性の劣化という問題が生じるこ
とになる。

〔発明が解決しようとする課題］ 本発明は複数の薄膜トランジスタの能動領域を共有化し
て、薄膜トランジスタの占有する面積を減らすことによ
り、新たな装置や加工技術を開発することなしに、高集
積化を簡便に行うことができる相補型薄膜トランジスタ
を提供することを目的とする。

〔課題を解決するための手段〕

本発明の構成は下記に示す通りである。即ち、本発明は
薄膜トランジスタの能動領域に複数のソース、トレイン
領域が伴い、前記複数のソース。

ドレイン領域のうち一部のソース、ドレイン領域がｐ型
の伝導性を成し、残りのソース、ドレイン領域がｎ型の
伝導性を成し、前記ｎ型伝導性を有する所定のソース、
ドレイン領域は前記能動領域に対して隣り合って配置さ
れるが或いは向い合って配置され、前記ｎ型伝導性を有
する所定のソース、ドレイン領域もまた前記能動領域に
対して隣り合って配置されるか或いは向い合って配置さ
れ、前記所定のｎ型ソース、ドレイン領域と前記所定の
ｎ型ソース、ドレイン領域によりそれぞれｎ型及びｎ型
薄膜トランジスタが形成され、前記能動領域及びその上
に形成されたゲート絶縁膜及びゲート電極を共有化する
ことを特徴とする相補型薄膜トランジスタとしての構成
を有するものである。

〔実施例〕

第１図は、本発明による実施例としての相補型薄膜トラ
ンジスタの模式的平面図、第２図は第１図のＡ−Ａ’線
矢視方向における模式的断面図である。本発明による相
補型薄膜トランジスタでは、ｎ−ｃｈ（ｎチャネル）用
のソースおよびドレイン領域とｐ−ｃｈ（ｐチャネル）
用のソースおよびドレイン領域が共存した形となってい
ることを除けば、第６図に図示した従来の薄膜トランジ
スタと同じ構造である。本発明による相補型薄膜トラン
ジスタは、いわば能動領域を共有化した種類の異なる複
数の薄膜トランジスタで構成されている。即ち、第１図
及び第２図において１はｎ型薄膜トランジスタ及びｎ型
薄膜トランジスタにより共有化された能動領域を示し、
２は同様に共有化されたゲート絶縁膜であり、３は同様
に共有化されたゲート電極を示す。Ｎ４及びＮ５はそれ
ぞれｎ型薄膜トランジスタのソース及びドレインを示し
、Ｐ７及びＰ８はそれぞれｎ型薄膜トランジスタのソー
ス及びドレインを示している。９はＡＩ電極である。第
１図及び第２図においてこれら２つのｎ型及びｎ型薄膜
トランジスタはともに例えばガラス基板等の絶縁性基板
１２上に形成されている。

２つの薄膜トランジスタによって、ゲート電極３、ゲー
ト絶縁膜２及び能動領域１は共有化されているため、こ
れらの占有面積は第６図及び第８図におい“て図示した
従来の相補型トランジスタの構成に比べて減少化されて
いることは明らかである。試作結果によると約６割に減
少化されるという結果も得られている。このように２つ
のｐ型及びｎ型薄膜トランジスタにおいて能動領域及び
ゲート電極、ゲート絶縁膜の構造を共有化できる理由は
、ゲート電極に印加する所定の電圧レベルによって能動
領域１と絶縁膜２との界面近傍にそれぞれｎチャネル用
及びｎチャネル用の導通チャネルが形成されるからであ
る。即ち、両方のチャネルが同時に形成されることはな
く、どちらか一方の導通チャネルが形成されている条件
においては他方の型のチャネルは形成されないため、ｐ
型、ｎ型のいずれかの型のトランジスタのみが導通、能
動状態となり他方の型のトランジスタは遮断状態となり
、相補型薄膜トランジスタとしてのインバータ動作が実
現されるからである。

第３図は本発明による実施例としての相補型薄膜トラン
ジスタの構成例である。第３図においては便宜上ゲート
電極３を省略している。構成の相違は、ｎチャネル用の
ソースＮ４およびドレイン領域Ｎ５とｎチャネル用のソ
ースＰ７およびドレイン領域Ｐ８の配置である。第３図
（ａ、）では、ソースＮ４．Ｐ７とドレインＮ５．Ｐ８
はそれぞれ向かい合って配置されており、第３図（ｂ）
、及び第３図（ｃ）ではソースＮ４．Ｐ７とドレインＮ
５、Ｐ８が隣り合って配置されている。第３図中の矢印
はそれぞれ多数キャリアの流れうる向きを表わしている
。即ち、第３図（ａ）では電子の流れとホールの流れが
直行し、第３図（ｂ）では電子とホールが別々の領域（
位置）を流れることになる。

しかし、能動領域１はゲート電極３に印加される電圧に
より伝導型がｎ型またはｐ型と成る反転層が形成される
ため、ソースＮ４．Ｐ７またはドレイン領域Ｎ５．Ｐ８
と能動領域１間に生じるｐｎ接合のため、電子とホール
が多数キャリアとして同時に流れることはない。そのた
め、第３図（ａ）と第３図（ｂ）との差は、実効チャネ
ル長やチャネル幅等の幾何学的構成上の相違だけで、素
子特性としての相違は少ない。また、第３図中のｎチャ
ネル用とｎチャネル用のソース・ドレイン領域を入れ換
えても本発明の要旨から云って大きな相違はなく、集積
化を行った際にレイアウトしやすい構成を選択すればよ
い。即ち、第３図に示すようにキャリアの流れうる方向
が直交するように構成しても、或いはソース、ドレイン
を隣り合うように配置しても相補型薄膜トランジスタと
してのインバータの性能に大差はないことから多数のト
ランジスタを集積化する上で、適宜にパタンレイアウト
を選択できるわけである。

次に、本発明による実施例としての相補型薄膜トランジ
スタの製造方法を第４図を用いて説明する。第４図では
、各工程での模式的平面図およびＡ−Ａ’線矢視方向に
おける模式的断面図を示している。第４図（ａ）に図示
した単結晶シリコン（Ｓｉ）もしくは多結晶シリコン膜
の能動領域１のパタンを絶縁性基板１２、例えばガラス
基板上に形成する。次に第４図（ｂ）に図示するように
、ゲート絶縁膜２およびゲート電極３のパタンをスパッ
タ法またはＣＶＤ法により形成する。第４図（ｃ）に図
示するように、Ｐ（リン）をイオン注・入し伝導型がｎ
型であるソースＮ４およびドレインＮ５領域を形成する
。その開催の領域は、イオン注入されないようにレジス
ト等のマスク６でマスキングしである。同様にイオン注
入法によりソースＰ７およびトレインＰ８領域を形成す
る。その結果、第４図（ｄ）に図示したような模式的平
面図及び模式的断面図を有する相補型薄膜トランジスタ
か実現される。ただし、伝導型はｐ型になるようＢ（ボ
ロン）をイオン注入しである。最後に、活性化アニール
を行った後外部と電気的に接続できるように金属配線１
例えばＡ１配線９を形成して、第４図（ｅ）に図示する
ような相補型薄膜トランジスタが完成する。

上記製造方法は、第３図の（ａ＞に図示したパタンに対
応して説明を行ったが、第４図（Ｃ）及び（ｄ）におい
てマスク６の位置を変更すれば、第３図（ｂ）及び（ｃ
）の構成も同様に形成できることは明らかである。

具体的な試作例では能動領域１の厚さは約１５００人、
ゲート絶縁膜の厚さは約１０００人のものが試作されて
おり、上記製造方法によって能動領域１を共通領域とし
て安定的に本発明による相補型薄膜トランジスタの特性
が得られている。しかも試作結果では面積効率は約６割
に減少化された。

本発明の実施例としての相補型薄膜トランジスタの更に
別の実施例を第５図＜ａ）に図示する。第１図に図示し
た相補型薄膜トランジスタのドレインＰ８とドレインＮ
５を電気的に接続した構成になっている。第５図（ｂ）
は第５図（ａ）の相補型薄膜トランジスタの等価的な回
路表現を示す。第５図（ｂ）かられかるように、インバ
ータ回路と全く等価である。従来は、ｐチャネルとｎチ
ャネルの２個のトランジスタを用いてインバータ回路を
構成していたか、本発明の薄膜トランジスタを用いれば
１個で済み、トランジスタの占有面積を狭くすることが
できる。

第４図ではソースおよびドレイン領域が２カ所ずつの場
合やチャネル形状が四角形の場合を例示したが、さらに
多数のソースおよびドレイン領域を共有する場合やチャ
ネル形状が任意の形状を有するものにおいても本発明が
適用できることも明らかである。

〔発明の効果〕

以上説明したように、本発明による相補型薄膜トランジ
スタでは、複数の薄膜トランジスタの能動領域を共有化
することにより、従来の薄膜トランジスタの数個分と同
じ機能をほぼ１個の薄膜トランジスタの占有面積で実現
することができる。

そのため、薄膜トランジスタが占有する面積を減らすこ
とが可能となり、現状の加工技術でも高集積化を簡便に
行えるという利点がある。

また、能動領域を共有化しているため、別個に薄膜トラ
ンジスタを作製した場合に比べ、トランジスタ特性が均
一になるという利点もある。

さらに、本発明による相補型薄膜トランジスタの製造方
法では前述のように従来からある相補型薄膜トランジス
タの作製技術を用いているため、今後新しく開発された
技術でも現状の作製技術の延長上であるならば、十分適
用できるという利点もある。

【図面の簡単な説明】

第１図は本発明による実施例としての相補型薄膜トラン
ジスタの模式的平面図、第２図は第１図のＡ−Ａ’線矢
視方向での模式的断面図、第３図は本発明による実施例
としての相補型薄膜トランジスタの構成例、第４図（ａ
）乃至（ｅ）は本発明による実施例としての相補型薄膜
トランジスタの製造方法の説明図、第５図は本発明によ
る実施例としての相補型薄膜トランジスタの別の実施例
、第６図は従来の相補型トランジスタの模式的断面構造
図、第７図は従来の薄膜トランジスタの平面図及び断面
図、第８図は従来の相補型薄膜トランジスタで構成した
インバータ回路の平面図及び断面図である。 】・・・能動領域、２・・・ゲート絶縁膜、３・・・ゲ
ート電極、４．Ｎ４．Ｐ７・・・ソース、５．Ｎ５．Ｐ
８・・・ドレイン、６・・・マスク、９・・・ＡＩ配線
、１０・・・ｐウェル領域、１１・・・ｎ−型Ｓｉ基板
、１２・・・絶縁性基板 本発明の実施例としての相補型薄膜トランジスタの平面
図特許出願人日本電信電話株式会社 代理人　　　弁理士　　玉蟲　　久五部能動領域 （ａ） （ｂ） （ｃ） 本発明による実施例としての相補型薄膜トランジスタの
構成例第３図 （ａ） （ｂ） ＰＭＯＳＩ−ランシスタ ＮＭＯ９Ｉ−ランシスタ 従来の相補型トランジスタの模式的断面構造図第６図 及びＡ Ａ′線矢視方向での断面図 第７図

Claims (1)

【特許請求の範囲】
1. （１）薄膜トランジスタの能動領域に複数のソース、ド
   レイン領域が伴い、前記複数のソース、ドレイン領域の
   うち一部のソース、ドレイン領域がｐ型の伝導性を成し
   、残りのソース、ドレイン領域がｎ型の伝導性を成し、
   前記ｎ型伝導性を有する所定のソース、ドレイン領域は
   前記能動領域に対して隣り合って配置されるか或いは向
   い合って配置され、前記ｐ型伝導性を有する所定のソー
   ス、ドレイン領域もまた前記能動領域に対して隣り合っ
   て配置されるか或いは向い合って配置され、前記所定の
   ｎ型ソース、ドレイン領域と前記所定のｐ型ソース、ド
   レイン領域によりそれぞれｎ型及びｐ型薄膜トランジス
   タが形成され、前記能動領域及びその上に形成されたゲ
   ート絶縁膜及びゲート電極を共有化することを特徴とす
   る相補型薄膜トランジスタ。