JP3307481B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8249—Bipolar and MOS technology
-
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-
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、Ｂｉ−ＣＭＯＳトランジスタに形成されるｎチャ
ンネルＭＯＳトランジスタの構造の改良を図った半導体
装置に関するものである。
特に、Ｂｉ−ＣＭＯＳトランジスタに形成されるｎチャ
ンネルＭＯＳトランジスタの構造の改良を図った半導体
装置に関するものである。
【０００２】
【従来の技術】近年、メモリやプロセッサに代表される
ＶＬＳＩは大規模化の傾向にあり、その要求に対処する
ため、高集積が可能で低消費電力という特徴をもつＣＭ
ＯＳが主流になってきている。しかし、高速化の要求に
対しては、微細化技術の進展によりＭＯＳの動作速度が
向上しているとは言え、十分応えられていないのが現状
である。通常、高速の分野では、ＥＣＬを中心とするバ
イポーラが主流であるが、バイポーラ素子は素子電力が
極めて大きく、高集積化の大きな制約となっている。以
上の背景において、高速・低消費電力のデバイスを実現
すべく、ＣＭＯＳの高集積・低消費電力という特徴とバ
イポーラの高速性を併せ持つことを可能とするＢｉ−Ｃ
ＭＯＳ技術が注目されてきている。
ＶＬＳＩは大規模化の傾向にあり、その要求に対処する
ため、高集積が可能で低消費電力という特徴をもつＣＭ
ＯＳが主流になってきている。しかし、高速化の要求に
対しては、微細化技術の進展によりＭＯＳの動作速度が
向上しているとは言え、十分応えられていないのが現状
である。通常、高速の分野では、ＥＣＬを中心とするバ
イポーラが主流であるが、バイポーラ素子は素子電力が
極めて大きく、高集積化の大きな制約となっている。以
上の背景において、高速・低消費電力のデバイスを実現
すべく、ＣＭＯＳの高集積・低消費電力という特徴とバ
イポーラの高速性を併せ持つことを可能とするＢｉ−Ｃ
ＭＯＳ技術が注目されてきている。
【０００３】次に、従来のＢｉ−ＣＭＯＳトランジスタ
構造について、図１１を参照して説明する。このＢｉ−
ＣＭＯＳトランジスタ５００には、ｐ型の半導体基板１
０の上に、ｎ型のエピタキシャル層１が形成され、さら
に、このｐ型の半導体基板１０とｎ型のエピタキシャル
層１とに挟まれるように、ｎ+ 埋込み層１１が形成され
ている。ｎ型のエピタキシャル層１の表面には、バイポ
ーラトランジスタ形成領域１００，ＣＭＯＳトランジス
タ形成領域２００とがｐ+ 拡散層１２により分離されて
いる。さらに、ＣＭＯＳトランジスタ形成領域２００に
は、ｐチャンネルＭＯＳトランジスタ形成領域２１０
と、ｎチャンネルＭＯＳトランジスタ形成領域２２０と
が形成されている。
構造について、図１１を参照して説明する。このＢｉ−
ＣＭＯＳトランジスタ５００には、ｐ型の半導体基板１
０の上に、ｎ型のエピタキシャル層１が形成され、さら
に、このｐ型の半導体基板１０とｎ型のエピタキシャル
層１とに挟まれるように、ｎ+ 埋込み層１１が形成され
ている。ｎ型のエピタキシャル層１の表面には、バイポ
ーラトランジスタ形成領域１００，ＣＭＯＳトランジス
タ形成領域２００とがｐ+ 拡散層１２により分離されて
いる。さらに、ＣＭＯＳトランジスタ形成領域２００に
は、ｐチャンネルＭＯＳトランジスタ形成領域２１０
と、ｎチャンネルＭＯＳトランジスタ形成領域２２０と
が形成されている。
【０００４】バイポーラトランジスタ形成領域１００に
は、ｐ型のベース領域５ａと、ｎ型コレクタ領域６ａ
と、ｎ型のエミッタ領域６ｂとを含むｎｐｎバイポーラ
トランジスタ５０が形成されている。ｐチャンネルＭＯ
Ｓトランジスタ形成領域２１０には、ゲート電極４と、
ｐ型のドレイン領域５ｂと、ｐ型のソース領域５ｃとを
含むｐチャンネルＭＯＳトランジスタ５２が形成されて
いる。ｎチャンネルＭＯＳトランジスタ形成領域２２０
には、ゲート電極４と、ｎ型のドレイン領域６ｃと、ｎ
型のソース領域６ｄとを含むｎチャンネルＭＯＳトラン
ジスタ５４が形成されている。
は、ｐ型のベース領域５ａと、ｎ型コレクタ領域６ａ
と、ｎ型のエミッタ領域６ｂとを含むｎｐｎバイポーラ
トランジスタ５０が形成されている。ｐチャンネルＭＯ
Ｓトランジスタ形成領域２１０には、ゲート電極４と、
ｐ型のドレイン領域５ｂと、ｐ型のソース領域５ｃとを
含むｐチャンネルＭＯＳトランジスタ５２が形成されて
いる。ｎチャンネルＭＯＳトランジスタ形成領域２２０
には、ゲート電極４と、ｎ型のドレイン領域６ｃと、ｎ
型のソース領域６ｄとを含むｎチャンネルＭＯＳトラン
ジスタ５４が形成されている。
【０００５】また、ｎチャンネルＭＯＳトランジスタ形
成領域２２０のドレイン領域６ｃとソース領域６ｄとは
ｐ型のバックゲート領域２により取囲まれている。さら
に、ベース領域５ａ、エミッタ領域６ｂ、コレクタ領域
６ａ、ドレイン領域５ｂ，６ｃ、ソース領域５ｃ，６ｄ
には、それぞれ電極層９が形成されている。さらに、半
導体基板１０の表面は、シリコン酸化膜７で覆われてい
る。
成領域２２０のドレイン領域６ｃとソース領域６ｄとは
ｐ型のバックゲート領域２により取囲まれている。さら
に、ベース領域５ａ、エミッタ領域６ｂ、コレクタ領域
６ａ、ドレイン領域５ｂ，６ｃ、ソース領域５ｃ，６ｄ
には、それぞれ電極層９が形成されている。さらに、半
導体基板１０の表面は、シリコン酸化膜７で覆われてい
る。
【０００６】次に、上記ｎチャンネルＭＯＳトランジス
タの平面パターンについて、図１２を参照して説明す
る。まず、ゲート電極４が、所定の間隔を隔てて平行に
配置されている。ゲート電極４の間には、交互にドレイ
ンコンタクト８ｂとソースコンタクト８ｃとが形成さ
れ、これらのコンタクト部には電極層９が形成されてい
る。このｎチャンネルＭＯＳトランジスタ形成領域２２
０は、フィールド酸化膜３により取囲まれている。ま
た、ゲート電極４は、ゲートコンタクト部８ａによりア
ルミ配線９ｂに接続されている。また、バックゲート領
域２は、バックゲートコンタクト部８ｄにより、アルミ
配線９ｃが接続されている。
タの平面パターンについて、図１２を参照して説明す
る。まず、ゲート電極４が、所定の間隔を隔てて平行に
配置されている。ゲート電極４の間には、交互にドレイ
ンコンタクト８ｂとソースコンタクト８ｃとが形成さ
れ、これらのコンタクト部には電極層９が形成されてい
る。このｎチャンネルＭＯＳトランジスタ形成領域２２
０は、フィールド酸化膜３により取囲まれている。ま
た、ゲート電極４は、ゲートコンタクト部８ａによりア
ルミ配線９ｂに接続されている。また、バックゲート領
域２は、バックゲートコンタクト部８ｄにより、アルミ
配線９ｃが接続されている。
【０００７】次に、上記構成よりなる、Ｂｉ−ＣＭＯＳ
トランジスタの製造方法について、図１３ないし図１５
を参照して説明する。まず、図１３を参照して、ｐ型の
半導体基板１０の上に、薄い酸化膜を形成して、写真製
版技術により、この酸化膜を所定形状にパターニングを
行なう。その後、この酸化膜をマスクとして、半導体基
板１０の表面に、ｎの不純物を導入して、ｎ+ 埋込み層
１１を形成する。次に、酸化膜を除去した後に、半導体
基板１０の上にエピタキシャル成長法を用いて、４．０
〜１５．０μｍ厚さのｎ型のエピタキシャル層１を形成
する。
トランジスタの製造方法について、図１３ないし図１５
を参照して説明する。まず、図１３を参照して、ｐ型の
半導体基板１０の上に、薄い酸化膜を形成して、写真製
版技術により、この酸化膜を所定形状にパターニングを
行なう。その後、この酸化膜をマスクとして、半導体基
板１０の表面に、ｎの不純物を導入して、ｎ+ 埋込み層
１１を形成する。次に、酸化膜を除去した後に、半導体
基板１０の上にエピタキシャル成長法を用いて、４．０
〜１５．０μｍ厚さのｎ型のエピタキシャル層１を形成
する。
【０００８】次に、エピタキシャル層１の上に、上述と
同様にして、所定のパターンを有する酸化膜を形成す
る。その後、この酸化膜をマスクとして、ボロンなどの
不純物を導入し、熱処理を施すことにより、ｐ+ 型の拡
散層１２を形成する。このｐ+型の拡散層１２は、基板
１０に到達している。その後、上記と同じ工程により、
ｐ+ 型のバックゲート領域２を形成する。
同様にして、所定のパターンを有する酸化膜を形成す
る。その後、この酸化膜をマスクとして、ボロンなどの
不純物を導入し、熱処理を施すことにより、ｐ+ 型の拡
散層１２を形成する。このｐ+型の拡散層１２は、基板
１０に到達している。その後、上記と同じ工程により、
ｐ+ 型のバックゲート領域２を形成する。
【０００９】次に、図１４を参照して、エピタキシャル
層１の上に、ＬＯＣＯＳ酸化法を用いて、所定の領域に
シリコン酸化膜３を形成する。その後、ポリシリコンを
堆積し、写真製版技術により所定の形状にパターニング
を行ないゲート電極４を形成する。
層１の上に、ＬＯＣＯＳ酸化法を用いて、所定の領域に
シリコン酸化膜３を形成する。その後、ポリシリコンを
堆積し、写真製版技術により所定の形状にパターニング
を行ないゲート電極４を形成する。
【００１０】次に、図１５を参照して、写真製版技術を
用いて、ｐ型の不純物拡散領域からなるベース領域５
ａ、ｐチャンネルＭＯＳトランジスタのドレイン領域５
ｂおよびソース領域５ｃと、ｎ型の不純物拡散領域から
なるコレクタ領域６ａ，エミッタ領域６ｂ，ｎチャンネ
ルＭＯＳトランジスタのドレイン領域６ｃおよびソース
領域６ｄを形成する。次に、半導体基板１０の最表面に
シリコン酸化膜７を堆積する。その後、写真製版技術を
用いて、ベース領域５ａ，コレクタ領域６ａ，エミッタ
領域６ｂ，ドレイン領域５ｂ，６ｃおよびソース領域５
ｃ，６ｄに通ずるコンタクトホールを開孔し、アルミな
どからなる配線層９を形成する。これにより、図１１に
示すＢｉ−ＣＭＯＳトランジスタ５００が完成する。
用いて、ｐ型の不純物拡散領域からなるベース領域５
ａ、ｐチャンネルＭＯＳトランジスタのドレイン領域５
ｂおよびソース領域５ｃと、ｎ型の不純物拡散領域から
なるコレクタ領域６ａ，エミッタ領域６ｂ，ｎチャンネ
ルＭＯＳトランジスタのドレイン領域６ｃおよびソース
領域６ｄを形成する。次に、半導体基板１０の最表面に
シリコン酸化膜７を堆積する。その後、写真製版技術を
用いて、ベース領域５ａ，コレクタ領域６ａ，エミッタ
領域６ｂ，ドレイン領域５ｂ，６ｃおよびソース領域５
ｃ，６ｄに通ずるコンタクトホールを開孔し、アルミな
どからなる配線層９を形成する。これにより、図１１に
示すＢｉ−ＣＭＯＳトランジスタ５００が完成する。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来技術によれば、以下に示す問題点を有している。ま
ず、図１６を参照して、ソース領域６ｄとバックゲート
領域２とを０（Ｖ）（ＧＮＤ）にし、ドレイン領域６ｃ
に２４（Ｖ）印加し、ゲート電極４に、０（Ｖ）から２
４（Ｖ）まで順次印加する。このとき、ソース領域６ｄ
からドレイン領域６ｃに流れる電流（以下チャネル電流
ｅ- と称す）は、ドレイン領域６ｃ側に形成される強電
界部１４で徐々に増倍される。ドレイン領域６ｃに２４
（Ｖ）印加されたときには、ドレイン領域６ｃに流れる
電流（以下、ドレイン領域ＩD と称す）が、図１７およ
び図１８に示すように、被飽和特性を示すようになる
（なお、図中ＶD はドレイン電圧、ＩD はドレイン電流
と示す。）。
来技術によれば、以下に示す問題点を有している。ま
ず、図１６を参照して、ソース領域６ｄとバックゲート
領域２とを０（Ｖ）（ＧＮＤ）にし、ドレイン領域６ｃ
に２４（Ｖ）印加し、ゲート電極４に、０（Ｖ）から２
４（Ｖ）まで順次印加する。このとき、ソース領域６ｄ
からドレイン領域６ｃに流れる電流（以下チャネル電流
ｅ- と称す）は、ドレイン領域６ｃ側に形成される強電
界部１４で徐々に増倍される。ドレイン領域６ｃに２４
（Ｖ）印加されたときには、ドレイン領域６ｃに流れる
電流（以下、ドレイン領域ＩD と称す）が、図１７およ
び図１８に示すように、被飽和特性を示すようになる
（なお、図中ＶD はドレイン電圧、ＩD はドレイン電流
と示す。）。
【００１２】これは、ドレイン領域６ｃ側の強電界部１
４で、チャネル電流ｅ- が増倍されるため、バックゲー
ト領域２に流れ込むホールｈ+ の量が大幅に増加して、
バックゲート領域２に流れる電流（以下バックゲート電
流と称す）が増加する。このため、バックゲート領域２
で電圧降下が起こり、ソース領域６ｄとバックゲート領
域２とに順バイアスが印加された状態になるためであ
る。
４で、チャネル電流ｅ- が増倍されるため、バックゲー
ト領域２に流れ込むホールｈ+ の量が大幅に増加して、
バックゲート領域２に流れる電流（以下バックゲート電
流と称す）が増加する。このため、バックゲート領域２
で電圧降下が起こり、ソース領域６ｄとバックゲート領
域２とに順バイアスが印加された状態になるためであ
る。
【００１３】すなわち、ｎチャンネルＭＯＳトランジス
タのドレイン領域６ｃ、バックゲート領域２、ｎチャン
ネルＭＯＳトランジスタのソース領域６ｄによって形成
される寄生のｎｐｎバイポーラトランジスタが動作して
しまうことが原因である。また、図１７と図１８に示す
ゲート電極の幅が７μｍの場合と、図１９と図２０に示
すゲート電極の幅が５００μｍの場合とのドレイン電流
（ＩD ）と、バックゲート電流（ＩBG）を比較してもわ
かるように、ゲート電極４の幅（Ｗ）が長くなると、さ
らにバックゲート領域２に流れ込むホールｈ+ の量が増
加するため、バックゲート領域２の電圧降下がさらに大
きくなってしまう。このため、ソース領域６ｄとドレイ
ン領域６ｃに印加される電圧が小さくても寄生バイポー
ラトランジスタが動作してしまう。
タのドレイン領域６ｃ、バックゲート領域２、ｎチャン
ネルＭＯＳトランジスタのソース領域６ｄによって形成
される寄生のｎｐｎバイポーラトランジスタが動作して
しまうことが原因である。また、図１７と図１８に示す
ゲート電極の幅が７μｍの場合と、図１９と図２０に示
すゲート電極の幅が５００μｍの場合とのドレイン電流
（ＩD ）と、バックゲート電流（ＩBG）を比較してもわ
かるように、ゲート電極４の幅（Ｗ）が長くなると、さ
らにバックゲート領域２に流れ込むホールｈ+ の量が増
加するため、バックゲート領域２の電圧降下がさらに大
きくなってしまう。このため、ソース領域６ｄとドレイ
ン領域６ｃに印加される電圧が小さくても寄生バイポー
ラトランジスタが動作してしまう。
【００１４】この発明は上記問題点を解決するためにな
されたもので、ゲート幅が長くなっても、半導体装置内
に形成される寄生バイポーラトランジスタの動作の阻止
を可能とする半導体装置を提供することを目的とする。
されたもので、ゲート幅が長くなっても、半導体装置内
に形成される寄生バイポーラトランジスタの動作の阻止
を可能とする半導体装置を提供することを目的とする。
【００１５】
【００１６】
【課題を解決するための手段】この発明に基づいた請求
項１に記載の半導体装置においては、主表面を有する第
１導電型の半導体領域と、上記主表面の上に絶縁膜を介
在して形成された所定の長さと幅とを有する導電層と、
上記導電層を長さ方向に沿って挟むように、上記半導体
領域の上記主表面から所定の深さにかけて形成された１
対の第２導電型の第１および第２不純物領域と、上記第
１不純物領域と電気的に接続された電極層と、上記第１
不純物領域に形成され、上記半導体領域と上記電極層と
を電気的に接続するための第１導電型の接続層とを備
え、上記第１導電型の接続層は、上記導電層の幅方向に
沿って、蛇行するように配置されている。
項１に記載の半導体装置においては、主表面を有する第
１導電型の半導体領域と、上記主表面の上に絶縁膜を介
在して形成された所定の長さと幅とを有する導電層と、
上記導電層を長さ方向に沿って挟むように、上記半導体
領域の上記主表面から所定の深さにかけて形成された１
対の第２導電型の第１および第２不純物領域と、上記第
１不純物領域と電気的に接続された電極層と、上記第１
不純物領域に形成され、上記半導体領域と上記電極層と
を電気的に接続するための第１導電型の接続層とを備
え、上記第１導電型の接続層は、上記導電層の幅方向に
沿って、蛇行するように配置されている。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【作用】この発明に基づいた半導体装置によれば、第１
不純物領域に半導体領域と電極層とを電気的に接続する
ための第１導電型の接続層が設けられている。
不純物領域に半導体領域と電極層とを電気的に接続する
ための第１導電型の接続層が設けられている。
【００２３】これにより、第１不純物領域と半導体領域
とはともに電極層と電気的に接続されることとなり、第
１不純物領域と半導体領域とは同電位となる。したがっ
て、半導体領域に流れ込むホール電流を抑制し、半導体
領域での電圧降下を防止することができる。
とはともに電極層と電気的に接続されることとなり、第
１不純物領域と半導体領域とは同電位となる。したがっ
て、半導体領域に流れ込むホール電流を抑制し、半導体
領域での電圧降下を防止することができる。
【００２４】その結果、第２不純物領域と半導体領域と
の電位差を小さくすることが可能となる。
の電位差を小さくすることが可能となる。
【００２５】
【実施例】以下、この発明に基づいた第１の実施例につ
いて説明する。まず、この第１の実施例におけるＢｉ−
ＣＭＯＳトランジスタ３００の構造について、図１およ
び図２を参照して説明する。
いて説明する。まず、この第１の実施例におけるＢｉ−
ＣＭＯＳトランジスタ３００の構造について、図１およ
び図２を参照して説明する。
【００２６】まず、図１を参照して、このＢｉ−ＣＭＯ
Ｓトランジスタ３００は、ｐ型の半導体基板１０の上
に、ｎ型のエピタキシャル層１が形成され、さらに、こ
のｐ型の半導体基板１０とｎ型のエピタキシャル層１と
に挟まれるようにｎ+ 埋込み層１１が形成されている。
Ｓトランジスタ３００は、ｐ型の半導体基板１０の上
に、ｎ型のエピタキシャル層１が形成され、さらに、こ
のｐ型の半導体基板１０とｎ型のエピタキシャル層１と
に挟まれるようにｎ+ 埋込み層１１が形成されている。
【００２７】ｎ型のエピタキシャル層１の表面は、バイ
ポーラトランジスタ形成領域１００、ＣＭＯＳトランジ
スタ形成領域２００が、ｐ+ 拡散層１２により分離され
形成されている。さらに、ＣＭＯＳトランジスタ形成領
域２００は、ｐチャンネルＭＯＳトランジスタ形成領域
２１０と、ｎチャンネルＭＯＳトランジスタ形成領域２
２０とが形成されている。
ポーラトランジスタ形成領域１００、ＣＭＯＳトランジ
スタ形成領域２００が、ｐ+ 拡散層１２により分離され
形成されている。さらに、ＣＭＯＳトランジスタ形成領
域２００は、ｐチャンネルＭＯＳトランジスタ形成領域
２１０と、ｎチャンネルＭＯＳトランジスタ形成領域２
２０とが形成されている。
【００２８】バイポーラトランジスタ形成領域１００に
は、ｐ型のベース領域５ａと、ｎ型コレクタ領域６ａ
と、ｎ型のエミッタ領域６ｂとを含むｎｐｎバイポーラ
トランジスタ５１が形成されている。ｐチャンネルＭＯ
Ｓトランジスタ形成領域２１０には、ゲート電極４と、
ｐ型のドレイン領域５ｂと、ｐ型のソース領域５ｃとを
含むｐチャンネルＭＯＳトランジスタ５３が形成されて
いる。ｎチャンネルＭＯＳトランジスタ形成領域２２０
には、ゲート電極４と、ｎ型のドレイン領域６ｃと、ｎ
型のソース領域６ｄとを含むｎチャンネルＭＯＳトラン
ジスタ５５が形成されている。また、ｎチャンネルＭＯ
Ｓトランジスタ形成領域２２０のドレイン領域６ｃと、
ソース領域６ｄとは、ｐ型のバックゲート領域２により
取囲まれている。
は、ｐ型のベース領域５ａと、ｎ型コレクタ領域６ａ
と、ｎ型のエミッタ領域６ｂとを含むｎｐｎバイポーラ
トランジスタ５１が形成されている。ｐチャンネルＭＯ
Ｓトランジスタ形成領域２１０には、ゲート電極４と、
ｐ型のドレイン領域５ｂと、ｐ型のソース領域５ｃとを
含むｐチャンネルＭＯＳトランジスタ５３が形成されて
いる。ｎチャンネルＭＯＳトランジスタ形成領域２２０
には、ゲート電極４と、ｎ型のドレイン領域６ｃと、ｎ
型のソース領域６ｄとを含むｎチャンネルＭＯＳトラン
ジスタ５５が形成されている。また、ｎチャンネルＭＯ
Ｓトランジスタ形成領域２２０のドレイン領域６ｃと、
ソース領域６ｄとは、ｐ型のバックゲート領域２により
取囲まれている。
【００２９】さらに、ベース領域５ａ、エミッタ領域６
ｂ、コレクタ領域６ａ、ドレイン領域５ｂ，６ｃ、ソー
ス領域５ｃ，６ｄには、それぞれ電極層９が形成されて
いる。また、ソース領域６ｄには、電極層９とバックゲ
ート領域２とを電気的に接続するためのｐ+ 型拡散領域
５ｄが設けられている。さらに、半導体基板２の表面
は、シリコン酸化膜７で覆われている。
ｂ、コレクタ領域６ａ、ドレイン領域５ｂ，６ｃ、ソー
ス領域５ｃ，６ｄには、それぞれ電極層９が形成されて
いる。また、ソース領域６ｄには、電極層９とバックゲ
ート領域２とを電気的に接続するためのｐ+ 型拡散領域
５ｄが設けられている。さらに、半導体基板２の表面
は、シリコン酸化膜７で覆われている。
【００３０】次に、上記ｎチャンネルＭＯＳトランジス
タの平面パターンについて、図２を参照して説明する。
まず、ゲート電極４が所定の間隔を隔てて平行に配置さ
れている。ゲート電極４の間には交互にドレインコンタ
クト８ｂと、ソースコンタクト８ｃが形成され、これら
のコンタクト部には、電極層９が形成されている。この
ｎチャンネルＭＯＳトランジスタ形成領域２２０は、フ
ィールド酸化膜３により取囲まれている。また、ゲート
電極４は、ゲートコンタクト部８ａによりアルミ配線９
ｂに接続されている。さらに、ソース領域６ｄには、ゲ
ート電極４の幅方向に沿ってｐ+ 型拡散領域５ｄが形成
されている。
タの平面パターンについて、図２を参照して説明する。
まず、ゲート電極４が所定の間隔を隔てて平行に配置さ
れている。ゲート電極４の間には交互にドレインコンタ
クト８ｂと、ソースコンタクト８ｃが形成され、これら
のコンタクト部には、電極層９が形成されている。この
ｎチャンネルＭＯＳトランジスタ形成領域２２０は、フ
ィールド酸化膜３により取囲まれている。また、ゲート
電極４は、ゲートコンタクト部８ａによりアルミ配線９
ｂに接続されている。さらに、ソース領域６ｄには、ゲ
ート電極４の幅方向に沿ってｐ+ 型拡散領域５ｄが形成
されている。
【００３１】次に、この実施例におけるｎチャンネルＭ
ＯＳトランジスタ５５の動作について、図３を参照して
説明する。この実施例によれば、ソース領域６ｄにバッ
クゲート領域２と電極層９とを電気的に接続するための
ｐ+ 型拡散領域５ｄが設けられている。これにより、バ
ックゲート領域２とソース領域６ｂとはともに電極層９
に電気的に接続されることとなり、バックゲート領域２
とソース領域６ｄとは同電位となる。したがって、バッ
クゲート領域２に流れ込むホール電流を抑制し、バック
ゲート領域２での電圧降下を防止することができ、ソー
ス領域６ｄとバックゲート領域２との電位差を小さくす
ることが可能となる。
ＯＳトランジスタ５５の動作について、図３を参照して
説明する。この実施例によれば、ソース領域６ｄにバッ
クゲート領域２と電極層９とを電気的に接続するための
ｐ+ 型拡散領域５ｄが設けられている。これにより、バ
ックゲート領域２とソース領域６ｂとはともに電極層９
に電気的に接続されることとなり、バックゲート領域２
とソース領域６ｄとは同電位となる。したがって、バッ
クゲート領域２に流れ込むホール電流を抑制し、バック
ゲート領域２での電圧降下を防止することができ、ソー
ス領域６ｄとバックゲート領域２との電位差を小さくす
ることが可能となる。
【００３２】その結果、たとえば図１９を再び参照し
て、ゲート電極４の幅が５００μｍのとき、ドレイン電
圧（ＶD ）が１２（Ｖ）で寄生バイポーラトランジスタ
が動作していたが、この実施例によれば、図４を参照し
て、ドレイン電圧（ＶD ）が２０（Ｖ）までは、寄生バ
イポーラトランジスタが動作しないようにすることが可
能となる。
て、ゲート電極４の幅が５００μｍのとき、ドレイン電
圧（ＶD ）が１２（Ｖ）で寄生バイポーラトランジスタ
が動作していたが、この実施例によれば、図４を参照し
て、ドレイン電圧（ＶD ）が２０（Ｖ）までは、寄生バ
イポーラトランジスタが動作しないようにすることが可
能となる。
【００３３】次に、上記構造を有するＢｉ−ＣＭＯＳト
ランジスタ３００の製造工程について、図５ないし図７
を参照して説明する。まず、図５を参照して、ｐ型の半
導体基板１０の上に薄い酸化膜を形成し、写真製版技術
により、この酸化膜を所定の形状にパターニングを行な
う。その後、この酸化膜をマスクとして、半導体基板１
０の表面とｎ型の不純物を導入して、ｎ+ 埋込み層１１
を形成する。次に、酸化膜を除去した後に、半導体基板
１０の上に、エピタキシャル成長法を用いて、４．０〜
１５．０μｍの厚さのｎ型のエピタキシャル層１を形成
する。
ランジスタ３００の製造工程について、図５ないし図７
を参照して説明する。まず、図５を参照して、ｐ型の半
導体基板１０の上に薄い酸化膜を形成し、写真製版技術
により、この酸化膜を所定の形状にパターニングを行な
う。その後、この酸化膜をマスクとして、半導体基板１
０の表面とｎ型の不純物を導入して、ｎ+ 埋込み層１１
を形成する。次に、酸化膜を除去した後に、半導体基板
１０の上に、エピタキシャル成長法を用いて、４．０〜
１５．０μｍの厚さのｎ型のエピタキシャル層１を形成
する。
【００３４】次に、このエピタキシャル層１の上に、上
述と同様に所定のパターンを有する酸化膜を形成する。
その後、この酸化膜をマスクとして、ボロンなどの不純
物を注入エネルギー５０ｋｅＶ〜１００ｋｅＶ、注入量
１．０×１０12〜６．０×１０12ｃｍ-2の条件で導入し
て、熱処理を施すことにより、ｐ+ 型の拡散層１２と、
ｐ型のバックゲート領域２とを形成する。このとき、ｐ
+ 型の拡散層１２は、半導体基板１０にまで到達してい
る。
述と同様に所定のパターンを有する酸化膜を形成する。
その後、この酸化膜をマスクとして、ボロンなどの不純
物を注入エネルギー５０ｋｅＶ〜１００ｋｅＶ、注入量
１．０×１０12〜６．０×１０12ｃｍ-2の条件で導入し
て、熱処理を施すことにより、ｐ+ 型の拡散層１２と、
ｐ型のバックゲート領域２とを形成する。このとき、ｐ
+ 型の拡散層１２は、半導体基板１０にまで到達してい
る。
【００３５】次に、図６を参照して、エピタキシャル層
１の上に、ＬＯＣＯＳ酸化法を用いて、所定の領域に膜
厚６０００〜１６０００Åのシリコン酸化膜３を形成す
る。その後、ポリシリコンを膜厚３５００〜４５００Å
堆積し、写真製版技術により所定の形状にパターニング
を行ない、膜厚２５０〜１２００Åのゲート酸化膜を介
在してゲート電極４を形成する。
１の上に、ＬＯＣＯＳ酸化法を用いて、所定の領域に膜
厚６０００〜１６０００Åのシリコン酸化膜３を形成す
る。その後、ポリシリコンを膜厚３５００〜４５００Å
堆積し、写真製版技術により所定の形状にパターニング
を行ない、膜厚２５０〜１２００Åのゲート酸化膜を介
在してゲート電極４を形成する。
【００３６】次に、図７を参照して、写真製版技術を用
いて、所定のパターンを有するレジスト膜を形成し、ボ
ロンなどの不純物を注入量１．０×１０14〜３．０×１
０14ｃｍ-2、注入エネルギー約５０ｋｅＶの条件で導入
し、ｐ型の不純物拡散領域からなるベース領域５ａ、ｐ
チャンネルＭＯＳトランジスタのドレイン領域５ｂおよ
びソース領域５ｃを形成する。さらに、写真製版技術を
用いて、所定形状のパターンを有するレジスト膜を形成
して、砒素などの不純物を注入量４．０×１０ 15〜６．
０×１０15ｃｍ-2、注入エネルギー５０〜６０ｋｅＶの
条件で導入し、ｎ型の不純物拡散領域からなるコレクタ
領域６ａ、エミッタ領域６ｂ、ｎチャンネルＭＯＳトラ
ンジスタのドレイン領域６ｃおよびソース領域６ｄを形
成する。
いて、所定のパターンを有するレジスト膜を形成し、ボ
ロンなどの不純物を注入量１．０×１０14〜３．０×１
０14ｃｍ-2、注入エネルギー約５０ｋｅＶの条件で導入
し、ｐ型の不純物拡散領域からなるベース領域５ａ、ｐ
チャンネルＭＯＳトランジスタのドレイン領域５ｂおよ
びソース領域５ｃを形成する。さらに、写真製版技術を
用いて、所定形状のパターンを有するレジスト膜を形成
して、砒素などの不純物を注入量４．０×１０ 15〜６．
０×１０15ｃｍ-2、注入エネルギー５０〜６０ｋｅＶの
条件で導入し、ｎ型の不純物拡散領域からなるコレクタ
領域６ａ、エミッタ領域６ｂ、ｎチャンネルＭＯＳトラ
ンジスタのドレイン領域６ｃおよびソース領域６ｄを形
成する。
【００３７】次に、半導体基板１０の最表面にシリコン
酸化膜７を堆積する。その後、写真製版技術を用いて、
ベース領域５ａ、コレクタ領域６ａ、エミッタ領域６
ｂ、ドレイン領域５ｂ，６ｃおよびソース領域５ｃ，６
ｄに通ずるコンタクトホールを開孔し、アルミなどから
なる配線層９を形成する。これにより、図１に示すＢｉ
−ＣＭＯＳトランジスタ３００が完成する。
酸化膜７を堆積する。その後、写真製版技術を用いて、
ベース領域５ａ、コレクタ領域６ａ、エミッタ領域６
ｂ、ドレイン領域５ｂ，６ｃおよびソース領域５ｃ，６
ｄに通ずるコンタクトホールを開孔し、アルミなどから
なる配線層９を形成する。これにより、図１に示すＢｉ
−ＣＭＯＳトランジスタ３００が完成する。
【００３８】次に、この発明に基づいた第２の実施例に
ついて、図８を参照して説明する。なお、この図は、図
２に対応する平面図であり、ゲート電極が１つの場合の
平面パターンを示している。この実施例によれば、ソー
ス領域６ｄ内に形成されるｐ + 型拡散領域５ｄが第１の
実施例のようにゲート電極４の幅方向に沿って延びるよ
うに形成されるのではなく、島状に所定の間隔をあけな
がら形成されている。したがって、ソース領域６ｄは、
梯子形状のパターンとなっている。
ついて、図８を参照して説明する。なお、この図は、図
２に対応する平面図であり、ゲート電極が１つの場合の
平面パターンを示している。この実施例によれば、ソー
ス領域６ｄ内に形成されるｐ + 型拡散領域５ｄが第１の
実施例のようにゲート電極４の幅方向に沿って延びるよ
うに形成されるのではなく、島状に所定の間隔をあけな
がら形成されている。したがって、ソース領域６ｄは、
梯子形状のパターンとなっている。
【００３９】このような構造にすることにより、ソース
コンタクト８ｃの幅（ＳW ）をさらに細くしても、ソー
ス領域６ｄと、ｐ+ 型拡散領域５ｄとのコンタクトが確
実にとれるため、半導体装置の平面面積の微細化を図る
ことが可能となる。
コンタクト８ｃの幅（ＳW ）をさらに細くしても、ソー
ス領域６ｄと、ｐ+ 型拡散領域５ｄとのコンタクトが確
実にとれるため、半導体装置の平面面積の微細化を図る
ことが可能となる。
【００４０】次に、この発明に基づいた第３の実施例に
ついて、図９を参照して説明する。なお、この図は、図
２に対応する平面図であり、ゲート電極が１つの場合の
平面パターンを示している。この実施例によれば、ソー
ス領域６ｄ内に形成されるｐ + 型拡散領域５ｄが、第１
の実施例のようにゲート電極４の幅方向に沿って一直線
に延びるように形成されるのではなく、所定の幅をもっ
て、蛇行するように形成されている。
ついて、図９を参照して説明する。なお、この図は、図
２に対応する平面図であり、ゲート電極が１つの場合の
平面パターンを示している。この実施例によれば、ソー
ス領域６ｄ内に形成されるｐ + 型拡散領域５ｄが、第１
の実施例のようにゲート電極４の幅方向に沿って一直線
に延びるように形成されるのではなく、所定の幅をもっ
て、蛇行するように形成されている。
【００４１】このような構造にすることにより、ソース
コンタクト８ｃを形成するためのマスクずれが起きた場
合であっても、必ずｐ+ 型拡散領域５ｄが、ソースコン
タクト８ｃ内に形成されるため、半導体装置の信頼性の
向上を図ることが可能となる。
コンタクト８ｃを形成するためのマスクずれが起きた場
合であっても、必ずｐ+ 型拡散領域５ｄが、ソースコン
タクト８ｃ内に形成されるため、半導体装置の信頼性の
向上を図ることが可能となる。
【００４２】次に、この発明に基づいた第４の実施例に
ついて、図１０を参照して説明する。なお、この図は、
図２に対応する平面図であり、ゲート電極が１つの場合
の平面パターンを示している。この実施例によれば、ソ
ース領域６ｄ内に形成されるｐ+ 型拡散領域５ｄが、第
１の実施例のようにゲート電極４の幅方向に沿って一直
線状に延びるように形成されるのではなく、ゲート電極
４に対して垂直方向に所定の間隔をあけながら複数本形
成されている。
ついて、図１０を参照して説明する。なお、この図は、
図２に対応する平面図であり、ゲート電極が１つの場合
の平面パターンを示している。この実施例によれば、ソ
ース領域６ｄ内に形成されるｐ+ 型拡散領域５ｄが、第
１の実施例のようにゲート電極４の幅方向に沿って一直
線状に延びるように形成されるのではなく、ゲート電極
４に対して垂直方向に所定の間隔をあけながら複数本形
成されている。
【００４３】このような構造を用いることにより、ソー
スコンタクト８ｃが、ｐ+ 型拡散領域５ｄの配置を考慮
することなく、自由な位置に形成することができる。ま
た、ソースコンタクトホールの形成時においても、マス
クずれが起きても、必ずｐ+型拡散領域５ｄとのコンタ
クトがとれるため、ソースコンタクトホールのマスクず
れを考慮する必要がなくなる。
スコンタクト８ｃが、ｐ+ 型拡散領域５ｄの配置を考慮
することなく、自由な位置に形成することができる。ま
た、ソースコンタクトホールの形成時においても、マス
クずれが起きても、必ずｐ+型拡散領域５ｄとのコンタ
クトがとれるため、ソースコンタクトホールのマスクず
れを考慮する必要がなくなる。
【００４４】
【発明の効果】この発明に基づいた半導体装置によれ
ば、ソース領域に、バックゲート領域と電極層とを電気
的に接続するための第１導電型の接続層が設けられてい
る。これにより、ソース領域とバックゲート領域とはと
もに電極層に電気的に接続されることとなり、バックゲ
ート領域とソース領域とは同電位となる。
ば、ソース領域に、バックゲート領域と電極層とを電気
的に接続するための第１導電型の接続層が設けられてい
る。これにより、ソース領域とバックゲート領域とはと
もに電極層に電気的に接続されることとなり、バックゲ
ート領域とソース領域とは同電位となる。
【００４５】したがって、バックゲート領域に流れ込む
ホール電流を抑制し、バックゲート領域での電圧降下を
防止することが可能となる。その結果、ドレイン領域と
バックゲート領域との電位差を小さくすることが可能と
なり、ゲート電極の幅が長くなった場合であっても、寄
生バイポーラトランジスタの動作を抑制し、信頼性の高
い半導体装置を提供することが可能となる。
ホール電流を抑制し、バックゲート領域での電圧降下を
防止することが可能となる。その結果、ドレイン領域と
バックゲート領域との電位差を小さくすることが可能と
なり、ゲート電極の幅が長くなった場合であっても、寄
生バイポーラトランジスタの動作を抑制し、信頼性の高
い半導体装置を提供することが可能となる。
【図１】この発明に基づいた第一の実施例における半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
【図２】図１に示すｎチャンネルＭＯＳトランジスタ形
成領域の平面図である。
成領域の平面図である。
【図３】この発明に基づいた半導体装置の動作を示す断
面図である。
面図である。
【図４】この発明に基づいた半導体装置のＩD −ＶD 特
性を示す図である。
性を示す図である。
【図５】この発明に基づいた半導体装置の製造方法の第
１工程図である。
１工程図である。
【図６】この発明に基づいた半導体装置の製造方法の第
２工程図である。
２工程図である。
【図７】この発明に基づいた半導体装置の製造方法の第
３工程図である。
３工程図である。
【図８】この発明に基づいた第二の実施例における半導
体装置の平面構造図である。
体装置の平面構造図である。
【図９】この発明に基づいた第三の実施例における半導
体装置の平面構造図である。
体装置の平面構造図である。
【図１０】この発明に基づいた第四の実施例における半
導体装置の平面構造図である。
導体装置の平面構造図である。
【図１１】従来技術における半導体装置の断面構造図で
ある。
ある。
【図１２】図１１に示すｎチャンネルＭＯＳトランジス
タ形成領域の平面図である。
タ形成領域の平面図である。
【図１３】従来技術における半導体装置の製造方法の第
１工程図である。
１工程図である。
【図１４】従来技術における半導体装置の製造方法の第
２工程図である。
２工程図である。
【図１５】従来技術における半導体装置の製造方法の第
３工程図である。
３工程図である。
【図１６】従来技術における半導体装置の問題点を示す
断面構造図である。
断面構造図である。
【図１７】従来技術におけるゲート幅が７μｍの場合の
ＩD −ＶD 特性を示す図である。
ＩD −ＶD 特性を示す図である。
【図１８】従来技術におけるゲート幅が７μｍの場合の
ＩBG特性を示す図である。
ＩBG特性を示す図である。
【図１９】従来技術におけるゲート幅が５００μｍの場
合のＩD −ＶD 特性を示す図である。
合のＩD −ＶD 特性を示す図である。
【図２０】従来技術におけるゲート幅が５００μｍの場
合のＩBG特性を示す図である。
合のＩBG特性を示す図である。
１ ｎ型エピタキシャル層 ２ ｐ型のバックゲート領域 ３ シリコン酸化膜 ４ ゲート電極 ５ａ ｐベース領域 ５ｂ ｐドレイン領域 ５ｃ ｐソース領域 ５ｄ ｐ型拡散領域 ６ａ ｎコレクタ領域 ６ｂ ｎエミッタ領域 ６ｃ ｎドレイン領域 ６ｄ ｎソース領域 ７ シリコン酸化膜 ９ 配線層 １０ ｐ型半導体基板 １１ ｎ+ 埋込み層 １２ ｐ型拡散層 ５１ ｎｐｎ型バイポーラトランジスタ ５３ ｐチャンネルＭＯＳトランジスタ ５５ ｎチャンネルＭＯＳトランジスタ ３００ Ｂｉ−ＣＭＯＳトランジスタ なお、図中同一符号は、同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/41 (56)参考文献 特開 昭60−117778（ＪＰ，Ａ) 特開 平２−237147（ＪＰ，Ａ) 特開 昭60−76160（ＪＰ，Ａ) 特開 昭56−88363（ＪＰ，Ａ) 特開 平４−72668（ＪＰ，Ａ) 特開 平２−284460（ＪＰ，Ａ) 実開 昭63−12861（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 29/41 H01L 29/78 H01L 21/336 H01L 27/06 H01L 21/8249 H01L 27/08 H01L 21/8234
Claims (1)
- 【請求項１】 主表面を有する第１導電型の半導体領域
と、 前記主表面の上に絶縁膜を介在して形成された所定の長
さと幅とを有する導電層と、 前記導電層を長さ方向に沿って挟むように、前記半導体
領域の前記主表面から所定の深さにかけて形成された１
対の第２導電型の第１および第２不純物領域と、 前記第１不純物領域と電気的に接続された電極層と、 前記第１不純物領域に形成され、前記半導体領域と前記
電極層とを電気的に接続するための第１導電型の接続層
と、 を備え、 前記第１導電型の接続層は、前記導電層の幅方向に沿っ
て、蛇行するように配置された、半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27668593A JP3307481B2 (ja) | 1993-11-05 | 1993-11-05 | 半導体装置 |
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