DE4439131C2 - Halbleitereinrichtung mit einem Verbindungsbereich und Verfahren zur Herstellung derselben - Google Patents

Halbleitereinrichtung mit einem Verbindungsbereich und Verfahren zur Herstellung derselben

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterein­ richtung nach dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zur Herstellung derselben.
Insbesondere bezieht sie sich auf eine Halbleitervorrichtung, bei der eine Bi-CMOS-Transistor-Anordnung einen n-Kanal-MOS-Transistor mit einer verbesserten Struktur aufweist, und außerdem auf ein Verfahren zur Herstellung derselben.
In den vergangenen Jahren wurde versucht, den Maßstab von VLSIs wie Speichern und Prozessoren zu erhöhen. Zum Erhöhen der Nach­ frage nach einem Anstieg des Maßstabs, kommen nun CMOS-Transisto­ ren, die hoch integriert werden können und mit einem niedrigeren Stromverbrauch arbeiten, in das Blickfeld. Jedoch kann momentan die Nachfrage nach Hochgeschwindigkeitsbetrieb für die Transisto­ ren nicht ausreichend erfüllt werden, obwohl die Betriebsge­ schwindigkeit von MOS-Transistoren sich aufgrund der Entwicklung der Miniaturisierungstechnologie in einem gewissen Maß erhöht hat. Im allgemeinen sind bipolare Transitoren wie ein ECL der Hauptteil in dem Bereich der Hochgeschwindigkeitstransitoren. Jedoch ist der Elementstromverbrauch, d. h. der Stromverbrauch eines Bauteils, bei den bipolaren Transitoren extrem hoch, was die hohe Integration oder die Dichte (der Bauteile) merklich be­ schränkt. Angesichts des zuvor erwähnten Hintergrunds haben die Bi-CMOS-Transistoren, die das Merkmal des CMOS-Transistors, d. h. die hohe Integration und den niedrigeren Stromverbrauch, und ebenso das Merkmal des bipolaren Transistors, d. h. den Hochge­ schwindigkeitsbetrieb, aufweisen können, die Aufmerksamkeit als eine Vorrichtung, die einen Hochgeschwindigkeitsbetrieb mit einem niedrigeren Stromverbrauch ermöglicht, auf sich gezogen.
Es wird nun im folgenden eine Struktur eines herkömmlichen Bi- CMOS-Transistors (sogenannter interner Stand der Technik) unter Bezugnahme auf Fig. 11 beschrieben.
In einer Bi-CMOS-Transistor-Anordnung 500 sind n-Typ-Epitaxie-Schichten 1 auf einem p-Typ-Halbleitersubstrat 10 ausgebildet, und n⁺-Typ begrabene Schichten 11 sind zwischen dem p-Typ-Halbleitersubstrat 10 und n-Typ-Epitaxie-Schichten 1 angeordnet. Auf den Oberflächen der n-Typ-Epitaxie-Schichten 1 sind ein Bereich 100 zur Ausbil­ dung von bipolaren Transistoren und ein Bereich 200 zur Ausbil­ dung von CMOS-Transitoren, die voneinander durch eine p⁺-Typ- Diffusionsschicht 12 getrennt sind, ausgebildet. Desweiteren sind in jedem Bereich 200 zur Ausbildung von CMOS-Transistoren ein Bereich 210 zur Ausbildung von p-Kanal-MOS-Transistoren und ein Bereich 220 zur Ausbildung von n-Kanal-MOS-Transistoren ausgebil­ det.
In dem Bereich 100 zur Ausbildung bipolarer Transistoren ist ein npn-Bipolartransistor 50 ausgebildet, der einen p-Typ-Basisbe­ reich 5a, einen n-Typ-Kollektorbereich 6a und einen n-Typ-Emit­ terbereich 6b aufweist. In dem Bereich 210 zur Ausbildung von p- Kanal-MOS-Transistoren ist ein p-Kanal-MOS-Transistor 52 ausge­ bildet, der eine Gateelektrode 4, einen p-Typ-Drainbereich 5b und einen p-Typ-Sourcebereich 5c aufweist. In dem Bereich 220 zur Ausbildung von n-Kanal-MOS-Transistoren ist ein n-Kanal-MOS-Transistor 54 ausgebildet, der eine Gateelektrode 4, einen n-Typ- Drainbereich 6c und p-Typ-Sourcebereich 6d aufweist.
Die Drainbereiche 6c und die Sourcebereiche 6d in dem Bereich 220 zur Ausbildung von n-Kanal-MOS-Transistoren sind durch einen p- Typ-Backgate-Bereich 2 umgeben. Desweiteren sind Elektroden­ schichten 9 in dem Basisbereich 5a, dem Emitterbereich 6b, dem Kollektorbereich 6a, den Drainbereichen 5b und 6c und den Source­ bereichen 5c und 6d ausgebildet. Die Oberfläche des Halbleiter­ substrates 10 ist mit einer Siliziumoxidschicht 7 bedeckt.
Es wird nun im folgenden das planare Muster eines Bereichs 220 zur Ausbildung von n-Kanal-MOS-Transistoren unter Bezugnahme auf Fig. 12 beschrieben. Gateelektroden 4 sind parallel zueinander mit einem vorbestimmten Abstand zwischen sich angeordnet. Drain­ kontaktbereiche 8b und Sourcekontaktbereiche 8c sind alternierend (das heißt einander abwechselnd) zwischen den Gatelektroden 4 ausgebildet. Elektrodenschichten 9 sind in diesen Kontaktberei­ chen ausgebildet. Der Bereich 220 zur Ausbildung von n-Kanal-MOS- Transistoren ist durch eine Feldoxidschicht 3 umgeben. Jede Ga­ teelektrode 4 ist mit einem Gatekontakt 8a über bzw. durch eine Aluminiumverbindung 9b verbunden. Eine Aluminiumverbindung 9c ist mit dem Backgatebereich 2 über bzw. durch einen Backgatekontakt 8d verbunden.
Jedoch existiert bei der zuvor beschriebenen Vorrichtung das fol­ gende Problem. Wie in Fig. 13 gezeigt ist, sind der Sourcebereich 6d und der Backgatebereich 2 auf 0 (V) (GND) gesetzt, an den Drainbereich 6c wird 24 (V) angelegt, und eine Spannung, die sich nach und nach von 0 (V) bis 24 (V) ändert, wird an die Gateelek­ trode 4 angelegt. Bei diesem Betrieb liest ein Strom von dem Sourcebereich 6d zu dem Drainbereich 6c, der als "Kanalbereich e⁻" bezeichnet wird, und der in einem Bereich 14 starken elektrischen Feldes, der nahe des Drainbereiches 6c ausgebildet ist, graduell erhöht wird. Wenn die Spannung von 24 (V) an den Drainbereich 6c angelegt ist, fließt ein Strom durch den Drainbereich 6c, der als "Drainstrom ID" bezeichnet wird, und der eine Sättigungscharak­ teristik aufweist, wie sie in den Fig. 14 und 15 gezeigt ist, wobei VD eine Drainspannung und ID einen Drainstrom zeigen.
Der Grund für das obige Phänomen bzw. den obigen Zustand ist der, daß der Kanalstrom e⁻ in dem Bereich 14 starken elektrischen Fel­ des nahe des Drainbereiches 6c erhöht wird, so daß die Menge von Löchern h⁺, die in den Backgatebereich 2 fließen, merklich an­ steigt, was in einem Anstieg des durch den Backgatebereich 2 fließenden Stroms resultiert, der als ein "Backgatestrom" be­ zeichnet wird. Darum tritt an den Backgatebereich 2 ein Spannungsabfall auf, so daß eine Vorwärtsvorspannung über den Sourcebereich 6d und den Backgatebereich 2 angelegt wird.
Derart führt das obige Phänomen bzw. der obige Zustand zu dem Betrieb eines parasitären npn-Bipolartransistors, der von dem Drainbereich 6c des n-Kanal-MOS-Transistors, dem Backgatebereich 2 und dem Sourcebereich 6d des n-Kanal-MOS-Transistors gebildet wird. Wie aus dem Vergleich des Drainstroms (ID) und des Backga­ testroms (IBG) zu sehen ist, steigt in den Fällen, in denen die Gateelektrode eine Breite von 7 µnm wie in den Fig. 14 und 15 ge­ zeigt ist, und die Gateelektrode eine Breite von 500 µm, wie in den Fig. 8 und 10 gezeigt ist, aufweist, die Menge von Löchern h⁺, die in den Backgatebereich 2 fließen, mit dem Anstieg der Breite (W) der Gateelektrode 4 an, so daß der Spannungsabfall an der Backgateelektrode 2 weiterhin merklich auftritt. Darum ar­ beitet der parasitäre Bipolartransistor unvermeidbar, selbst wenn die über den Sourcebereich 6 und den Drainbereich 6c angelegte Spannung klein ist.
Aus der US 4 035 826 und aus der DE 34 14 772 C2 ist jeweils eine Halbleitereinrichtung nach dem Oberbegriff des Anspruchs 1 bekannt. Aus IEEE Electron Device Letters, Vol. 6, No. 11, 1988, Seiten 564 bis 566 ist eine ähnliche Halbleitereinrichtung be­ kannt.
Diese bekannten Halbleitereinrichtungen überwinden die obigen Nachteile.
Es ist Aufgabe der Erfindung, eine gattungsgemäße Halbleiterein­ richtung, bei der die Herstellung vereinfacht ist, und ein Ver­ fahren zu deren Herstellung anzugeben.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 4.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn­ zeichnet.
Bei der Halbleitervorrichtung und dem Verfahren zur Herstellung derselben sind sowohl der er­ ste Dotierungsbereich als auch der Halbleiterbereich elektrisch mit der Elektrodenschicht verbunden, so daß der erste Dotierungs­ bereich und der Halbleiterbereich auf demselben Potential gehal­ ten werden. Darum ist es möglich, den Fluß eines Lochstroms in den Halbleiterbereich zu unterdrücken, und derart ist es möglich, einen Spannungsabfall an dem Halbleiterbereich zu verhindern. Als ein Ergebnis kann eine Potentialdifferenz zwischen dem Dotie­ rungsbereich und dem Halbleiterbereich klein sein bzw. klein ge­ halten werden.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.
Von den Figuren zeigen:
Fig. 1 eine Schnittansicht, die eine Struktur eines Beispiels einer Halb­ leitervorrichtung, die keine Ausführungsform der Erfindung ist, zeigt;
Fig. 2 eine Draufsicht, die einen Bereich zur Ausbildung eines n-Kanal-MOS-Transistors, der in Fig. 1 ge­ zeigt ist, zeigt;
Fig. 3 eine Schnittansicht, die einen Betrieb einer Halb­ leitervorrichtung zeigt;
Fig. 4 ein Diagramm, das die ID-VD-Charakteristik der Halbleitervorrichtung zeigt;
Fig. 5 bis 7 erste bis dritte Schritte einer Ausführungsform eines Verfahrens zur Herstellung der Halbleiter­ vorrichtung;
Fig. 8 ID-VD-Charakteristiken in dem Fall, in dem bei der herkömmlichen (Fig. 11 und 12) Technik die Gatebreite 500 µm ist;
Fig. 9 eine schematische Draufsicht, die eine Struktur einer Ausführungsform der Erfindung zeigt;
Fig. 10 IBG-Charakteristiken in dem Fall, in dem in der herkömmlichen Technik (Fig. 11 und 12) die Gatebreite 500 µm ist;
Fig. 11 eine Schnittansicht, die eine Struktur einer her­ kömmlichen Halbleitervorrichtung zeigt;
Fig. 12 eine Draufsicht, die einen Bereich zur Ausbildung eine n-Kanal-MOS-Transistors, der in Fig. 11 ge­ zeigt ist, zeigt;
Fig. 13 eine Schnittansicht, die eine Struktur der her­ kömmlichen Halbleitervorrichtung (Fig. 11 und 12) und insbesondere ein Problem derselben zeigt;
Fig. 14 ID-VD-Charakteristiken in dem Fall, in dem die Gatebreite bei der herkömmlichen Technik 7 µm ist; und
Fig. 15 IBG-Charakteristiken in dem Fall, in dem bei der herkömmlichen Technik die Gatebreite 7 µm ist.
Ein Beispiel einer Halbleitervorrichtung, das keine Ausführungsform der Erfindung darstellt, wird im folgenden zur Erläuterung be­ schrieben.
Wie in Fig. 1 gezeigt ist, weist eine Bi-CMOS-Transistor-Anordnung 300 n- Typ-Epitaxie-Schichten 1, die auf einem p-Typ-Halbleitersubstrat 10 ausgebildet sind, auf, und er weist außerdem n⁺-Typ begrabene Schichten 11, die zwischen dem p-Typ-Halbleitersubstrat 10 und den n-Typ-Epitaxie-Schichten 1 angeordnet sind, auf.
Auf den Oberflächen der n-Typ-Epitaxie-Schichten 1 sind ein Be­ reich 100 zur Aubildung von bipolaren Transistoren bzw. eines bipolaren Transistors und ein Bereich 200 zur Ausbildung von CMOS-Transistoren bzw. eines CMOS-Transistors, die voneinander durch p⁺-Typ-Diffusionsschichten 12 getrennt sind, ausgebildet. Weiter sind in dem Bereich 200 zur Ausbildung von CMOS-Transistoren ein Bereich 210 zur Ausbildung von p-Kanal-MOS-Transistoren bzw. eines p-Kanal-MOS-Transistors und ein Bereich 220 zur Aus­ bildung von n-Kanal-MOS-Transistoren bzw. eines n-Kanal-MOS-Tran­ sistors ausgebildet.
In dem Bereich 100 zur Ausbildung bipolarer Transistoren ist ein npn-Bipolartransistor 51 ausgebildet, der einen p-Typ-Basisbe­ reich 5a, einen n-Typ-Kollektorbereich 6a und einen n-Typ-Emit­ terbereich 6b aufweist. In dem Bereich 210 zur Ausbildung von p- Kanal-MOS-Transistoren ist ein p-Kanal-MOS-Transistor 53 ausge­ bildet, der eine Gateelektrode 4, einen p-Typ-Drainbereich 5b und einen p-Typ-Sourcebereich 5c aufweist. In dem Bereich 220 zur Ausbildung von n-Kanal-MOS-Transistoren ist ein n-Kanal-MOS-Transistor 55 ausgebildet, der eine Gateelektrode 4, n-Typ-Drainbe­ reiche 6c und n-Typ-Sourcebereiche 6d aufweist. Die Drainbereiche 6c und die Sourcebereiche 6d des Bereichs 220 zur Ausbildung von n-Kanal-MOS-Transistoren sind durch einen p-Typ-Backgate-Bereich 2 umgeben.
Weiter sind Elektrodenschichten 9 in dem Basisbereich 5a, dem Emitterbereich 6b, dem Kollektrobereich 6a, den Drainbereichen 5b und 6c und den Sourcebereichen 5c und 6d ausgebildet. In jedem Sourcebereich 6d sind p⁺-Typ-Diffusionsbereiche 5d zum elektri­ schen Verbinden der Elektrodenschichten 9 mit dem Backgatebereich 2 vorgesehen. Die Oberfläche des Halbleitersubstrates 10 ist mit einer Siliziumoxidschicht 7 bedeckt.
Es wird nun ein planares Muster des n-Kanal-MOS-Transistors im folgenden unter Bezugnahme auf Fig. 2 beschrieben. Die Gateelek­ troden 4 sind parallel zueinander mit einem vorbestimmten Abstand zwischen sich angeordnet. Die Drainkontaktbereiche 8b und die Sourcekontaktbereiche 8c sind alternierend, d. h. einander abwechselnd, mit den Gateelektroden 4 dazwischen ausgebildet. Die Elektrodenschichten 9 sind an diesen Kontakten ausgebildet. Der Bereich 220 zur Ausbildung von n-Kanal-MOS-Transistoren ist durch eine Feldoxidschicht 3 umgeben. Jede Gateelektrode 4 ist mit ei­ nem Gatekontakt 8a durch eine Aluminiumverbindung 9b verbunden. In jedem Sourcebereich 6d ist ein p⁺-Typ-Diffusionsbereich 5d entlang der Breitenrichtung der Gateelektrode 4 ausgebildet.
Der Betrieb des n-Kanal-MOS-Transistors 55 dieses Beispiels wird im folgenden unter Bezugnahme auf Fig. 3 beschrieben. Bei diesem Beispiel ist der p⁺-Typ-Diffusionsbereich 5d in dem Sourcebereich 6d zum elektrischen Verbinden des Backgatebereiches 2 und der Elektrodenschicht 9 miteinander angeordnet. Dadurch werden sowohl der Backgatebereich 2 als auch der Sourcebereich 6b elektrisch mit der Elektrodenschicht 9 verbunden, so daß der Backgatebereich 2 und der Sourcebereich 6b auf demselben Potenti­ al gehalten werden. Darum ist es möglich, den Fluß eines Loch­ stromes in den Backgatebereich 2 zu unterdrücken und einen Span­ nungsabfall an dem Backgatebereich 2 zu verhindern, so daß die Potentialdifferenz zwischen dem Sourcebereich 6d und dem Backga­ tebereich 2 reduziert werden kann.
Als ein Ergebnis ist es möglich, den Betrieb des parasitären bi­ polaren Transistors zu verhindern, falls die Drainspannung (VD) nicht größer als 20 (V) ist, wie in Fig. 4 gezeigt ist. Das ist im Gegensatz zu der unter Bezugnahme auf Fig. 10-15 und 8 beschriebenen herkömmlichen Technik, bei der der parasitäre Transistor mit einer Drainspannung (VD) von 12 (V) arbeitet, falls die Gateelektrode 4 eine Breite von 500 µm aufweist, wie in Fig. 8 gezeigt ist.
Ein Verfahren zur Herstellung des Bi-CMOS-Transistors 300 mit der obigen Struktur wird im folgenden unter Bezugnahme auf die Fig. 5 bis 7 beschrieben. Wie in Fig. 5 gezeigt ist, wird eine dünne Oxidschicht auf dem p-Typ-Halbleitersubstrat 10 ausgebildet, und dann in vorbestimmte Gestalt durch Photolithographie gemustert. Unter Verwendung dieser Oxidschicht als Maske wird n-Typ Dotier­ stoff in die Oberfläche des Halbleitersubstrates 10 zur Ausbil­ dung von n⁺-Typ begrabenen Schichten 11 eingebracht. Nach dem Entfernen der Oxidschicht wird ein epitaxiales Wachstumsverfahren bei dem Halbleitersubstrat 10 zur Ausbildung von n-Typ-Epitaxie­ schicht 10 mit einer Dicke von 4,0 bis 15,0 µm angewendet.
Vergleichbar zu dem zuvor erwähnten Schritt wird eine Oxidschicht mit einem vorbestimmten Muster auf der Epitaxieschicht 1 ausge­ bildet. Unter Verwendung dieser Oxidschicht als Maske wird das Einbringen von Dotierstoff wie Bor ausgeführt, wobei eine Implan­ tationsenergie von 50 keV bis 100 keV und eine Implantationsrate von 1,0×10¹² bis 6,0×10¹² cm-2 verwendet wird, und es wird die Wär­ mebehandlung zur Ausbildung von p⁺-Typ Diffusionsschichten 12 und des p-Typ Backgatebereiches 2 ausgeführt. Die p-Typ Diffusions­ schichten 12, die derart ausgebildet sind, sind zu dem Substrat 10 fortlaufend.
Wie in Fig. 6 gezeigt ist, wird ein LOCOS (Lokale Oxidation von Silizium) Oxidationsverfahren zur Ausbildung von Siliziumoxid­ schichten 3 mit einer Dicke von 600 bis 1600 nm (6000 bis 16000 Å) in vorbestimmten Bereichen auf den epitaxialen Wachstumsschichten 1 ausgeführt. Danach wird Polysilizium zur Ausbildung einer Schicht mit einer Dicke von 350 bis 450 nm (3500 bis 4500 Å) abge­ schieden. Das Polysilizium wird durch Photolithographie zur Aus­ bildung von Gateelektroden 4 auf der Gateoxidschicht mit einer Dicke von 25 bis 120 nm (250 bis 1200 Å) in eine vorbestimmte Ge­ stalt gemustert.
Wie in Fig. 7 gezeigt ist, wird Photolithographie zum Schaffen eines Resistfilms mit einem vorbestimmten Muster ausgeführt, und dann wird die Implantation von Dotierstoff wie Bor mit einer Im­ plantationsrate von 1,0×10¹⁴ bis 3,0×10 cm-2 und einer Implanta­ tionsenergie von 50 bis 60 keV zur Ausbildung der Bereiche 5a, 5b und 5c und 5d, die aus dem p-Typ-Dotierstoffdiffusionsbereich ausgebildet sind, d. h. des Basisbereiches 5a, des Drainbereiches 5b und des Sourcebereiches 5c des p-Kanal-MOS-Transistors und ebenso des p⁺-Typ Diffusionsbereiches 5d, ausgeführt. Weiter wird Photolithographie zum Schaffen einer Resistschicht mit einem vor­ bestimmten Muster ausgeführt, und eine Implantation von Dotier­ stoff wie Arsen wird mit einer Implantationsrate von 4,0×10¹⁵ bis 6,0×10¹⁵ cm-2 und einer Implantationsenergie von 50 bis 60 keV aus­ geführt, um Bereiche 6a, 6b, 6c und 6d, die aus dem n-Typ-Dotier­ stoffdiffusionsbereich ausgebildet sind, d. h. des Kollektorberei­ ches 6a, des Emitterbereiches 6b und ebenso der Drainbereiche 6c und der Sourcebereiche 6d der n-Kanal-MOS-Transistoren, ausgeführt.
Dann wird die Siliziumoxidschicht 7 auf der Oberfläche des Halb­ leitersubstrates 10 abgeschieden. Danach wird Photolithographie zur Ausbildung von Kontaktlöchern ausgeführt, die mit dem Basis­ bereich 5a, dem Kollektorbereich 6a, dem Emitterbereich 6b, den Drainbereichen 5b und 6c, den Sourcebereichen 5c und 6d und den Verbindungsschichten 9, die zum Beispiel aus Aluminium ausgebil­ det sind, ausgeführt. Derart ist der in Fig. 1 gezeigte Bi-CMOS- Transistor 300 vervollständigt.
Es wird nun eine Ausführungsform der Erfindung im folgen­ den unter Bezugnahme auf Fig. 9 beschrieben. Fig. 9 ist eine Draufsicht, die der Draufsicht aus Fig. 2 entspricht, und sie zeigt ein planares Muster in dem Fall, in dem die Gateelektrode 4 eine in der Anzahl ist. Entsprechend dieser Ausführungsform er­ streckt sich der p⁺-Typ-Diffusionsbereichh 5d, der in dem Source­ bereich 6d ausgebildet ist, anders als bei dem in Fig. 2 gezeigten Beispiel nicht linear in der Richtung der Breite der Gateelek­ trode 4, sondern er weist eine Mehrzahl von sich longitudinal und lateral (d. h. in der Längs- und der Breitenrichtung) erstrecken­ den Abschnitten auf, die eine vorbestimmte Breite aufweisen, und er ist fortlaufend zur Ausbildung einer Zick-Zack-Form ausgebil­ det.
Aufgrund dieser Struktur ist, falls eine Maske zur Ausbildung des Sourcekontaktes 8 falsch angeordnet oder verschoben ist, der p⁺- Typ Diffusionsbereich 5d sicher an dem Sourcebereich 8c ausgebil­ det, so daß die Zuverlässigkeit der Halbleitervorrichtung verbes­ sert werden kann.
Bei der Halbleitervorrichtung und dem Verfahren zur Herstellung derselben entsprechend den Ausführungsformen der Erfindung ist die Verbindungsschicht des ersten Leitungstyps zum elektrischen Verbinden des Backgatebereiches und der Elektrodenschicht in bzw. an dem Sourcebereich ausgebildet. Dadurch können sowohl der Sour­ cebereich als auch der Backgatebereich elektrisch mit der Elek­ trodenschicht verbunden werden, so daß der Backgatebereich und der Sourcebereich auf demselben Potential gehalten werden.
Dadurch ist es möglich, den Fluß des Lochstroms in den Backega­ tebereich zu unterdrücken, und dadurch den Spannungsabfall an dem Backgatebereich zu verhindern. Als ein Ergebnis kann die Potenti­ aldifferenz zwischen dem Drainbereich und dem Backgatebereich klein sein, so daß es möglich ist, selbst falls die Gateelektrode eine große Breite aufweist, den Betrieb des parasitären bipolaren Transistors zu unterdrücken und derart eine Halbleitervorrichtung mit hoher Zuverlässigkeit zu schaffen.

Claims (7)

1. Halbleitervorrichtung mit
einem Halbleiterbereich (2) eines ersten Leitungstyps mit einer Hauptoberfläche,
einer leitenden Schicht (4), die auf der Hauptoberfläche mit ei­ ner Isolierschicht (3) dazwischen ausgebildet ist und eine vor­ bestimmte Länge und eine vorbestimmte Breite aufweist,
einem Paar von ersten und zweiten Dotierungsbereichen (6c, 6d) eines zweiten Leitungstyps, die in der Hauptoberfläche des Halb­ leiterbereiches bis zu einer vorbestimmten Tiefe ausgebildet sind, wobei der erste und der zweiten Dotierungsbereich auf longi­ tudinal gegenüberliegenden Seiten der leitenden Schicht (4), an­ geordnet sind,
einer Elektrodenschicht (9), die elektrisch mit dem ersten Dotie­ rungsbereich (6d) verbunden sind, und
einem Verbindungsbereich (5d) des ersten Leitungstyps, der in dem Halbleiterbereich in Kontakt mit dem ersten Dotierungsbereich (6d) zum elektrischen Verbinden des Halbleiterbereichs (2) und der Elektrodenschicht (9d) ausgebildet ist, dadurch gekennzeichnet, daß der Verbindungsbereich (5d) fortlaufend zur Ausbildung einer Zick-Zack-Form angeordnet ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Verbindungsbereich (5d) entlang der Breitenrichtung der leitenden Schicht (4) ausgebildet ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet,
daß der Halbleiterbereich (2) ein Backgatebereich ist,
daß die leitende Schicht (4) eine Gateelektrode ist,
daß der erste Dotierungsbereich (6c) ein Drainbereich ist, und
daß der zweiten Dotierungsbereichh (6d) ein Sourcebereich ist.
4. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 1, mit den Schrittten:
Ausbilden einer Epitaxieschicht (1) eines zweiten Leitungstyps auf einem Halbleitersubstrat (10) eines ersten Leitungstyps durch ein epitaxiales Wachstumsverfahren,
Einbringen von Dotierstoff des ersten Leitungstyps in einen vor­ bestimmten Bereich der Epitaxieschicht (1) zur Ausbildung des Halbleiterbereiches (2) des ersten Leitungstyps,
Ausbilden der leitenden Schicht (4) mit einer vorbestimmten Länge und einer vorbestimmten Breite auf einer Hauptoberfläche des Halbleiterbereichs (2) mit der dazwischen angeordneten Iso­ lierschicht (3),
Einbringen von Dotierstoff des zweiten Leitungstyps in den Halb­ leiterbereich (2) unter Verwendung der leitenden Schicht (4) als Maske zur Ausbildung des ersten und des zweiten Dotierungs­ bereiches (6d, 6c), die auf longitudinal gegenüberliegenden Sei­ ten der leitenden Schicht (4) angeordnet sind,
Einbringen von Dotierstoff des ersten Leitungstyps in den ersten Dotierungsbereich (6d) mit einer Resistschicht mit einem vorbestimmten Muster zur Ausbildung des Verbindungsbereichs (5d), und
Ausbilden der Elektrodenschicht (9) auf dem ersten Dotierungs­ bereich (6d) und der Verbindungsschicht (5d).
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Schritt der Ausbildung des Halbleiterbereiches (2) durch Einbringen von Dotierstoff des ersten Leitungstyps mit einer Im­ plantationsenergie von 50 bis 60 keV und einer Implantationsrate von 1,0×10¹² bis 6,0×10¹² cm-2 ausgeführt wird.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der Schritt der Ausbildung des ersten und des zweiten Dotie­ rungsbereiches (6c, 6d) durch Einbringen des Dotierstoffs des zweiten Leitungstyps mit einer Implantationsenergie von 50 bis 60 keV und einer Implantationsrate von 4,0×10¹⁵ bis 6,0×10¹⁵ cm-2 ausgeführt wird.
7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß der Schritt der Ausbildung des Verbindungsbereiches (5d) durch Einbringen des Dotierstoffes des ersten Leitungstyps mit einer Implantationsenergie von 50 bis 60 keV und einer Implanta­ tionsrate von 1,0×10¹⁴ bis 3,0×10¹⁴ cm-2 ausgeführt wird.
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