DE4041050A1 - Integrierter schaltkreis - Google Patents

Integrierter schaltkreis

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Description

Die Erfindung betrifft einen integrierten Leistungsschaltkreis und insbesondere einen selbstisolierenden integrierten Leistungsschaltkreis mit einer Halbleitereinrichtung, wie einem vertikale doppeldiffundierten Metalloxid-Halbleiter-Feldeffekttransistor (VDNOS), bei dem ein niedriger Durchlaßwiderstand gegeben ist.
Konventionelle hochleistungs-integrierte Schaltkreise (IC) können grob in drei Typen eingeteilt werden. Der erste Typ ist ein selbstisolierender Leistungs-IC, wie er z. B. in "Smart SIPMOS Technology", J. Tihany, Siemens Forschungs- und Entwicklungsbericht Bd. 17 (1988), Nr. 1, pp. 35-42, beschrieben ist.
Der zweite Typ ist ein sperrschichtisolierender Leistungs-IC, wie er z. B. in "Smart Power Motor Driver for Law Voltage Applications", D. Cave et al., IEEE 1987 Custom Integrated Circuits Conference, pp. 276-279, 1987, beschrieben ist.
Der dritte Typ ist ein dielektrisch isolierter Leistungs-IC, wie er beispielsweise in "Dielectrically Isolated Intelligent Power Switch", Y. Ohata and T. Isumita, IEEE 1987 Custom Integrated Circuits Conference, pp. 443-446, 1987, beschrieben ist.
Von diesen drei Typen von Leistungs-ICs wird der selbstisolierende Leistungs-IC, auf den sich die vorliegende Erfindung bezieht, unter Bezugnahme auf Fig. 3 beschrieben. Ein n⁺-Typ-Substrat 2 weist eine Drain-Elektrode 110 auf der Grundfläche und eine n⁻-Typ-Epitaxialschicht 3 auf der Oberfläche auf. Eine VDMOS-Oberflächenstruktur 11 auf der n⁻-Typ-Epitaxialschicht 2 umfaßt Kanalschichten 51, Quellen (sources) 81, eine Gate-Isolierungsschicht 6, eine Gate-Elektrode 71, eine Zwischenschicht-Isolationsschicht 9, eine feldisolierende Schicht 4 und eine Quellen(sources)-Elektrode 101.
Ein PMOS-Bauelement 12 auf der n⁻-Typ-Epitaxialschicht 3 umfaßt eine Source-Schicht 52, eine Drain-Schicht 53, eine Gate-Isolierungsschicht 6, eine Gate-Elektrode 72, eine Source-Elektrode 102 und eine Drain-Elektrode 103.
Ein NMOS-Bauelement 13 umfaßt eine P-Vertiefung 54, eine Source-Schicht 82, eine Drain-Schicht 83, eine Gate-Elektrode 73, eine Drain-Elektrode 104 und eine Source-Elektrode 105.
Eine Diode 14 auf der n⁻-Typ-Epitaxialschicht 3 umfaßt eine Anodenschicht 55, eine Kathodenschicht 84, eine Anodenelektrode 106 und eine Kathodenelektrode 107.
Durch Verwendung einer Siliziumscheibe (wafer) als Ausgangsmaterial, das durch Epitaxie eines leicht dotierten n⁻-Typ-Substrats 3 erhalten wird, werden die selbstisolierenden Leistungs-ICs gemäß Fig. 3 z. B. durch die folgenden Schritte (1) bis (8) hergestellt.
  • 1) Nach Bildung von feldisolierenden Schichten 4 durch thermische Oxidation werden Fenster durch Photolithographie und Ätzen in den feldisolierenden Schichten 4 gebildet.
  • 2) Durch einen mit Hilfe der Photolithographie mit einem Muster versehenen Photolack werden Boronionen injiziert und thermisch diffundiert. Auf diese Weise werden die Source- Schichten 52 und Drain-Schichten 53 des P-Kanals MOSFET (PMOS) 12, die P-Vertiefung 54 des N-Kanals MOSFET (NMOS) 13 und die Anodenschicht 55 der Diode 14 hergestellt.
  • 3) Nach Bildung der Gate-Isolationsschicht 6 durch thermische Oxidation wird polykristallines Silizium durch Abscheiden von Materialschichten aus der Gasphase (Chemical Vapor Deposition (CVD)) auf der Gate-Isolationsschicht 6 aufgewachsen. Phosphorionen werden in das aufgewachsene Silizium injiziert. Das Silizium wird wärmebehandelt und durch die Dotierung die n⁺-Typ-leitenden Regionen 71, 72 und 73 gebildet. Gleichzeitig werden die Gate-Elektrode 71 der VDMOS-Oberflächenstruktur 11, eine Gate-Elektrode 72 des PMOS 12 und eine Gate-Elektrode 73 des NMOS 13 durch Photolithographie und Ätzen gebildet.
  • 4) Kanalschichten 51 werden durch Boronioneninjektion und Wärmebehandlung gebildet, wobei durch Photolithographie mit einem Muster versehen Photolackmasken vorher gebildet wurden.
  • 5) Ähnlich werden Source-Schichten 81 der VDMOS-Oberflächenstruktur 11, Source-Schicht 82 und Drain- Schicht 83 des NMOS 13, sowie die Kathodenschicht 84 der Diode 14 gleichzeitig durch Arsenioneninjektion und Wärmebehandlung beformt, wobei vorher eine durch Photolithographie mit einem Muster versehene Photolackmaske aufgebracht wurde.
  • 6) PSG (Phosphorglas) wird durch ein CVD-Verfahren aufgewachsen und Fenster in dem aufgewachsenen Glas durch Photolithographie und Ätzen gebildet, um eine Zwischenschicht-Isolierungsschicht 9 zu bilden.
  • 7) Aluminium wird durch eine Kathodenzerstäubungsmethode (sputtern) aufgewachsen und das aufgewachsene Aluminium durch Photolithographie und Ätzen mit einem Muster versehen, um eine Source-Elektrode 101 der VDMOS-Oberflächenstruktur 11, Source-Elektrode 102 und Drain- Elektrode 103 des PMOS 12, Source-Elektrode 105 und Drain- Elektrode 104 des NMOS 13 und Anodenelektrode 106 und Kathodenelektrode 107 der Diode 14 zu bilden.
  • 8) Schließlich wird die Drain-Elektrode 110 der VDMOS-Oberflächenstruktur 11 durch Metallverdampfung gebildet.
Zur Vereinfachung der Beschreibung ist nur ein Abriß der Verfahrensschritte beschrieben worden. Bei dem Verfahren ist der Einsatz von zusätzlichen Diffusionsschichten oder Verdrahtungsschichten möglich. Außerdem ist es möglich, andere Halbleiterbauelemente als die in Fig. 3 beispielhaft dargestellten zu bilden.
Der Leistungs-IC, wie er in Fig. 3 dargestellt ist, kann einen Steuerschaltkreis, einen Schutzschaltkreis, einen Kontrollschaltkreis od. dgl. bilden, indem er einen PMOS 12, NMOS 13 und eine Diode 14 verwendet. Außerdem kann er als Leistungs-IC mit einer hohen Durchbruchspannung und einem hohen Strom eingesetzt werden, indem ein VDMOS mit einer VDMOS-Oberflächenstruktur 11 als Ausgabebauelement eingesetzt wird.
Der selbstisolierende Typ der Leistungs-IC ist im allgemeinen billiger als sowohl der sperrschichtisolierende Typ oder der dielektrischisolierende Typ, da diese beiden Typen eine relativ große Anzahl von komplizierten Verfahrensschritten zu ihrer Herstellung benötigen. Der konventionelle selbstisolierende Typ eines Leistungs-IC tendiert allerdings dazu, einen hohen Durchlaßwiderstand zu haben. Eine Erklärung für den hohen Durchlaßwiderstand bei dem selbstisolierenden Leistungs-IC wird weiter unten gegeben.
In Fig. 4 ist eine vergrößerte Schnittansicht des VDMOS einschließlich der VDMOS-Oberflächenstruktur 11 aus Fig. 3 dargestellt. In Fig. 4 sind verschiedene Widerstände dargestellt. Der Durchlaßwiderstand Ron des VDMOS wird im wesentlichen durch die Summe eines Widerstands Rch an einem Kanalbereich, einen Widerstand RJFET, der sich aufgrund des Abschnürungseffekts der n⁻-Typ-Epitaxialschicht, die zwischen den Kanalschichten 51 geschichtet ist, ergibt, und ein Widerstand Repi infolge der n⁻-Typ-Epitaxialschicht:
Ron = Rch + RJFET + Repi (1).
Ausdruck (1) wird detailliert z. B. in "Optimum Design of Power MOSFET′S", C. Hu, et al., IEEE Trans. Electron Divices, vol. ED-31, No. 12, pp. 1693-1700, 1984, beschrieben.
In Ausdruck (1) ist der Widerstand Repi der n⁻-Typ- Epitaxialschicht im wesentlichen proportional zum spezifischen Widerstand ρ und zur Dicke t2 der n⁻-Typ- Epitaxialschicht und kann mit einer Proportionalkonstante a wie folgt ausgedrückt werden:
Repi = a · ρ · t₂ (2).
Unter Berücksichtigung der obigen Ausführungen wird nun im folgenden die Ursache des hohen Durchlaßwiderstands eines konventionellen selbstisolierenden Leistungs-IC aus Fig. 3 erklärt.
Die Isolierungsdurchbruchsspannung des Schaltkreises aus Fig. 3 wird durch das Bauteil mit der niedrigsten Durchbruchsspannung bestimmt. Folglich darf die Isolierungsdurchbruchsspannung eines jeden im Schaltkreis der Fig. 3 dargestellten Halbleiterlemente (die Durchbruchsspannung gegenüber der Drain-Elektrode 110 des VDMOS) nicht niedriger als die Nenn(zugeordnete)-Durchbruchsspannung des Leistungs-IC sein. Im folgenden wird die Durchbruchsspannung des VDMOS, die Isolierungsdurchbruchsspannung des PMOS 12 und die Isolierungsdurchbruchsspannung des NMOS 13 durch BVdss, BVp und BVN gekennzeichnet. Typischerweise hängen diese Durchbruchsspannungen wie folgt zusammen:
BVdss-BVp=BVN (3).
Allerdings ist in der Diode 14 eine parasitäre Bipolartransistorstruktur ausgebildet, wobei die Kathodenschicht 84 als Emitter, die Anodenschicht 55 als Basis und die n⁻-Typ-Epitaxialschicht 3 und n⁺-Typ-Substrat 2 als Kollektor arbeiten. Folglich ist die Isolierungsdurchbruchsspannung der Diode 14 die Kollektor- Emitterdurchbruchsspannung VCEO des parasitären Bipolartransistors. Allgemein gilt:
VCEO = 0.4∼0.7×VCBO (4).
VCBO entspricht der Kollektor-Basisdurchbruchsspannung.
Im Falle des in Fig. 4 dargestellten Leistungs-IC ergibt sich die folgende Relation:
VCBO = BVdss-BVp = BVN (5).
Demgemäß ist die Durchbruchsspannung des Leistungs-IC durch die Durchbruchsspannung VCEO bestimmt, wobei diese Durchbruchsspannung zwischen dem 0,4- bis 0,7-fachen der Durchbruchsspannung BVdss liegt.
Bei konventionellen Leistungs-Schaltkreisen sind der spezifische Widerstand ρ und die Dicke t2 der n⁻-Typ-Epitaxialschicht groß, um einen hohen Wert VCEO zu erhalten, wodurch ein Absinken der Durchbruchsspannung wegen der Abhängigkeit von VCEO abgeschwächt wird. Der hohe spezifische Widerstand ρ und die Dicke t2 führen allerdings zu einem hohen Wert von Repi, wie es durch den Ausdruck (2) gegeben ist. Ein großes Repi führt zu einem großen Durchlaßwiderstand Ron, wie es aus Ausdruck (1) gegeben ist. Auf diese Weise wird in den konventionellen Schaltkreis ein Kompromiß zwischen dem Durchlaßwiderstand und der Durchbruchsspannung erreicht.
Es ist Aufgabe der vorliegenden Erfindung, den Kompromiß zwischen Durchlaßwiderstand und Isolationsdurchbruchsspannung eines selbstisolierenden, integrierten Leistungs-Schaltkreises zu verbessern, um einen preiswerten Schaltkreis mit niedrigem Durchlaßwiderstand zu erhalten.
Zur Lösung dieser Aufgabe umfaßt bei einem Aspekt der vorliegenden Erfindung der integrierte Schaltkreis ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp mit einem ersten Dotierungsniveau; eine erste Halbleiterregion auf einer ausgewählten Fläche des Substrats; eine zweite Halbleiter-Epitaxieregion des ersten Leitfähigkeitstyps auf der ersten Region in einem Bereich in vertikaler Ausrichtung zur ausgewählten Fläche und auf dem Substrat in einer Fläche lateral entfernt zur ausgebildeten Fläche, wobei das Dotierungsniveau geringer als das erste Dotierungsnvieau ist; ein Halbleiterbauelement auf der Oberfläche der zweiten Halbleiter-Epitaxieregion auf einer Fläche lateral entfernt von der ausgewählten Fläche; einer Elektrode auf dem Substrat, die von der ersten Halbleiterregion beabstandet in einer Fläche in vertikaler Ausrichtung mit der ausgewählten Fläche und in einer Fläche lateral entfernt von der ausgewählten Fläche angeordnet ist; einem Transistor des Vertikal-Feldeffekttyps, der in der vertikaler Ausrichtung mit der ausgewählten Fläche angeordnet ist, wobei die erste Halbleiterregion einen spezifischen Widerstand hat, der in Beziehung zu der Durchbruchsspannung zwischen der Bauelementelektrode und der Substratelektrode steht. Das Halbleiterbauelement umfaßt eine Bauelementelektrode. Der Transistor umfaßt eine dritte Halbleiterregion des zweiten Leitfähigkeitstyps auf der zweiten Halbleiterregion, eine vierte Halbleiterregion des ersten Leitfähigkeitstyps auf der dritten Halbleiterregion, einen Source-Elektrode, die mit der vierten Epitaxialregion verbunden ist, und eine Gate-Elektrode.
Bei einem anderen Aspekt der vorliegenden Erfindung wird die Lösung der Aufgabe durch ein Verfahren zur Herstellung eines Halbleiterbauelements mit den folgenden Verfahrensschritten gelöst:
  • - Bilden einer thermischen Oxidationsschicht auf einem Substrat eines ersten Leitfähigkeitstyps,
  • - Bilden eines Fensters durch Photolithographie und Ätzen eines Abschnitts in einer ausgewählten Fläche,
  • - Injizieren von Ionen in das Fenster,
  • - Wärmebehandlung zum Diffundieren der Ionen in das Substrat,
  • - Entfernen der thermischen Oxidationsschicht,
  • - Aufwachsen einer Epitaxialschicht eines ersten Leitfähigkeitstyps durch Epitaxie,
  • - Diffundieren der injizierten Ionen in der Epitaxialschicht und Bilden einer überdeckten Schicht des ersten Leitfähigkeitstyps in der dem Fenster entsprechenden Fläche.
Zusammengefaßt ist es gemäß der Erfindung in einem Schaltkreis mit mehreren Bauelementen möglich, den Durchlaßwiderstand zu senken, während die Durchbruchspannung aller Leistungs-IC-Bauelemente erhöht wird.
Vorteilhafte Ausführungsformen der Erfindung sind in den Beschreibung das der Erfindung zugrundeliegende Prinzip.
Es zeigen:
Fig. 1 eine Schnittansicht einer einen VDMOS darstellenden Ausführungsform gemäß der Erfindung;
Fig. 2 eine Schnittansicht des VDMOS aus Fig. 1 in einem selbstisolierenden, integrierten Leistungs- Schaltkreis;
Fig. 3 eine Schnittansicht eines Beispiels von einem konventionellen selbstisolierten, integrierten Leistungs-Schaltkreis, und
Fig. 4 eine Schnittansicht eines VDMOS-Abschnitts der Fig. 3 im Detail.
Im folgenden wird ein integrierter Leistungs-Schaltkreis (IC) mit einem verbesserten Kompromiß zwischen dem Durchlaßwiderstand und der Durchbruchsspannung gemäß eines bevorzugten Ausführungsbeispiels der Erfindung beschrieben.
Das bevorzugte Ausführungsbeispiel enthält verschiedene Bauelemente, die über einer Drain-Elektrode angeordnet sind, einschließlich eines vertikalen doppeldiffundierten MOS (VDMOS)-Transistors mit einer überdeckten Schicht niedriger spezifischer Leitfähigkeit, die zwischen einem n⁺-Typ- Substrat und einer n⁻-Epitaxialschicht im Strompfad zwischen der Drain-Elektrode und Source angeordnet sind. In dieser Schaltkreisanordnung ist der Durchlaßwiderstand des integierten Schaltkreises durch die Ausbildung der verdeckten Schicht verringert, während die Durchbruchsspannung der gesamten integrierten Schaltung durch einen erhöhten Widerstand der n⁻-Epitaxialschicht erhöht wird. Dadurch wird der Kompromiß zwischen dem Durchlaßwiderstand und der Kompromiß zwischen dem Durchlaßwiderstand und der Durchbruchsspannung verbessert.
In Fig. 1 ist eine Schnittansicht einer Ausführungsform dargestellt, in der die vorliegende Erfindung auf einem VDMOS angewandt wird, wie er z. B. in Fig. 4 gezeigt wurde. Eine VDMOS-Oberflächenstruktur 11 umfaßt einen epitaktische n⁺- überdeckten Kanal 21, der zwischen einem n⁺-Typsubstrat 2 und einer n⁻-Epitaxialschicht 3 in vertikaler Ausrichtung mit der VDMOS-Oberflächenstruktur 11 angeordnet ist. Demgemäß wird die Dicke der n⁻-Schicht in dem VDMOS reduziert, wobei der Widerstand der n⁻-Schicht gemäß der Formel (2) reduziert wird.
Wie in Fig. 1 dargestellt ist, wird die Dicke t2 der n⁻-Typ- Epitaxialschicht 3 auf eine Dicke t1(-t2-t0) reduziert, wobei der Widerstand Repi der n⁻-Typ-Epitaxialschicht 3 von a·ρ·t2 auf a·ρ·t1 gesenkt wird. Dies führt zu einer Reduktion des n⁻-Widerstands Ron gemäß der Gleichung (1). Als Ergebnis wird der Durchlaßwiderstand Ron reduziert.
Obwohl die Durchbruchsspannung BVdss durch Erniedrigung des Durchlaßwiderstands Ron gesenkt wird, kann die Verminderung des Durchlaßwiderstands ohne ein Absenken der Durchbruchsspannung des gesamten Leistungs-IC gesenkt werden. Dabei ist vorausgesetzt, daß die Durchbruchsspannung BVdss nicht auf einen kleineren Wert als der der Durchbruchsspannung VCEO abgesenkt wird, welches die niedrigste Durchbruchsspannung der individuellen Bauelemente des IC ist.
In Fig. 2 ist eine Schnittansicht des VDMOS eines selbstisolierenden Leistungs-IC analog zu dem der Fig. 3 dargestellt. Die Ausführungsform gemäß Fig. 2 kann durch Hinzufügen der folgenden Verfahrensschritte zu dem Herstellungsverfahren des Beispiels aus Fig. 3 erzeugt werden.
Die n⁺-Typ-überdeckte Schicht 21 wird durch Photolithographie und Injektion von Phosphorionen erzeugt, bevor die n⁻-Typ-Epitaxialschicht 3 auf dem n⁺-Typ-Substrat 2 aufwächst, wie es im folgenden detailliert beschrieben wird.
  • 1) Eine thermisch erzeugte Oxidationsschicht mit einer Dicke von einem µm wird auf dem n⁺-Typ-Substrat 2 mit 0,01Ω cm abgelagert. Durch Photolithographie und Ätzen mit Flußsäure wird ein Fenster in dem Bereich hergestellt, wo die n⁺-Typ- überdeckte Schicht 21 gebildet werden soll. Nach Injektion der Phosphorionen von 1×1015/cm2 bei 100 keV in das Fenster wird eine Wärmebehandlung bei 1100°C für zwei Stunden durchgeführt, wobei die Phosphorionen in das n⁺-Typ-Substrat 2 diffundieren. Die thermisch erzeugte Oxidationsschicht wird dann durch chemisches Ätzen mit Flußsäure entfernt.
  • 2) Die n⁻-Typ-Epitaxialschicht 3 von 2,8Ω cm mit einer Dicke von 11 µm wird durch Epitaxie abgelagert. Zu diesem Zeitpunkt werden die vorher durch Ioninjektion injizierten Phosphorionen in die n⁻-Typ-Epitaxialschicht 3 eindiffundiert, so daß sich die n⁺-Typ-überdeckte Schicht 21 zu bilden beginnt. Die endgültige Dicke der n⁺-Typ-überdeckten Schicht 21 wird durch die aufgrund der in den folgenden Schritten durchgeführten Wärmebehandlung bestimmt.
  • 3) Eine isolierende Schicht mit einer Dicke von 1 µm wird durch thermische Oxidation bei 1100°C für drei Stunden gebildet. Unnötige Bereiche werden durch Photlithographie und Ätzen mit Flußsäure entfernt, wobei die feldisolierenden Schichten 4 gebildet werden.
  • 4) Durch eine Abdeckungsmaske, die durch Photolithographie erzeugt wurde, werden Borionen von 1×1013/cm2 bei 100 keV an der Stelle injiziert, wo eine P-Vertiefung gebildet werden soll. In ähnlicher Weise wird durch eine durch Photolithographie erzeugte Abdeckungsmaske Borionen von 1×1014/cm2 mit einer Energie von 100 keV an den Stellen injiziert, wo eine Source-Schicht 62 und eine Drain-Schicht 53 des PMOS 12 und eine Anodenschicht 55 der Diode 14 gebildet werden sollen. Nach Entfernen der Abdeckungsmaske wird eine Wärmebehandlung bei 1100°C für ungefähr vier Stunden durchgeführt, um die Source-Schicht 52 und Drain- Schicht 53 des PMOS 12, die P-Vertiefung 54 des NMOS 13 und die Anodenschicht 55 der Diode 14 zu bilden.
  • 5) Gate-Isolierungsschichten 6 von 500 Å werden durch thermische Oxidation gebildet.
  • 6) Nachdem eine polykristalline Siliziumschicht von ungefähr 1 µm auf der Gate-Isolierungsschicht 6 durch ein DVD-Verfahren aufgewachsen wurde, werden Phosphorionen mit 1×1016/cm2 mit einer Energie von 100 keV injiziert und eine Wärmebehandlung bei 1000°C für eine halbe Stunde durchgeführt, um dadurch durch Dotierung die n⁺-Typ­ polykristallinen Siliziumregionen 71, 72 und 73 zu bilden. Unnötige Abschnitte des polykristallinen Siliziums werden durch Photolithographie und Plasmaätzen entfernt, so daß die entsprechenden Gate-Elektroden 71, 72 und 73 der VDMOS- Oberflächenstruktur 11, des PMOS 12 und des NMOS 13 gebildet werden.
  • 7) Borionen von 1,5×1013/cm2 werden mit einer Energie von 100 keV durch Verwendung einer Abdeckmaske injiziert. Die Abdeckmaske wird durch Photolithographie und die Gate- Elektrode 71 als Maske mit einem Muster versehen. Die Abdeckmaske wird dann entfernt und eine Wärmebehandlung bei 1100°C für vier Stunden durchgeführt, um die Kanalschichten 51 der VDMOS-Oberflächenstruktur 11 zu bilden.
  • 8) In ähnlicher Weise werden Arsenionen von 1×1016/cm2 mit einer Energie von 100 keV injiziert unter Verwendung einer Abdeckmaske, die durch Photolithographie, die Gate-Elektroden 71 und 73 und die feldisolierenden Schichten als Maske mit einem Muster versehen wird. Nach Entfernen der Abdeckmaske wird eine Wärmebehandlung bei 1000°C für eine halbe Stunde durchgeführt, um die Source-Schicht 81 der VDMOS-Oberflächenstruktur 11, die Source-Schicht 82 und Drain-Schicht 83 des NMOS 13 und die Kathodenschicht 84 der Diode 14 zu bilden.
  • 9) Phosphorglas (PSB) von 1 µm wird durch ein CVD-Verfahren aufgewachsen und Fenster durch Ätzen mit Photolithographie und Ätzen mit Flußsäure gebildet, um eine Zwischenschicht- Isolierungsschicht 9 zu bilden.
  • 10) Nach Aufwachsen von Aluminium von 2 µm durch ein Sputter-Verfahren werden nicht gebrauchte Bereiche durch Photolithographie und reaktives Ionenätzen (reactive ion etching RIE) entfernt, um eine Source-Elektrode 101 der VDMOS-Oberflächenstruktur 11, eine Source-Elektrode 102 und Drain-Elektrode 103 des PMOS 12, Source-Elektrode 105 und Drain-Elektrode 104 des NMOS 13, Anoden-Elektrode 106 und Kathoden-Elektrode 107 der Diode 14 zu bilden.
  • 11) Titanium von 0,5 µm, Nickel von 0,5 µm und Gold von 0,5 µm werden durch eine Vakuumverdampfungsmethode auf der Unterseite dem n⁺-Typ-Substrat 2 aufgewachsen, um eine Drain- Elektrode 110 zu bilden.
In Tabelle 1 ist ein Vergleich zwischen dem erfindungsgemäßen Leistungs-IC entsprechend der Ausführungsform nach Fig. 2 und dem konventionellen Beispiel entsprechend Fig. 3 dargestellt. Wie der Tabelle 1 zu entnehmen ist, wird bei Schaltkreisen, von denen jeder eine Durchbruchsspannung von 18 V hat, im konventionallen Schaltkreis der Durchlaßwiderstand 5,5 m Ω cm2, während in der Ausführungsform nach Fig. 2 der Durchlaßwiderstand um ungefähr 36% auf 3,5 m Ω cm2 reduziert wird.
Tabelle 1
Im allgemeinen kann die Charakteristik der überdeckten Schicht in dem VDMOS entsprechend der niedrigsten Bauelementdurchbruchsspannung des IC variiert werden, um den Kompromiß zwischen dem Durchlaßwiderstand und der Durchbruchsspannung des IC zu verbessern. Die Charakteristik der überdeckten Schicht kann so ausgewählt werden, daß der VDMOS eine mit den anderen Bauelementen abgeglichene Durchbruchsspannung hat. Wie oben vorgeschlagen, wird daher der spezifische Widerstand der überdeckten Schicht direkt zur niedrigsten Bauteildurchbruchsspannung in Beziehung gesetzt und die Dicke der überdeckten Schicht wird umgekehrt proportional zu der niedrigsten Bauteildurchbruchsspannung ausgebildet. Der spezifische Widerstand der überdeckten Schicht ist umgekehrt proportional zum Dotierungsniveau der überdeckten Schicht.
Folglich kann in dem selbstisolierenden Leistungs-IC gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung der Durchlaßwiderstand des IC gesenkt werden, ohne die Durchbruchsspannung des IC zu erniedrigen.
Weitere Vorteile und Modifikationen sind bei Betrachtung der Erfindung offensichtlich. Die Erfindung ist daher nicht auf die spezifischen Details, den dargestellten Apparat und die ausgeführten und beschriebenen Beispiele beschränkt. Demgemäß sind Abweichungen in den Details möglich, ohne das erfindungsgemäße Konzept zu verlassen.

Claims (12)

1. Ein integrierter Schaltkreis mit:
einem Halbleitersubstrat (2) eines ersten Leitfähigkeitstyps mit einem ersten Dotierungsniveau;
einer ersten Halbleiterregion (21) auf einer ausgewählten Fläche des Substrats;
einer zweiten Halbleiter-Epitaxialregion (3) des ersten Leitfähigkeitstyps auf der ersten Halbleiterregion (21) auf einer Fläche in vertikaler Anordnung mit der ausgewählten Fläche und auf dem Substrat in einer seitlich von der ausgewählten Fläche angeordneten Fläche mit einem geringeren Dotierungsniveau als dem ersten Dotierungsniveau;
einem Halbleiterbauelement auf der Oberfläche der zweiten Halbleiter-Epitaxialregion (3) auf einer Fläche, die seitlich von der ausgewählten Fläche angeordnet ist, mit
einer Bauelementelektrode;
einer Elektrode (110) auf dem Substrat (2), welche von der ersten Region (21) getrennt ist und in einer Fläche in vertikaler Ausrichtung mit der ausgewählten Fläche und auf einer Fläche seitlich entfernt von der ausgewählten Fläche ausgebildet ist; und
einem Transistor vom vertikalen Feldeffekttypen (11), der in vertikaler Ausrichtung zu der ausgewählten Fläche angeordnet ist, mit
einer dritten Halbleiterregion (51) des zweiten Leitfähigkeitstyps auf der zweiten Halbleiter-Epitaxialregion (3),
einer vierten Halbleiterregion (81) des ersten Leitfähigkeitstyps auf der dritten Halbleiterregion (51),
einer Source-Electrode (S), die mit der vierten Region (81) verbunden ist; und
einer Gate-Elektrode (G), wobei die erste Halbleiterregion (11) einen spezifischen Widerstand aufweist, der zu der Durchbruchsspannung zwischen der Bauelementelektrode und der Substratelektrode (110) in Beziehung steht.
2. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die erste Halbleiterregion (21) ein zweites Dotierungsniveau aufweist und die zweite Halbleiter- Epitaxialschicht (3) ein gegenüber dem zweiten Dotierungsniveau geringeres Dotierungsniveau aufweist.
3. Integrierter Schaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Halbleiterregion (21) einen spezifischen Widerstand aufweist, so daß die Durchbruchsspannung zwischen der Transistorelektrode (101) und der Substratelektrode (110) im wesentlichen gleich der Durchbruchsspannung zwischen der Halbleiterbauelementelektrode und der Substratelektrode (110) ist.
4. Integrierter Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß die erste Halbleiterregion (21) ein Dotierungsniveau aufweist, das umgekehrt proportional zu der Durchbruchsspannung zwischen der Bauelementelektrode und der Substratelektrode (110) ist.
5. Integrierter Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß die erste Halbleiterregion (21) ein Dotierungsniveau aufweist, so daß die Durchbruchsspannung zwischen der Transistorelektrode (101) und der Substratelektrode (110) im wesentlichen gleich der Durchbruchsspannung zwischen der Halbleiterbauelementelektrode und der Substratelektrode (110) ist.
6. Integrierter Schaltkreis nach den Ansprüchen 4 oder 5, dadurch gekennzeichnet, daß das Halbleiterbauelement eine Diode (14), einen PMOS (12) und einen NMOS (13) umfaßt.
7. Integrierter Schaltkreis mit:
einem Halbleitersubstrat (2) eines ersten Leitfähigkeitstyps mit einem ersten Dotierungsniveau;
einer ersten Halbleiterregion (21) mit einem zweiten Dotierungsniveau auf einer ausgewählten Fläche des Substrats (2);
einer zweiten Halbleiter-Epitaxialregion (3) des ersten Leitfähigkeitstyps auf der ersten Halbleiterregion (21) auf einer Fläche in vertikaler Ausrichtung mit der ausgewählten Fläche und auf dem Substrat (2) auf einer Fläche seitlich entfernt von der ausgewählten Fläche, wobei diese ein Dotierungsniveau aufweist, das kleiner als das erste und zweite Dotierungsniveau ist;
einem Halbleiterbauteil auf der Oberfläche der zweiten Halbleiter-Epitaxialschicht (3) auf einer Fläche seitlich entfernt von der ausgewählten Fläche (21) mit einer Bauelementelektrode;
einer Elektrode (110) auf dem Substrat (2), die von der ersten Halbleiterregion (21) entfernt ist und in einer Fläche in vertikaler Ausrichtung mit der ausgewählten Fläche und in einer Fläche seitlich entfernt von der ausgewählten Fläche angeordnet ist; und
einem Transistor (11) des vertikalen Feldeffekttypen, der in vertikaler Ausrichtung mit der ausgewählten Fläche angeordnet ist und gebildet ist durch
eine dritte Halbleiterregion (51) eines zweiten Leitfähigkeitstyps auf der zweiten Halbleiterregion (3),
eine vierte Halbleiterregion (81) des ersten Leitfähigkeitstyps auf der dritten Halbleiterregion (51),
eine Source-Elektrode (3), die mit der vierten Epitaxialregion (81) verbunden ist, und
eine Gate-Elektrode (G), wobei die erste Halbleiterregion (21) eine Dicke umgekehrt proportional zu der Durchbruchsspannung zwischen der Halbleiterbauelementelektrode und der Substratelektrode (110) ausgebildet ist.
8. Integrierter Schaltkreis nach Anspruch 7, dadurch gekennzeichnet, daß die erste Halbleiterregion (21) umfaßt:
eine erste Halbleiterregion des ersten Leitfähigkeitstyps mit einem zweiten Dotierungsniveau, wobei die zweite Halbleiter- Epitaxialregion (3) ein Dotierungsniveau kleiner als das zweite Dotierungsniveau aufweist.
9. Integrierter Schaltkreis nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die erste Halbleiterregion (21) eine solche Dicke aufweist, daß die Durchbruchsspannung zwischen der Transistorelektrode (101) und der Substratelektrode (110) im wesentlichen gleich der Durchbruchsspannung zwischen der Halbleiterbauelementelektrode und der Substratelektrode (110) ist.
10. Integrierter Schaltkreis nach Anspruch 9, dadurch gekennzeichnet, daß das Halbleiterbauelement eine Diode (14), einen PMOS (12) und einen NMOS (13) umfaßt.
11. Verfahren zur Bildung eines Halbleiterbauelements mit den folgenden Schritten:
Bilden einer thermischen Oxidationsschicht auf einem Substrat (2) eines ersten Leitfähigkeitstyps;
Bilden eines Fensters durch Photolithografie und Ätzen eines Bereichs in einem ausgewählten Gebiet;
Injizieren von Ionen durch das Fenster;
Wärmebehandlung zum Diffundieren der Ionen in das Substrat;
Entfernen der thermischen Oxidationsschicht;
Aufwachsen einer Epitaxialschicht (21) eines ersten Leitfähigkeitstyps durch Epitaxie, wobei die injizierten Ionen in die Epitaxialschicht (21) diffundieren und eine überdeckte Schicht (21) eines ersten Leitfähigkeitstyps in einem dem Fenster entsprechenden Gebiet erzeugen.
12. Verfahren zur Bildung eines Halbleiterbauelements mit den folgenden Schritten:
Bilden einer thermischen Oxidationsschicht mit einer Dicke von 1 µm auf einem n⁺-Typ-Substrat (2) von 0.01 Ω cm;
Bilden eines Fensters durch Photolithographie und Ätzen in einem ausgewählten Gebiet;
Injizieren von Phosphorionen durch das Fenster;
Entfernen der thermischen Oxidationsschicht;
Wärmebehandlung zur Diffusion der Phosphorionen in das n⁺-Typ-Substrat (2);
Aufwachsen einer n⁻-Typ-Epitaxialschicht (3) von 2,8 Ω cm mit einer Dicke von 11 µm durch Epitaxie, wobei die injizierten Phosphorionen in die n⁻-Typ-Epitaxialschicht (3) diffundieren und eine n⁺-Typ-überdeckte Schicht (21) in einem dem Fenster entsprechenden Gebiet bilden;
Vorbereiten einer Abdeckmaske;
Injizieren von Borionen durch die Abdeckmaske in Stellen, wo eine P-Vertiefung (51, 52, 53, 54, 55) gebildet werden soll;
Injizieren von Bor-Ionen durch die Abdeckmaske in Stellen, wo eine Source-Schicht (52) und eine Drain-Schicht (53) eines PMOS-Transistors (12) und einer Anodenschicht (54) einer Diode (14) gebildet werden;
Entfernen der Abdeckmaske;
Wärmebehandlung, um die Source-Schicht (52) und die Drain-Schicht (53) des PMOS-Transistors (12) , die P-Vertiefung (54) des NMOS-Transistors (13) und die Anodenschicht (55) der Diode (14) zu bilden;
Bilden einer Gate-Isolierungsschicht (3) durch thermische Oxidation;
Aufwachsen einer polykristallinen Schicht (71, 72, 73) auf der Gate-Isolierungsschicht (6);
Injizieren von Ionen;
Wärmebehandlung bei 1000°C für eine halbe Stunde, um durch Dotieren die n⁺-Typ-polykristalline Siliziumbereiche (71, 72, 73) zu bilden;
Entfernen von Abschnitten durch Photolithographie und Blasmaätzen, um eine Gate-Elektrode (71, 72, 73) eines VDMOS- Transistors (11), den PMOS-Transistor (12) und den NMOS- Transistor (13) zu bilden;
Injizieren von Bor-Ionen unter Verwendung einer Abdeckmaske, die durch Photolithographie und die Elektrode (71) als Maske mit einem Muster versehen ist;
Entfernen der Abdeckmaske;
Wärmebehandlung bei 1100°C für vier Stunden, um die Kanalschicht (51) des VDMOS-Transistors (11) zu bilden;
Injizieren von Arsenionen unter Verwendung einer Abdeckmaske, die durch Photolithographie, die Gate-Elektroden (71, 73) und die Feldisolierungsschicht (4) mit einem Muster versehen ist;
Entfernen der Abdeckmaske;
Wärmebehandlung zur Bildung einer Source-Schicht (81) des VDMOS-Transistors (11), einer Source-Schicht (82) und einer Drain-Schicht (83) des NMOS-Transistors (13) und einer Kathodenschicht (84) der Diode (14).
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