JPH03224272A

JPH03224272A - パワーｉｃ

Info

Publication number: JPH03224272A
Application number: JP2258525A
Authority: JP
Inventors: Tatsuhiko Fujihira; 龍彦藤平
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1989-12-25
Filing date: 1990-09-27
Publication date: 1991-10-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はパワーＩＣに関するものであり、特に８カ用に
縦型のＭＯＳＦＥＴ　（以下、ＶＤＭＯＳと称する）等
の半導体デバイスを備え、低オン抵抗を実現した自己分
離型のパワーＩＣに関する。

［従来の技術］従来の高出力パワーＩＣは、次の３種類に大別される。

第１は、ジエイ・ティハニー著、「スマート　シップモ
ス　テクノロジー」　シーメンス　フォルシ・ウー・エ
ンドピックル・ベリヒテ・第１７巻（１９８８年）　、
　Ｎｒｌ　、　３５頁〜４２頁（Ｊ。

Ｔｉｈａｎｙ、　　”Ｓｍａｒｔ　ＳＩＰＭＯ３Ｔｅｃ
ｈｎｏｌｏｇｙ　　、ＳｉｅｍｅｎｓＦｏｒｓｈ、　−
ｕ、Ｅｎｔｗｉｃｋｌ　、−Ｂｅｒ、　Ｂｄｌ？（１９
８８）、　Ｎｒｌ。

ｐｐ、３５−４２）等の記述に代表される自己分離型パ
ワーＩＣである。

第２は、デイ−・ケープその他著、「スマートパワー　
モーター　ドライバー　フォー　ローボルテイジ　アプ
リケイションズ」アイイーイーイー１９８７年カスタム
　インテグラル　サーキット　コンファレンス第２７６
頁〜２９７頁（Ｄ、　Ｃａｖｅｅｔ　ａｌ、　”　Ｓｍ
ａｒｔ　Ｐｏｗｅｒ　Ｍｏｔｏｒ　Ｄｒｉｖｅｒ　ｆｏ
ｒ　ＬｏｗＶｏｌｔａｇｅ　Ａｐｐｌｉｃａｔｉｏｎｓ
　　、　ＩＥＥＥ　１９８７　ＣｕｓｔａｍＩｎｔｅｇ
ｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ
、　ｐｐ、２７Ｂ−２７９（１９８７））等の記述に代
表される接合分離型パワーＩＣである。

第３はワイ・オーハタ、ティー・イズミタ著、「グイエ
レクトリカリ−アイソレイテッドインテリジェント　パ
ワー　スイッチ」　アイイーイーイー１９８７年　カス
タム　インテグラルサーモツト　コンファレンス第４４
３頁〜４４６頁（Ｙ、　０ｈａｔａ　ａｎｄ　Ｔ、　Ｉ
ｚｕｍｉｔａ、　”ＤｉｅｌｅｃｔｒｉｃａｌｌｙＩｓ
ｏｌａｔｅｄ　Ｉｎｔｅｌｌｉｇｅｎｔ　Ｐｏｗｅｒ　
５ｗ１ｔｃｈ”　、　ＩＥＥＥ１９８７　Ｃｕｓｔａｍ
　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆ
ｅｒｅｎｃｅ。

ｐｐ、　４４３−４４６　（１９８７））等の記述に代
表される誘電体分離型パワーＩＣである。

上記した３種類のパワーＩＣ技術のうち、本発明の対象
である自己分離型パワーＩＣについて第３図を用いて説
明する。

第３図に示した自己分離型パワーＩＣは、高濃度の００
形基板２にエピタキシャル成長技術によって低濃度のｎ
−形エピタキシャル層３を形成したシリコンウェハーを
素材として、例えば以下のような（１）〜（８）の工程
により製造される。

（１１熱酸化によりフィールド酸化膜４を形成した後、
フォトリソグラフィーとエツチングによりフィールド酸
化膜４に窓開けを行う。

（２）フォトリソグラフィーによりパターニングしたフ
ォトレジスト等をマスクに用いてホウ素のイオン注入と
熱拡散を行い、ＰチャネルＭＯ３ＦＥＴ（以下Ｐ　Ｍ　
ＯＳと称する）１２のソース層５２およびドレイン層５
３、ＮチャネルＭＯＳＦＥＴ　（以下ＮＭＯ３と称する
）１３のＰウェル５４、ダイオード１４のアノード層５
５をそれぞれ形成する。

（３）熱酸化によりゲート酸化膜６を形成した後、ＣＶ
　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉ
ｔｉｏｎ　）法により多結晶シリコンを堆積し、リンの
イオン注入とｐＱ処理により、これをｎ゛形に、ドープ
、フォトリソグラフィーとエツチングによりＶＤＭＯＳ
ＩＩのゲート電極７１とＰＭＯＳのゲート電極およびＮ
ＭＯ８のゲート電極７３を同時に形成する。

（４）フォトリソグラフィーによりパターニングしたフ
ォトレジスト等をマスクとしたホウ素のイオン注入と熱
処理により、ＶＤＭＯＳＩＩのチャネル層５１を形成す
る。

（５）同じくフォトリソグラフィーによりパターニング
したフォトレジスト等をマスクとしたヒ素のイオン注入
と熱処理により、ＶＤＭＯＳＩＩのソース層８１とＮＭ
Ｏ３１３のソース層８２とドレイン層８３およびダイオ
ード１４のカンード層８４を同時に形成する。

（６）ＣＶＤ法によりＰＳＧ　（リンガラス）を堆積し
、これをフォトリソグラフィーとエツチングにより窓開
けして層間絶縁膜９を形成する。

（７）スパッタリング法等によりアルミニウムを堆積し
、フォトリソグラフィーとエツチングによりパターニン
グして、ＶＤＭＯＳＩＩのソース電極ｌＯ１とＰＭＯ３
１２のソース電極１０２とドレイン電極１０３とＮＭＯ
３１３のソース電極１０５とドレイン電極１０４とダイ
オード１４のγノード電極１０６とカソード電極１０７
とをそれぞれ形成する。

（８）　最後に蒸着等により、ＶＤＭＯＳＩＩのドレイ
ン電極１１０を形成する。

なお、本例では簡単化のため、−例として大まかな工程
のみを説明するにとどめており、また第３図に例示した
半導体デバイスも一部の例に限定しているが、実際には
さらに多くの拡散層や配線１を利用したり、より多くの
種類の半導体デバイスを形成したりすることが可能であ
る。

第３図に例示したパワーＩＣは、ＰＭＯＳ１２やＮｋｉ
ＯＳ１３やダイオード１４を用いて、ドライブ回路・保
護回路・制御回路等を構成することができ、さらにＶＤ
ＭＯＳＩＩを出力用に用いることにより、高耐圧・大電
流のパワーＩＣとして利用することができる。

［発明が解決しようとする課聞］先に述べた接合分離型、誘電体分離型、自己分離型の３
種のパワーＩＣ技術を比較すると、接合分離型と誘電体
分離型は工程が多（複雑なためにコストが高くなるとい
う問題点があり、これに対して自己分離型はコストは安
いがオン抵抗が高くなるという問題点がある。

次に、自己分離型パワーＩＣのオン抵抗が高くなる理由
を説明する。第４図は第３図に示すＶＤＭＯＳＩＩを拡
大して示す断面説明図である。第５図において、ＶＤＭ
Ｏ５ＩＩのオン抵抗は、主としてチャネル部の抵抗Ｒｅ
ｈとチャネル層５１に挾まれたｎ−エピタキシャル層の
ピンチオフ効果による抵抗ＲＪＦ。とｎ−エピタキシャ
ル層による抵抗Ｐ１１の和として　次式のように表され
る。

Ｒｏ、＝　Ｒ−ｈ＋Ｒ：ｒｔｒ＋Ｒ−ｐｌ−（Ｘ）なお
、上記（１）式については、例えばシー・ヒユーその他
著による「オブティマム　デザインオン　パワー　モス
エフィーティーズ」アイイーイーイー　トランス　エレ
クトロン　デバイス、ＥＤ−３１巻、　Ｎｏ、１２．第
１６９３頁〜１７００頁（１９８４年）（Ｃ：、Ｈｕ、
ｅｔ　ａｌ、　　”Ｏｐｔｉｍｕｍ　Ｄｅｓｉｇｎ　ｏ
ｆ　Ｐｏｗｅｒ　＋ｌＩＯ３ＦＥＴ　　ｓ　　、　ＩＥ
ＥＥ　Ｔｒａｎｓ、　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ
ｓ　　ｖｏｌＥＤ−３１，Ｎｏ、１２．　ｐｐ、１６９
３−１７００（１９８４））に詳しく解説されている。

（１）式の中で、ｎ−エピタキシャル層の抵抗Ｒ，，，
は、ｎ−形エピタキシャル層の比抵抗ρと厚さｔ２にお
おむね比例し、比例定数ａを用いて次式のように表され
る。

Ｒｅ、　　＝　ａ　會ｐ　・ｔｚ　　　　　　　−（２
）次に、以上のことを念頭において、第３図の従来の自
己分離型パワーＩＣのオン抵抗がなぜ高いかを説明する
。

第３図に示したパワーＩＣに使用されている半導体デバ
イスの分離耐圧（ＶＤＭＯ３のドレイン電極１１０に対
する耐圧）は、全てパワーＩＣ全体としての耐圧定格以
上でなければならない。ＶＤＭ　ＯＳ　１１（７）耐圧
をＢＶＩｌ、、、ＰＭＯ３１２の分離耐圧をＢＶＰ　、
ＮＭＯＳ１３ｉ７）分離耐圧をＢＶ、とすると、−船釣
には、ＢＶ、、、＝ＢＶｐ区ＢＹ、　　　・（３）となってい
る。ところが、ダイオード１４には、カソード層８４を
エミッタとし、アノード層５５をベースとし、ｎ−形エ
ピタキシャル層３とｎ０形基板２をコレクタとした寄生
バイポーラトランジスタ構造が存在するために、ダイオ
ード１４の分離耐圧Ｂ　Ｖ　ｏは、この寄生バイポーラ
トランジスタのコレクターエミック間耐圧■。。どなっ
てしまう。

一般に、Ｖｅ！ｏ　＝０．４〜０．７ＸＶＣＢＯ・・・（４）で
あり、第３図に示すようなパワーＩＣの場合、Ｖｃａｏ
＝　ＢＶｏ−＝　Ｂ　ｖｐ＝ＢＶ−−（５）となること
から、パワーＩＣ全体としての耐圧は■Ｃ１゜で規定さ
れ、し、かもこの値はＢＶ、、、の０４〜０．７という
低い値となってしまう。

従来のパワーＩＣでは、このようなＶＣＥＯによる耐圧
の低下を避けるために、ｎ−形エピタキシャル層の比抵
抗ρや厚さｔ２を大きくすることによってＶ　ＣＥＯを
高く設定することにより対応していた。そして、まさに
このρやｔ２を太き（することによって、（２）式に示
したＲ　ｓｐｌが大きくなり、その結果（１）式に示し
たオン抵抗Ｒ０、が大きくなっていた訳である。

本発明は低コストでできる自己分離型バワーエＣのオン
抵抗を改善することにより、低コストで低オン抵抗のパ
ワーＩＣを提供することにある。

［課題を解決するための手段］本発明では、高１度の第１導電形の半導体基板とこれに
接する低濃度の第１導電形の第１の半導体層とからなる
半導体基体と、上記第１導電形の第１の半導体層の表面
に第１の主電極と制御Ｉｌ電極を設け、上記半導体基板
の表面に第２の主電極を設けて形成された縦型の半導体
デバイスを備えているパワーＩＣにおいて、上記継型の
半導体デバイスが形成される領域の正言三半導体基板と
上記第１導電形の第１の半導体層との中間に、高濃度の
第１導電形の第２の半導体層を形成することにより、前
記縦型の半導体デバイスのオン抵抗を改善することを特
徴としている。

［イ乍用］本発明によれば、出力用デバイスとしての縦型の半導体
デバイスが形成される領域の高濃度半導体基板と低濃度
の第１半導体層との中間に限って、これらと同−導電形
の新たな高濃度の第２半導体層が形成される。これによ
って低濃度の第１半導体層の厚さを実質的に減少させ、
例えば前記（２）式で示される低濃度の第１半導体層の
抵抗（前記Ｒ＠Ｉ１１に相当）の値を小さくし、前記（
１）式で示されるオン抵抗Ｒ０゜を低下させるものであ
る。

なお、このときオン抵抗Ｒ，，，，の低下とともに、耐
圧ＢＶ。１，５低下するが、パワーＩＣ全体としての耐
圧ＶＣＥＯ以上の範囲にＢＶ。８．を納めることにより
、パワーＩＣ全体としての耐圧を下げることな（、低オ
ン抵抗化を速成することができる。

［実施例］以下添付の図面に示す実施例により、さらに詳細に本発
明について説明する。

第２図は、第４図に示したＶＤＭＯＳＩＩに本発明を適
用した一実施例を示す断面説明図である。

第２図において、第４図と同一部分には同一符合が付さ
れている。第２図に示す実施例と第４図に示す実施例が
異なる点は、ＶＤｉｖｌＯ５１１が形成されている領域
のｎ゛形基板２とｎ−形エピタキシャル層３との中間に
ｎ°形埋込層２１が形成されていることである。

これによって、ｎ−形エピタキシャル層３の厚さｔ２を
実質的にｔ　＋　　（＝　ｔｚ　−ｔｏ　）へと減少さ
せることができ、　ｎ−形エピタキシャル層の抵抗Ｒｅ
　ｐ　ｌをａ・ρ・ｔ２からａ・ρ・１．へと小さくす
ることが可能になる。その結果、オン抵抗ＲＯ，，が低
下する。

第１図は、本発明を第３図に示す従来の自己分離型パワ
ーＩＣに適用した一実施例を示す断面説明図である。第
１図に示す実施例は、　ｎ４形基板２にｎ−形エピタキ
シャル層３を成長させる前に、フォトリンクラフイーと
リンのイオン注入によりｎ＋形埋込層２１を形成する他
は、先に説明した第３図の従来例と全く同じ工程で製造
することができる。以下、その詳細を説明する。

■まず０．０１Ωｃｍのｎ″形基板２に、１μｍの熱酸
化膜を形成し、フォトリソグラフィーとフッ酸によるエ
ツチングにより　ｎ゛形埋込層２１を形成する部分に窓
開けを行う。リンイオンを１ＱＱｋｅＶでｌ×１０′５
／ｃＩｌｌイオン注入した後、１１００℃で２時間の熱
処理を行いリンイオンを　ｎ４形基板２に拡散する。

■エピタキンヤル成長法により２．８０印厚さ１１　Ｊ
ｉｍのｎ−形エピタキシャル層３を堆積する。　この時
、ｎ′″形基板基板２、先にイオン注入により導入した
リンイオンが　ｎ−エピタキンヤル層３中に拡散され、
　ｎ゛形埋込層２１が形成される。

ただし、ｎ″形埋込層の最終的な厚さは、この後のプロ
セス上の熱処理により生じる拡散によって決められてゆ
く。

■１１００℃３時間の熱酸化により厚さ１μｍの酸化膜
を形成し、フォトリソグラフィーとフッ酸によるエツチ
ングにより不要部を除去し、フィールド酸化膜４とする
。

■フォトリソグラフィーにより形成したレジストマスク
を通して、１ＱＱｋｅＶてｌＸｌ０”／ｃｉのホウ素イ
オンをＰウェル５４を形成すべき位置にイオン注入する
。同様にフォトリソグラフィーによるレジストマスクを
通して、ＰＭＯ３１２のソース層５２とドレイン層５３
．ダイオード１４のアノード層５５を形成すべき位置に
１ＱＱｋｅＶのホウ素イオンをＩ×１０１／ｃｄイオン
注入する。１１００℃で４時間程度の熱処理を行い、Ｐ
ＭＯ３１２のソース層５２．ドレイン層５３．ＮＭＯ３
１３のＰウェル５４ダイオード１４のアノード層５５を
形成する。

■熱酸化により５００人のゲート酸化膜６を形成する。

■ＣＶＤ法により約１μｍの多結晶シリコン層を堆積し
た後、１ＱＱｋｅＶでｌＸｌ０”／ｃｄのイオンを注入
し１０００℃３０分の熱処理でｎ″形にドープする。

フォトリソグラフィーとプラズマエツチングにより不要
部を除去し、ＶＤＭＯＳＩＩ、ＰＭＯ３１２、ＮＭＯ３
１３のゲート電極？１．７２．７３を形成する。

■フォトリソグラフィーによりノ櫂ターニングしたレジ
ストマスクとゲート電極７１をマスクとして１００ｋｅ
Ｖ　１．５　Ｘ　１０　”　／　ｃＩＩｌのホウ素ノイ
オン注入を行い、１１００℃で４時間の熱処理により、
ＶＤＭＯＳＩＩのチャネル層５１を形成する。

■同じくフォトリソグラフィーによりノずターニングし
たレジストマスクとゲート電極７１．７３゜フィールド
酸化膜４をマスクとして１００ｋｅシｌＸ１０１６／ｃ
１１１のヒ素のイオン注入を行い、１０００℃で３０分
の熱処理により、ＶＤＭＯ３ＩＩのソース層８１．ＮＭ
Ｏ３１３のソース層８２とドレイン層８３゜ダイオード
１４のカソード層８４を形成する。

■ＣＶＤ法によりＰＳＧ　（リンガラス）を１μｍ堆積
し、フォトリンクラフイーとフッ酸によるエツチングで
窓開けし、層間絶縁膜９を形成する。

■スパッタリンク法によりアルミニウムを２μｍ堆積し
た後、フォトリソクラフィーとＲＩＥ（リアクティブイ
オンエツチング）法により不要部を除去し、ＶＤＭＯ３
ＩＩのソース電極１０１゜ＰＭＯ３のソース電極１０２
　およびドレイン電極１０３、ＮＭＯ３１３のソース電
極１０５およびドレイン電極１０４．ダイオード１４の
γノード電極１０６およびカソード電極１０７を形成す
る。

■真空蒸着法により裏面にチタン０．５μｍ、ニッケル
０．５μｍ、金０．５μｍを堆積しドレイン電極１１０
とすることより、第１１図に示すパワーＩＣが得られる
。

第１図に示した実施例と第３図に示した従来例のパワー
ＩＣを実際に試作して比較した結果を第１表に示す。こ
れかられかるように、同じ８０ＶのパワーＩＣを作った
場合、従来技術では、５５ｍ　Ｑ　ａｎｔもあったイオ
ン抵抗が、本実施例では３．５ｍ　Ｑ　ｃｎｔに低下し
、約３６％も改善されている。

第　　１　　表〔発明の効果〕以上のＢ’Ａ”Ｕから明らかなように、本発明によれば
、自己分離型パワーＩＣのオン抵抗を低下させることか
可能になる。

【図面の簡単な説明】

第１図は本発明を自己分離型パワーＩＣに適用した場合
の一実施例を示す断面説明図、第２図は本発明をＶＤＭ
ＯＳに適用した場合の一実施例を示す断面説明図、第３
図は従来の自己分離型パワーＩＣの一例を示す断面説明
図、第４図は第３図に示す自己分離型パワーＩＣのＶＤ
ＭＯ３部分を示す断面説明図である。２　ｎ＋形基板、　３ｎ″形工ピタキシヤル層、４　フ
ィールド酸化膜、６　ゲート酸化膜、９層間絶縁膜、１
１−　Ｖ　Ｄ　Ｍ　ＯＳ　、１２−Ｐ　Ｍ　ＯＳ　、　
１３ＮＭＯＳ、１４　　ダイオード、２１−ｎ　′形埋
込層、５１　　チャネル層、５２　　ソース層、５３　
　ドレイン層、５４　Ｐウェル、５５　　アノード層、
７１．７２．７３　　ゲート電極、８１．８２　　ソー
ス層、８３　　ドレイン層、８４　　カソード層、１０
１．１０２．１０５　　ソース電極、１０３、　１０４
．　１１０　　　ドレイン電極、１０６−アノード電極
、１０７　　カソード電極、Ｒｃｈ　　チャネル抵抗、
ＲＪｐｉｒ−Ｊ　Ｆ　Ｅ　Ｔ抵抗、　Ｒ＊　ｐ　ｌ　　
エビタキシャルＤＲｅｐｉ−−一エピタキシャル層抵抗Ｒｅｈ−−−チャネル抵抗ＲＪＦＥＴ−−−ＪＦＥＴ抵抗３−−−ｎ−形エピタキシャル層４−−フィールド酸化膜５１−チャネル層６−−ゲート酸化膜７１−−−ゲート電極９〜−一層間絶ｆＩｔ１！＋０１−−−ソース電極１１−−−ＶＤＭＯ５ｎｏ−−−ドレイン電極２１−ギ形埋込層第２図Ｒｅｐｉ−一一エビタキシャル層抵抗Ｒｃｈ−−−チャネル抵抗ＲＪＦＥＴ−一−ＪＦＥＴ抵抗３−−−ｎ−形エピタキシャル層４−一フイールド酸化膜５１−チャネル層６−−ゲート酸化膜。７１−−−ゲート電極９−−一層間絶ａｌｌｌ１１１０１−−ソース電極１１−ＶＤＭＯ３１１０−−ドレイン電極第４図

Claims

【特許請求の範囲】

高濃度の第１導電形の半導体基板と上記半導体基板に接
する低濃度の第１導電形の第１の半導体層から構成され
る半導体基体と、上記第１導電形の第１の半導体層の表
面に第１の主電極と制御電極を設け、上記半導体基板の
表面に第２の主電極を設けて形成された縦型の半導体デ
バイスとを備えたパワーＩＣにおいて、上記縦型の半導
体デバイスが形成されている領域の上記半導体基板と上
記第１導電形の第１の半導体層との中間に、高濃度の第
１導電形の第２の半導体層を設けたことを特徴とするパ
ワーＩＣ。