JPS59151466A - 縦型ｍｏｓｆｅｔ - Google Patents
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- JPS59151466A JPS59151466A JP58025336A JP2533683A JPS59151466A JP S59151466 A JPS59151466 A JP S59151466A JP 58025336 A JP58025336 A JP 58025336A JP 2533683 A JP2533683 A JP 2533683A JP S59151466 A JPS59151466 A JP S59151466A
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- 239000004065 semiconductor Substances 0.000 title description 6
- 230000005669 field effect Effects 0.000 title 1
- 229910044991 metal oxide Inorganic materials 0.000 title 1
- 150000004706 metal oxides Chemical class 0.000 title 1
- 238000009792 diffusion process Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- -1 boron ions Chemical class 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- 101150083678 IL2 gene Proteins 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ゲート・ドレイン間の帰還容量が小さく、
かつ歩留り良く製造が可能な縦型ＭＯ８、、’ Ｆ Ｅ
Ｔに関する。
かつ歩留り良く製造が可能な縦型ＭＯ８、、’ Ｆ Ｅ
Ｔに関する。
へ
近年、駆動回路を簡単かつ集積化し、該回路の電源電圧
を低電圧化しようとする要望からパワーＭＯ８ＦＥＴ、
中でもオン抵抗が低くパワースイッチングに適する縦型
ＭＯ８ＦＥＴをスイッチに応用する動きがある。
を低電圧化しようとする要望からパワーＭＯ８ＦＥＴ、
中でもオン抵抗が低くパワースイッチングに適する縦型
ＭＯ８ＦＥＴをスイッチに応用する動きがある。
第１図は、従来の縦型ＭＯ８ＦＥＴの一般的な構造を示
すものであり、この縦型ＭＯ８ＦＥＴは従来以下のよう
な製造工程を経て作られていた。
すものであり、この縦型ＭＯ８ＦＥＴは従来以下のよう
な製造工程を経て作られていた。
（イ）高濃度Ｎ型（Ｎ＋）の性質を有するシリコンウェ
ハからなる低抵抗ドレイン基板１上に、低濃度Ｎ型（Ｎ
−）層をエピタキシャル成長させて高抵抗ドレイン領域
２を形成する。
ハからなる低抵抗ドレイン基板１上に、低濃度Ｎ型（Ｎ
−）層をエピタキシャル成長させて高抵抗ドレイン領域
２を形成する。
（ロ）この高抵抗ドレイン領域２の表面に熱酸化法によ
りゲート用絶縁被膜３を形成し、更にその上面にゲート
電極５を構成するポリシリコン膜を形成する。
りゲート用絶縁被膜３を形成し、更にその上面にゲート
電極５を構成するポリシリコン膜を形成する。
（ハ）このポリシリコンを写真蝕刻により選択的に除去
した後、該ポリシリコンをマスクとして、前記開口され
たソース窓に２重拡散法によりチャンネル形成用ウェル
領域６と、このウェル領域６内にその中心から外周へ向
けて同心状に拡散するソース領域７およびウェルコンタ
クト領域８を順泡形成する。
した後、該ポリシリコンをマスクとして、前記開口され
たソース窓に２重拡散法によりチャンネル形成用ウェル
領域６と、このウェル領域６内にその中心から外周へ向
けて同心状に拡散するソース領域７およびウェルコンタ
クト領域８を順泡形成する。
（ニ）以上の２重拡散工程を終了した後に、前記ゲート
電極５の上面こは絶縁膜９を介してソース電極１０を真
空蒸着により形成するとともに、低抵抗ドレイン基板１
の裏面にトレイン電極１１を形成し、同第１図に示す最
終製品を完成する。
電極５の上面こは絶縁膜９を介してソース電極１０を真
空蒸着により形成するとともに、低抵抗ドレイン基板１
の裏面にトレイン電極１１を形成し、同第１図に示す最
終製品を完成する。
前記方法を適用した縦型ＭＯ８ＦＥＴによれば、チャン
ネル形成領域を構成するウェル領域６とソース領域７を
２重拡散法により形成するために、多数のトランジスタ
をシリコンらエバ上に同時多数製造する場合に各トラン
ジスタの特性を均一化でき、歩留りを著しく良好なもの
とし、小型化に最適である。
ネル形成領域を構成するウェル領域６とソース領域７を
２重拡散法により形成するために、多数のトランジスタ
をシリコンらエバ上に同時多数製造する場合に各トラン
ジスタの特性を均一化でき、歩留りを著しく良好なもの
とし、小型化に最適である。
ところがｙその半面前記２重拡散法によれば、ゲート電
極と（るポリシリコン膜をマスクとしてソース窓からイ
オン打込みを行なった後、２重拡散でウェル領域および
ソース領域を形成するために、予め隣合うソース窓とソ
ース窓との間に挾まれる全領域をポリシリコン膜で覆っ
ておく必要がある。
極と（るポリシリコン膜をマスクとしてソース窓からイ
オン打込みを行なった後、２重拡散でウェル領域および
ソース領域を形成するために、予め隣合うソース窓とソ
ース窓との間に挾まれる全領域をポリシリコン膜で覆っ
ておく必要がある。
このために、最終製品の幾何学的形状は、本来ゲート電
極として必要なチャンネル領域上面以外′に、ドレイン
領域上面までポリシリコン膜が残ってしまい、その構造
上ゲート電極とトレイン電極は薄いゲート絶縁膜を挾ん
で隔てられているにすぎず、この結束ドレイン・ゲート
容量が大きくなり、またこの容量は出力から入力への帰
還回路として働くため、スイッチング速度の高速化への
妨げとなるという問題があった。
極として必要なチャンネル領域上面以外′に、ドレイン
領域上面までポリシリコン膜が残ってしまい、その構造
上ゲート電極とトレイン電極は薄いゲート絶縁膜を挾ん
で隔てられているにすぎず、この結束ドレイン・ゲート
容量が大きくなり、またこの容量は出力から入力への帰
還回路として働くため、スイッチング速度の高速化への
妨げとなるという問題があった。
この発明は・、このような従来の問題点に着目してなさ
れたもので、その目的とするところは、ゲート・ドレイ
ン間の帰還容量が小さく、かつ歩留り良く製造が可能な
縦型ＭＯ８Ｆ Ｅ Ｔを提供するこ、とにある。
れたもので、その目的とするところは、ゲート・ドレイ
ン間の帰還容量が小さく、かつ歩留り良く製造が可能な
縦型ＭＯ８Ｆ Ｅ Ｔを提供するこ、とにある。
前記目的を達成するために、本発明では、前記半導体基
体表面における隣合うチャンネル形成用のウェル領域間
に被覆形成されるゲート酸化膜のほぼ中心部所定領域の
厚さを、他の部分の厚さよりも局部的に厚（し、これに
よりゲート電極膜とドレイン領域との対向距離を離隔せ
しめたことを特徴とするものである。
体表面における隣合うチャンネル形成用のウェル領域間
に被覆形成されるゲート酸化膜のほぼ中心部所定領域の
厚さを、他の部分の厚さよりも局部的に厚（し、これに
よりゲート電極膜とドレイン領域との対向距離を離隔せ
しめたことを特徴とするものである。
以下に、本発明の好適な実施例を第２図以下の図面を参
照して詳細に説明する。
照して詳細に説明する。
第２図はこの発明に係わる縦型ＭＯ８ＦＥＴの一実施例
の構造を示す素子断面図である。
の構造を示す素子断面図である。
同図において、ａは基板を構成するＮ十型シリコンウェ
ハ、ｂは基板ａの裏面側に被覆形成されたドレイン電極
として機能するアルミ蒸着層、Ｃは基板ａ上にエピタキ
シャル成長で形成され、かつドレインとして機能するＮ
−１１，ｄはチャンネル形成領域として機能するＰ型ウ
ェル領域、ｅはソース領域として機能するＮ小型ウェル
領域、ｆはＰウェルｄを外部へ導出するためのコンタク
ト領域として機能するＰ十型小ウェル領域１ｇは相隣接
するチャンネル形成用のＰウェル領域ｄ、ｄ間に被覆形
成されたゲート酸化膜、ｈはゲート酸化膜ｇのほぼ中心
部所定領域に形成された厚肉部。
ハ、ｂは基板ａの裏面側に被覆形成されたドレイン電極
として機能するアルミ蒸着層、Ｃは基板ａ上にエピタキ
シャル成長で形成され、かつドレインとして機能するＮ
−１１，ｄはチャンネル形成領域として機能するＰ型ウ
ェル領域、ｅはソース領域として機能するＮ小型ウェル
領域、ｆはＰウェルｄを外部へ導出するためのコンタク
ト領域として機能するＰ十型小ウェル領域１ｇは相隣接
するチャンネル形成用のＰウェル領域ｄ、ｄ間に被覆形
成されたゲート酸化膜、ｈはゲート酸化膜ｇのほぼ中心
部所定領域に形成された厚肉部。
ｉはゲート酸化膜０の上面を覆うポリシリコンよりなる
ゲート電極膜、ｊはゲート電極膜ｉの上面を覆う絶縁膜
、には前記ソース領域となるＮ＋ウー５＝ エル領域ｅとＰ十型小つェル領域ｆとに導通するアルミ
電極層である。
ゲート電極膜、ｊはゲート電極膜ｉの上面を覆う絶縁膜
、には前記ソース領域となるＮ＋ウー５＝ エル領域ｅとＰ十型小つェル領域ｆとに導通するアルミ
電極層である。
このように、本発明に係わる縦型ＭＯ８ＦＥＴにあって
は、半導体基体ｅの表面における隣合うチャンネル形成
用のウェル領域ｄ、ｄ間に被覆形成されるゲート酸化膜
０のほぼ中心部所定領域には厚肉部りが形成されており
、このためこの厚肉部りを挾んでその上下に位置するゲ
ート電極膜ｉとドレイン領域ｅとの対向距離は、第１図
に示す従来例に比べ離隔された状態となる。
は、半導体基体ｅの表面における隣合うチャンネル形成
用のウェル領域ｄ、ｄ間に被覆形成されるゲート酸化膜
０のほぼ中心部所定領域には厚肉部りが形成されており
、このためこの厚肉部りを挾んでその上下に位置するゲ
ート電極膜ｉとドレイン領域ｅとの対向距離は、第１図
に示す従来例に比べ離隔された状態となる。
このため、ゲート・ドレイン間における帰還容量は減少
し、スイッチングの高速化を図ることができる。 ・ 次に、第３図はこの発明を適用したＮチャンネル縦型Ｍ
Ｏ８ＦＥＴの製造工程の一例を示している。
し、スイッチングの高速化を図ることができる。 ・ 次に、第３図はこの発明を適用したＮチャンネル縦型Ｍ
Ｏ８ＦＥＴの製造工程の一例を示している。
以下、この製造方法について各工程（Ａ）〜（Ｇ）に従
って順次説明する。
って順次説明する。
（Ａ）ドナ不純物ｌｉｉ度Ｎｏが約１Ｘ１０１８ｃｎ＋
−３の高濃度Ｎ型（Ｎ＋）シリコン単結晶板からな６− る低抵抗ドレイン基板２０上に、Ｎｏが２×１０１ Ｓ
ｃｍ−１程度で、厚さ約１５．ｃｚｍの低１１度Ｎ型
（Ｎ−″）シリコン単結晶をエピタキシャル成長させて
高抵抗ドレイン領域２１を形成した半導体基板上の、前
記高抵抗ドレイン領域２１の表面に、厚み約６００人の
薄いシリコン酸化膜２２を介してＣＶＤ法により約１０
００人の厚みとなるよう窒化シリコン膜（Ｓｉ ｓ Ｎ
４ ）２３を形成し、次いでレジスト２４をマスクとし
てチャンネル形成用ウェル領域予定位置以外の部分の窒
化シリコン躾２３を除去する。
−３の高濃度Ｎ型（Ｎ＋）シリコン単結晶板からな６− る低抵抗ドレイン基板２０上に、Ｎｏが２×１０１ Ｓ
ｃｍ−１程度で、厚さ約１５．ｃｚｍの低１１度Ｎ型
（Ｎ−″）シリコン単結晶をエピタキシャル成長させて
高抵抗ドレイン領域２１を形成した半導体基板上の、前
記高抵抗ドレイン領域２１の表面に、厚み約６００人の
薄いシリコン酸化膜２２を介してＣＶＤ法により約１０
００人の厚みとなるよう窒化シリコン膜（Ｓｉ ｓ Ｎ
４ ）２３を形成し、次いでレジスト２４をマスクとし
てチャンネル形成用ウェル領域予定位置以外の部分の窒
化シリコン躾２３を除去する。
（Ｂ）次に、熱酸化法によって除去された部分に酸化シ
リコン膜を成長させ、約１μｍの厚みの酸化絶縁膜領域
２５を形成し、次いで、前記窒化シリコンｒｍ ２３お
よびレジスト２４をリン酸により除去するとともに、窒
化シリコン膜２３の下面の薄い酸化膜２２も除去する。
リコン膜を成長させ、約１μｍの厚みの酸化絶縁膜領域
２５を形成し、次いで、前記窒化シリコンｒｍ ２３お
よびレジスト２４をリン酸により除去するとともに、窒
化シリコン膜２３の下面の薄い酸化膜２２も除去する。
しかる後、熱酸化法により前記厚い酸化膜領域２５以外
の高抵抗ドレイン領域２１の表面に、ゲート用シリコン
酸化絶縁膜２６を約１０００人の厚みに形成する。
の高抵抗ドレイン領域２１の表面に、ゲート用シリコン
酸化絶縁膜２６を約１０００人の厚みに形成する。
なお、前記厚い酸化絶縁膜領域２５を成長させる過程に
おいて、該領域２５の周縁部は窒化シリコン膜２３の開
口内周部を押し上げるような形で上下方向に成長するた
めに、結果として形成された厚い酸化絶縁膜領域２５の
外周縁部はゲート用絶縁躾２６上に台形状に盛上がる形
で生成する。
おいて、該領域２５の周縁部は窒化シリコン膜２３の開
口内周部を押し上げるような形で上下方向に成長するた
めに、結果として形成された厚い酸化絶縁膜領域２５の
外周縁部はゲート用絶縁躾２６上に台形状に盛上がる形
で生成する。
（Ｃ）以上の選択酸化工程終了後、ＣＶＤ法により約４
０００人の多結晶シリコン膜を形成し、写真蝕刻により
レジスト２７をマスクとして多結晶シリコン膜を選択的
に除去し、ゲート電極２８を残す。
０００人の多結晶シリコン膜を形成し、写真蝕刻により
レジスト２７をマスクとして多結晶シリコン膜を選択的
に除去し、ゲート電極２８を残す。
このゲート電極２８をマスクとしてイオン注入法により
ボロンイオン（Ｂ＋）を高抵抗ドレイ領域２１表面のゲ
ート電極２８のない部分に注入する。このイオンの打込
みエネルギーは約６０ｋｅ■。
ボロンイオン（Ｂ＋）を高抵抗ドレイ領域２１表面のゲ
ート電極２８のない部分に注入する。このイオンの打込
みエネルギーは約６０ｋｅ■。
打込み量は約４×１０１３０１Ｉｌ−２である。
（Ｄ）次に、約１１０’Ｏ’Ｃで２４時間程度熱処理す
れば、拡散により５〜６μｍ深さのウェル領域２９が形
成される。次いで、レジスト３０をヤスクにしてウェル
領域２９内の所定の表面にイオン注入法によりボロンイ
オン（Ｂ＋）を注入する。このイオンの打込みエネルギ
ーは約５０ ｋｅＶ。
れば、拡散により５〜６μｍ深さのウェル領域２９が形
成される。次いで、レジスト３０をヤスクにしてウェル
領域２９内の所定の表面にイオン注入法によりボロンイ
オン（Ｂ＋）を注入する。このイオンの打込みエネルギ
ーは約５０ ｋｅＶ。
打込み量は約５Ｘ１０１５ｃｍ−２である。
（Ｅ）この工程では、前記ボロンイオンを注入した領域
をレジスト３１で覆い、レジスト３１およびゲート電極
２８をマスクとしてリンイオン（Ｐ＋）をウェル領域２
９の表面に注入する。このリンイオンはゲート電極２８
を構成する多結晶シリコン膜中にも多量に侵入する。な
お、このリンイオンの打込みエネルギーは、約１００ｋ
ｅＶで、打込み量は約５×１０１５０ＩＩｌ−２である
。
をレジスト３１で覆い、レジスト３１およびゲート電極
２８をマスクとしてリンイオン（Ｐ＋）をウェル領域２
９の表面に注入する。このリンイオンはゲート電極２８
を構成する多結晶シリコン膜中にも多量に侵入する。な
お、このリンイオンの打込みエネルギーは、約１００ｋ
ｅＶで、打込み量は約５×１０１５０ＩＩｌ−２である
。
（Ｆ）以上のイオン打込み工程終了後、ＣＶＤ法により
、リンのモル濃度比が約３％のリンガラスからなる絶縁
膜３２を約７０００人形成させ、次いで約１０５００Ｇ
の窒素気流中で熱処理すれば、熱拡散によりソース領域
３３およびウェルコンタクト領域３４がウェル領域２９
内に形成されることになる。
、リンのモル濃度比が約３％のリンガラスからなる絶縁
膜３２を約７０００人形成させ、次いで約１０５００Ｇ
の窒素気流中で熱処理すれば、熱拡散によりソース領域
３３およびウェルコンタクト領域３４がウェル領域２９
内に形成されることになる。
（Ｇ）以上の２重拡散工程終了後にソース領域３３およ
びウェルコンタクト領域３４の表面の窓９− 開けおよび図示しないゲートコンタクト部の窓開けを行
なった後、表面にアルミニウムを真空蒸着により約１．
５μｍの厚さに被覆後、エツチングによりソース電極３
５．およびゲート取出し電極゛（図示せず）を形成する
。
びウェルコンタクト領域３４の表面の窓９− 開けおよび図示しないゲートコンタクト部の窓開けを行
なった後、表面にアルミニウムを真空蒸着により約１．
５μｍの厚さに被覆後、エツチングによりソース電極３
５．およびゲート取出し電極゛（図示せず）を形成する
。
次いで、前記低抵抗ドレイン基板２ｏの裏面に約１μｍ
の厚みのアルミニウムを真空蒸着により被着し、約４５
０°Ｃで処理することによってアロイ−ドレイン電極３
６が形成され、同第３図（Ｇ）に示すＮチャンネル縦型
ＭＯ８Ｆ’ＥＴを完成する。
の厚みのアルミニウムを真空蒸着により被着し、約４５
０°Ｃで処理することによってアロイ−ドレイン電極３
６が形成され、同第３図（Ｇ）に示すＮチャンネル縦型
ＭＯ８Ｆ’ＥＴを完成する。
以上の工程を経て製造された縦型ＭＯ８ＦＥＥＴにあっ
ては、同図に示す構造からも明らかなように、高抵抗ド
レイン領域２１とゲート電極２５との間には厚いシリコ
ン”酸化□絶縁膜領域２５が介在された構造となって（
ζるために、ゲート電極２５とドレイン領域２１ ｉ’
の対向距離が離隔して、ドレイン・ゲート間容量が大幅
に減少し、スイッチング速度が高速化す番とともに、そ
の製造工程としては□従来の２−□拡散″法をそのまま
適用できるた’−１０− めに、その利点である高密度で素子を集積化した場合の
歩留り低下もなく、安価に製作できる。
ては、同図に示す構造からも明らかなように、高抵抗ド
レイン領域２１とゲート電極２５との間には厚いシリコ
ン”酸化□絶縁膜領域２５が介在された構造となって（
ζるために、ゲート電極２５とドレイン領域２１ ｉ’
の対向距離が離隔して、ドレイン・ゲート間容量が大幅
に減少し、スイッチング速度が高速化す番とともに、そ
の製造工程としては□従来の２−□拡散″法をそのまま
適用できるた’−１０− めに、その利点である高密度で素子を集積化した場合の
歩留り低下もなく、安価に製作できる。
また、前記実施例における（Ｂ）の選択酸化工程におい
て、前記厚い酸化絶縁膜領域２５の縁部はなだらかな斜
面となって盛上がるようになっているため、その後のゲ
ート電極２８．絶縁膜３２゜ソース電極３５を次々と積
層した場合に、段差による各層間の亀裂がなく、またそ
れぞれの層の膜圧も均一なものとすることができる。
て、前記厚い酸化絶縁膜領域２５の縁部はなだらかな斜
面となって盛上がるようになっているため、その後のゲ
ート電極２８．絶縁膜３２゜ソース電極３５を次々と積
層した場合に、段差による各層間の亀裂がなく、またそ
れぞれの層の膜圧も均一なものとすることができる。
次に、第４図に示すものは、この発明の他の実施例に相
当するＮチャンネル縦型Ｍ ＯＳ Ｆ Ｅ Ｔを示す。
当するＮチャンネル縦型Ｍ ＯＳ Ｆ Ｅ Ｔを示す。
このＭＯＳＦＥＴは前記実施例における選択酸化工程（
Ａ＞、（Ｂ）において、窓開けされた高抵抗ドレイン領
域２１の表面に、レジスト２４をマスクとしてヒ素イオ
ン（Ａ≦）を打込み、次いで同部分に前述の如く厚い酸
化絶縁膜領域２５を形成し、その後（Ｃ）〜（Ｇ）と同
一工程を経て完成したものである。
Ａ＞、（Ｂ）において、窓開けされた高抵抗ドレイン領
域２１の表面に、レジスト２４をマスクとしてヒ素イオ
ン（Ａ≦）を打込み、次いで同部分に前述の如く厚い酸
化絶縁膜領域２５を形成し、その後（Ｃ）〜（Ｇ）と同
一工程を経て完成したものである。
この打込まれたヒ素イオンは、熱拡散によって絶縁膜領
域２５と高抵抗ドレイン領域２１との境界部分に高濃度
Ｎ型（Ｎ＋）領域３７を形成する。
域２５と高抵抗ドレイン領域２１との境界部分に高濃度
Ｎ型（Ｎ＋）領域３７を形成する。
従って、この実施例においては、前記の如く予め絶縁膜
領域に前記ヒ素等のＮ型不純物を含有せしめることによ
り高ａｌｌＩＮ型（Ｎ÷）領域３７が形成されるために
、電流はこのＮ型（Ｎ÷）領域を流れることになり、高
抵抗ドレイン領域に起因する比抵抗を減少でき、電流通
路のオン抵抗が減少する利点を有する。
領域に前記ヒ素等のＮ型不純物を含有せしめることによ
り高ａｌｌＩＮ型（Ｎ÷）領域３７が形成されるために
、電流はこのＮ型（Ｎ÷）領域を流れることになり、高
抵抗ドレイン領域に起因する比抵抗を減少でき、電流通
路のオン抵抗が減少する利点を有する。
なお、前記各実施例ではＮ型基板上にＰ型のウェル領域
を形成してなるものであるが、前記とは逆にＰ！Ｉ！Ｊ
基板上にＮ型のウェル領域を形成するようにしたＰチャ
ンネル縦型ＭＯ８ＦＥＴにも適用できることは勿論であ
る。
を形成してなるものであるが、前記とは逆にＰ！Ｉ！Ｊ
基板上にＮ型のウェル領域を形成するようにしたＰチャ
ンネル縦型ＭＯ８ＦＥＴにも適用できることは勿論であ
る。
以上、実施例により詳細に説明したように、本発明に係
わる縦型ＭＯ８ＦＥＴにあっては、半導体基体表面にお
ける隣合うチャンネル形成用のウェル領域間に被覆形成
されるゲート酸化膜のほぼ中心部所定領域の厚さを、他
の部分の厚さよりも局部的に厚くし、これによりゲート
電極膜とドレイン領域との対向距離を離隔せしめてなる
ものであるから、ゲート・ドレイン間の帰還容量を大幅
に低減させ、スイッチングの高速化を図ることができる
とともに、その製造方法も在来の２重拡散法によること
が可能であるため、歩留り良く製造できる等の効果を有
する。
わる縦型ＭＯ８ＦＥＴにあっては、半導体基体表面にお
ける隣合うチャンネル形成用のウェル領域間に被覆形成
されるゲート酸化膜のほぼ中心部所定領域の厚さを、他
の部分の厚さよりも局部的に厚くし、これによりゲート
電極膜とドレイン領域との対向距離を離隔せしめてなる
ものであるから、ゲート・ドレイン間の帰還容量を大幅
に低減させ、スイッチングの高速化を図ることができる
とともに、その製造方法も在来の２重拡散法によること
が可能であるため、歩留り良く製造できる等の効果を有
する。
第１図は従来の縦型ＭＯ８ＦＥＴの一般的構造を示す断
面図、第２図は本発明に係わる縦型ＭＯ８ＦＥＴの一実
施例を示す素子断面２図、第３図（Ａ）〜（Ｇ）はこの
発明ニ係わルＭＯ８Ｆ Ｅ Ｔの各製造工程を示す断面
図、第４図はこの発明の他の実施例による断面図である
。 ２０．２１・・・半導体基板 ２５・・・・・・・・・・・・厚い酸化、、絶縁膜領域
。 ２９・・・・・・・・・・・・ウェル領域３３・・・・
・・・・・・・・ソース領域特許出願人 手続補正間（方式） １．事件の表示 特願昭５８−２５３３６号２、発
明の名称 縦型ＭＯ８ＦＥＴ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県横浜市神奈用区宝町２番地名 称
（３９９）日産自動車株式会社代表者 石 原 俊 ４、代理人〒１０１ 住 所 東京都千代田区内神田１丁目１５番１６号６
、補正の対象 図面 ７、補正の内容
面図、第２図は本発明に係わる縦型ＭＯ８ＦＥＴの一実
施例を示す素子断面２図、第３図（Ａ）〜（Ｇ）はこの
発明ニ係わルＭＯ８Ｆ Ｅ Ｔの各製造工程を示す断面
図、第４図はこの発明の他の実施例による断面図である
。 ２０．２１・・・半導体基板 ２５・・・・・・・・・・・・厚い酸化、、絶縁膜領域
。 ２９・・・・・・・・・・・・ウェル領域３３・・・・
・・・・・・・・ソース領域特許出願人 手続補正間（方式） １．事件の表示 特願昭５８−２５３３６号２、発
明の名称 縦型ＭＯ８ＦＥＴ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県横浜市神奈用区宝町２番地名 称
（３９９）日産自動車株式会社代表者 石 原 俊 ４、代理人〒１０１ 住 所 東京都千代田区内神田１丁目１５番１６号６
、補正の対象 図面 ７、補正の内容
Claims (1)
- （１）ゲート電極膜をマスクとして２重拡散法によりチ
ャンネル形成用のウェル領域を形成するとともに、該ウ
ェル領域内にソース領域を形成してなる縦型ＭＯ８ＦＥ
Ｔにおいて； 前記隣合うチャンネル形成用のウェル領域間に被覆形成
されるゲート酸化膜のほぼ中心部所定領域の厚さを、他
の部分の厚さよりも局部的に厚くして、ゲート電極膜と
ドレイン領域との対向距離を離隔せしめてなることを特
徴とする縦型ＭＯ８ＦＥＴ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025336A JPS59151466A (ja) | 1983-02-17 | 1983-02-17 | 縦型ｍｏｓｆｅｔ |
| DE8484100612T DE3465225D1 (en) | 1983-02-17 | 1984-01-20 | A vertical-type mosfet and method of fabricating the same |
| EP84100612A EP0119400B1 (en) | 1983-02-17 | 1984-01-20 | A vertical-type mosfet and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025336A JPS59151466A (ja) | 1983-02-17 | 1983-02-17 | 縦型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151466A true JPS59151466A (ja) | 1984-08-29 |
Family
ID=12163071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025336A Pending JPS59151466A (ja) | 1983-02-17 | 1983-02-17 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151466A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645070A (en) * | 1987-06-26 | 1989-01-10 | Nec Corp | Vertical insulated gate field effect transistor |
| JPH0256971A (ja) * | 1988-08-22 | 1990-02-26 | Ricoh Co Ltd | 縦型２重拡散ｍｏｓｆｅｔ |
| JPH02216871A (ja) * | 1989-02-17 | 1990-08-29 | Fuji Electric Co Ltd | パワーｍｏｓｆｅｔ |
| JPH04125972A (ja) * | 1990-09-17 | 1992-04-27 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子の製造方法 |
-
1983
- 1983-02-17 JP JP58025336A patent/JPS59151466A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645070A (en) * | 1987-06-26 | 1989-01-10 | Nec Corp | Vertical insulated gate field effect transistor |
| JPH0256971A (ja) * | 1988-08-22 | 1990-02-26 | Ricoh Co Ltd | 縦型２重拡散ｍｏｓｆｅｔ |
| JPH02216871A (ja) * | 1989-02-17 | 1990-08-29 | Fuji Electric Co Ltd | パワーｍｏｓｆｅｔ |
| JPH04125972A (ja) * | 1990-09-17 | 1992-04-27 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子の製造方法 |
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