JPH02216871A - パワーｍｏｓｆｅｔ - Google Patents

パワーｍｏｓｆｅｔ

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JPH02216871A
JPH02216871A JP1037650A JP3765089A JPH02216871A JP H02216871 A JPH02216871 A JP H02216871A JP 1037650 A JP1037650 A JP 1037650A JP 3765089 A JP3765089 A JP 3765089A JP H02216871 A JPH02216871 A JP H02216871A
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JP
Japan
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oxide film
layer
channel
thickness
film
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JP1037650A
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English (en)
Inventor
Naoto Fujisawa
藤沢　尚登
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板の表面上にＭＯ３構造を有し、そ
の面にソース電極を基板の裏面にドレイン電極を存する
パワーＭＯＳ　Ｆ　ＥＴに関する。
〔従来の技術〕
パワーＭＯＳ　Ｆ　ＥＴの単一セルは第２図に示すよう
な構造を有し、Ｎ゛層ｌ上に積層されたドレイン層２の
表面部に間隔を置いてＰ形チャネル層３が形成され、さ
らにそのチャネル層３の表面部に選択的にＮ′″ソース
層４が形成されている。
このソース層４とＮ層２０間のチャネル層にチャネル（
Ｎチャネル）が生ずるように、その上にゲート酸化膜５
１を介してポリシリコンなどからなるゲート電極６が設
けられ、その上を酸化膜５２が覆う、さらに、この酸化
膜５２を覆い、ソース層４の一部分とチャネル層３の一
部分に接触するソース電極７が形成されている。裏面側
のＮ°層にはドレイン電極８が接触している。
〔発明が解決しようとする課題〕
このようなパワーＭＯ３ＦＥＴにはゲート電極６と半導
体基板との間に酸化膜が存在するのでソース電極７とゲ
ート電極６の問およびドレイン電極８とゲート電極６の
間に容量が存在し、両容量が直列に、そして半導体基板
内の接合容量と並列にソース電極７とドレイン電極８の
間に入る。パワーＭＯ３ＦＥＴのスイッチング速度は容
量の充放電速度で決まり、容量が高くなるとスイッチン
グ速度が遅くなるから、高周波スイッチングの場合は容
量の低減が必要である。しかしチャネル形成部の上の酸
化膜厚を厚くするとオン抵抗が高くなるというトレード
オフの関係がある。この関係を打破するため、第３図に
示すように、ゲート電極６を逆Ｕ字状にしチャネル形成
部の上坂外に酸化膜の厚い部分５３を形成する。あるい
は第４図のようにゲート電極６を二つに分けその間を厚
い酸化１１１５３で壇める。しかし第３図に示す方法も
第４図に示す方法も厚い酸化膜５３を薄いゲート酸化膜
５１成膜後ＣＶＤ法により堆積させねばならず、緻密で
厚さの精度の高い酸化膜が得られず、オン抵抗が高くな
りがちである。
本発明の目的は、上述の欠点を除去し、緻密な酸化膜で
チャネル形成部上は薄くその間の領域では軍い酸化膜を
形成し、オン抵抗が小さくスイッチング速度の速いパワ
ーＭＯ３ＦＥＴを提供することにある。
（１１１１１を解決するための手段〕 上述の目的を達成するために、本発明は、半導体基板の
第一導電形のドレイン層の表面部に間隔を置いて二つの
第二導電形のチャネル層を有し、そのチャネル層の表面
部にそれぞれ選択的にソース層が形成され、チャネル層
のドレイン層とソース層の間の上には薄い酸化膜、チャ
ネル層相互間の上には厚い酸化膜を介してゲート電極が
設けられるパワーＭＯ３ＦＥＴにおいて、酸化膜はＬＯ
ＣＯＳ法により形成され、厚い酸化膜の厚さが４０００
Å以下であるものとする。
〔作用〕
ＬＯＣＯＳ法によって酸化膜を形成するので、ドレイン
層の上に形成される厚い酸化膜も緻密で厚さの精度が高
く、その犀さを４０００Å以下と規定することによりオ
ン抵抗の上昇を抑え、かつドレイン電極とゲート電極間
の容量を適度に小さくすることができる。
〔実施例〕
第１図は本発明の一実施例のＮチャネルパワーＭＯＳＦ
ＥＴを示し、第２図、第３図と共通の部分は同一の符号
が付されている。この場合はチャネル層３の上を窒化膜
のマスクで覆い、チャネル層間のドレイン層２をエツチ
ングしたのち高温酸化により厚い酸化膜５３を形成する
。窒化膜マスクはこの高温酸化雰囲気中で十分な耐性を
もつ、酸化１１５３の膜厚は加熱時間および温度により
調整する０次いで窒化膜を除去し、同様に高温酸化でゲ
ート酸化膜５１を形成する。その後ポリシリコンなどで
ゲート電極６を形成し、その上をゲート、ソース間絶縁
のためのＣＶＤ酸化膜５２で覆う、ソース電極７．ドレ
イン電極８の形成は従来と同様である。このＭＯＳＦＥ
Ｔでドレイン層２の上の酸化１１５３の厚さが４０００
Å以下になるように限定すると、例えば５００ｖ耐圧の
ｎチャネルＭＯＳＦＥＴでゲート酸化膜５１の厚さを１
０００人とした場合、第２図のように酸化膜の厚さが一
様である場合に比してオン抵抗の上昇を１割程度に留め
ることができ、かつソース・ドレイン電極間の容量を４
割程度下げられることが計算の上で明らかである。
〔発明の効果〕
本発明によれば、酸化膜の形成にＬＯＣＯ５法を用いゐ
ことにより、ドレイン層とゲート電極の間の酸化膜を緻
密でかつ４０００Å以下の所定の厚さにＨａすることが
でき、オン抵抗の上昇を抑制してソース・ドレイン電極
間容量を低減し、スイッチング速度の速いＭＯＳＦＥＴ
を得ることができる。もちろん、ＰチャネルパワーＭＯ
３ＦＥＴにおいても同様の効果が得られる。
【図面の簡単な説明】
第１図は本発明の一実施例のパワーＭＯ３ＦＰ。 Ｔの単一セルの断面図、第２図は従来のパワーＭＯ３Ｆ
ＥＴの単一セルの断面図、第３図、第４図はそれぞれ異
なる従来のパワーＭＯ３ＦＥＴの単一セルの断面図であ
る。 ２ニドレイン層、３：チャネル層、４：ソース層、５１
：ゲート酸化膜、５２：被覆酸化膜、５３：厚い酸化膜
、６：ゲート電極、７：ソース電極、第１聞 第３胆

Claims (1)

    【特許請求の範囲】
  1. １）半導体基板の第一導電形のドレイン層の表面部に間
    隔を置いて二つの第二導電形のチャネル層を有し、その
    チャネル層の表面部にそれぞれ選択的にソース層が形成
    され、チャネル層のドレイン層とソース層の間の上には
    薄い酸化膜、チャネル層相互間の上には厚い酸化膜を介
    してゲート電極が設けられるものにおいて、酸化膜はＬ
    ＯＣＯＳ法により形成され、厚い酸化膜の厚さが４００
    ０Å以下であることを特徴とするパワーＭＯＳＦＥＴ。
JP1037650A 1989-02-17 1989-02-17 パワーｍｏｓｆｅｔ Pending JPH02216871A (ja)

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