WO2013146445A1 - 半導体装置 - Google Patents

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basic layer
silicon carbide
semiconductor
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原田　祐一
憲幸 岩室
保幸 星
原田　信介
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富士電機株式会社
独立行政法人産業技術総合研究所
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    • H01L29/0878—Impurity concentration or distribution

Definitions

  • the present invention relates to a semiconductor device used as a switching device.
  • a vertical MOSFET insulated gate field effect transistor
  • a source electrode and a gate electrode formed via a gate insulating film are provided on one surface of a semiconductor
  • a drain electrode is provided on the other surface of the semiconductor
  • the semiconductor is N-type or A basic layer that exhibits the function of one conductivity type of the P type, and a first layer that is partially formed on one surface of the basic layer and functions as the other of the N type or P type.
  • a first portion, and a second portion that is partially formed on the surface of the first portion to exhibit the function of the one conductivity type and to which the source electrode is connected.
  • One surface of the semiconductor substrate, the surface of the first portion, and the surface of the second portion are exposed as constituent surfaces of the one surface of the semiconductor, and the first portion is exposed to the one surface of the basic layer and the second portion.
  • Those provided with the drain electrode on the other surface of the base layer has been proposed (e.g., see Patent Document 1 (FIG. 3, etc.)).
  • FIG. 10 is a cross-sectional view showing a cross-sectional structure of a conventional MOSFET.
  • a conventional MOSFET As shown in FIG. 10, specifically, in the vertical MOSFET, as a semiconductor basic layer, an N-type SiC substrate 1 and an N-type SiC layer formed on one surface of the N-type SiC substrate 1 are used. 2 is used. A plurality of P-type regions 3 are formed as first portions on the surface layer of the N-type SiC layer 2 (surface layer opposite to the N-type SiC substrate 1 side). An N-type source region 4 and a P-type contact region 5 are formed as a second portion on the surface layer of the P-type region 3 (surface layer opposite to the N-type SiC substrate 1 side).
  • a source electrode 8 is formed on the surfaces of the N-type source region 4 and the P-type contact region 5. Also, one surface of the N-type SiC layer 2 (surface opposite to the N-type SiC substrate 1 side) and the surface of the P-type region 3 between the N-type SiC layer 2 and the N-type source region 4 A gate electrode 7 is formed through a gate insulating film 6. A drain electrode 9 is formed on the other surface (back surface) of the N-type SiC substrate 1.
  • FIG. 11 is a sectional view showing a sectional structure of another conventional MOSFET.
  • a semiconductor basic layer having an N-type SiC layer 2 formed on one surface of an N-type SiC substrate 1 is used.
  • a plurality of P-type regions 10 (first portions) are formed on the surface layer of layer 2 (surface layer opposite to the N-type SiC substrate 1 side).
  • a P-type SiC layer 11 (first portion) is formed on the surface of each P-type region 10 and the surface of the N-type SiC layer 2 (surface opposite to the N-type SiC substrate 1 side).
  • N-type source region 4 and a P-type contact region 5 are formed as second portions on the surface layer of the P-type SiC layer 11 (surface layer opposite to the N-type SiC substrate 1 side).
  • a source electrode 8 is formed on the surfaces of the N-type source region 4 and the P-type contact region 5.
  • an N-type region 12 is formed in a region where the N-type SiC layer 2 exists and the N-type SiC layer 2 faces without the P-type region 10 being formed.
  • a gate electrode 7 is formed on the surface of the N-type region 12 and the surface of the P-type SiC layer 11 between the N-type region 12 and the N-type source region 4 with a gate insulating film 6 interposed therebetween.
  • a drain electrode 9 is formed on the other surface (back surface) of the N-type SiC substrate 1.
  • An object of the present invention is to provide a semiconductor device capable of improving the dielectric breakdown resistance and reliability of an insulating film while maintaining its original function as a MOSFET in order to eliminate the above-described problems caused by the prior art.
  • a semiconductor device has the following characteristics.
  • the semiconductor is partially formed on a basic layer that exhibits a function of one conductivity type of N-type or P-type, and a surface layer on one surface of the basic layer, and is of N-type or P-type
  • the one surface of the basic layer, the surface of the first portion, and the surface of the second portion are exposed as constituent surfaces of the one surface of the semiconductor, and the first portion is one of the surfaces of the basic layer. On the surface side, it is disposed so as to be sandwiched between the basic layer and the second portion. Further, the other surface of the basic layer is the other surface of the semiconductor, and the gate electrode is disposed on the surface of the first portion in a state where one surface of the basic layer is excluded from an object to be disposed. Yes.
  • one surface of the basic layer is exposed as a strip-shaped basic layer partial surface on one surface of the semiconductor, and on both sides in the width direction of the basic layer partial surface.
  • the surface of the first portion and the surface of the second portion are sequentially arranged toward the outer sides in the width direction of the basic layer portion surface, respectively, and the surfaces of the first portions and the surfaces of the second portions are respectively arranged.
  • the base layer part surface extends in the extending direction.
  • a plurality of the basic layer partial surfaces are provided on one surface of the semiconductor, and the basic layer partial surfaces are parallel to each other while being spaced apart from each other. It is arranged.
  • a plurality of the basic layer partial surfaces are provided on one surface of the semiconductor, and the plurality of basic layer partial surfaces are arranged in parallel at intervals.
  • the outer row and the intermediate row positioned between the pair of outer rows are arranged.
  • Each of the outer rows is arranged at an interval outward in the width direction with the basic layer partial surfaces facing each other while aligning the width direction.
  • the basic layer partial surfaces are provided between the adjacent basic layer partial surfaces in the outer rows, respectively, and extend in the juxtaposition direction.
  • the basic layer includes a silicon carbide substrate that exhibits a function of one conductivity type, and an impurity concentration in one surface of the silicon carbide substrate in the silicon carbide substrate.
  • the first silicon carbide layer is formed in a state where the concentration is lower than the impurity concentration and exhibits the function of one conductivity type.
  • the drain electrode is connected to the other surface of the silicon carbide substrate, and the first portion is formed inside the first silicon carbide layer.
  • the first portion is formed inside the first silicon carbide layer and exhibits a function of the other conductivity type, and the first silicon carbide.
  • a second silicon carbide layer formed on the surface of the layer and the surface of the first region and exhibiting the function of the other conductivity type.
  • the second portion is formed inside the second silicon carbide layer, and the basic layer is formed inside the second silicon carbide layer and is connected to the first silicon carbide layer and is similar to the basic layer. It includes an extended region that exhibits the function of one of the conductivity types.
  • the gate electrode is disposed on the surface of the first portion, by applying a voltage higher than a certain value (threshold voltage) to the gate electrode, the second electrode immediately below the gate electrode is applied.
  • a voltage higher than a certain value (threshold voltage) to the gate electrode, the second electrode immediately below the gate electrode is applied.
  • a channel which is an inversion layer is formed in the surface layer of one part, current can flow between the source electrode and the drain electrode through the channel, and the channel is extinguished by stopping the voltage application to the gate electrode.
  • current can be prevented from flowing (original function as a MOSFET).
  • the present invention since one surface of the basic layer is excluded from the gate electrode arrangement target, a high voltage is applied between the drain electrode and the gate electrode due to voltage application to the gate electrode being stopped. Is not applied, and a large electric field is not applied to the gate insulating film. For this reason, while maintaining the original function as MOSFET, the breakdown tolerance of a gate insulating film can be improved and the reliability of a gate insulating film can be improved.
  • one surface of the basic layer is exposed as a strip-shaped basic layer partial surface on one surface of the semiconductor, and the basic layer partial surface is exposed on both sides in the width direction.
  • the surface of the first portion and the surface of the second portion are sequentially arranged toward the outer sides in the width direction of the layer portion surface, and the surface of each first portion and the surface of each second portion extend from the basic layer portion surface. It is preferable to extend in the direction.
  • the basic layer partial surface can be used as a common surface for the surface of the first portion and the surface of the second portion on both sides in the width direction, and the semiconductor device can be simplified. it can.
  • each basic layer partial surface is used as a common surface for the surface of the first portion and the surface of the second portion on both sides in the width direction, thereby simplifying the entire semiconductor device. be able to.
  • a plurality of basic layer partial surfaces are provided on one surface of the semiconductor, and the plurality of basic layer partial surfaces are arranged in parallel at intervals.
  • an intermediate row positioned between the pair of outer rows, and each outer row is spaced outwardly in the width direction with the base layer partial surfaces facing each other while aligning the width direction.
  • the intermediate row preferably has a base layer partial surface provided between each adjacent basic layer partial surface in each outer row and extends in the juxtaposition direction.
  • each basic layer partial surface in each outer row, can be used not only as a common surface for the surface of the first portion and the surface of the second portion on both sides in the width direction,
  • the surface of the first portion and the surface of the second portion used in the outer row of the first row can be used as a common surface for each base layer partial surface in the middle row. For this reason, simplification of the semiconductor device as a whole can be further achieved.
  • the semiconductor device of the present invention it is possible to improve the dielectric breakdown resistance and reliability of the insulating film while maintaining the original function as the MOSFET.
  • FIG. 1 is a plan view showing a MOSFET in the first embodiment of the present invention.
  • FIG. 2 is an enlarged cross-sectional view showing a cross-sectional structure taken along line A-A ′ of FIG.
  • FIG. 3 is a plan view showing a MOSFET according to the second embodiment of the present invention.
  • 4 is an enlarged cross-sectional view showing a cross-sectional structure taken along the line A-A ′ of FIG.
  • FIG. 5 is an enlarged cross-sectional view showing a cross-sectional structure taken along line B-B ′ of FIG.
  • FIG. 6 is a plan view showing a MOSFET in the third embodiment of the present invention.
  • FIG. 7 is an enlarged sectional view showing a sectional structure taken along the line A-A ′ of FIG. FIG.
  • FIG. 8 is an enlarged sectional view showing a sectional structure taken along line B-B ′ of FIG. 6.
  • FIG. 9 is a cross-sectional view (corresponding to the cross-sectional structure taken along the line A-A ′ of FIG. 6) showing the MOSFET according to the fourth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a cross-sectional structure of a conventional MOSFET.
  • FIG. 11 is a cross-sectional view showing a cross-sectional structure of another conventional MOSFET.
  • FIGS. 10 and 11 show the same components as those of the conventional structure shown in FIGS. 10 and 11.
  • the first conductivity type is described as N-type and the second conductivity type is described as P-type, it is also possible to reverse this.
  • FIG. 1 is a plan view showing a MOSFET in the first embodiment of the present invention.
  • FIG. 2 is an enlarged cross-sectional view showing a cross-sectional structure taken along line AA ′ of FIG.
  • a basic layer in which an N-type SiC layer 2 is formed on the front surface side (one surface side) of an N-type SiC substrate 1 is used.
  • a plurality of P-type regions 3 are formed as first portions on the surface layer of the N-type SiC layer 2 (surface layer opposite to the N-type SiC substrate 1 side).
  • N-type source region 4 and a P-type contact region 5 as second portions are selectively formed on the surface layer of the P-type region 3 (surface layer opposite to the N-type SiC substrate 1 side), respectively. Yes.
  • a source electrode 8 is formed on the surfaces of the N-type source region 4 and the P-type contact region 5.
  • a gate electrode 7 is formed only on the surface of the P-type region 3 via a gate insulating film (oxide film) 6.
  • Drain electrode 9 is formed on the back side (the other side) of N-type SiC substrate 1. In this case, the impurity concentration such as the nitrogen ion concentration in the N-type SiC layer 2 is formed to be lower than the impurity concentration in the N-type SiC substrate 1.
  • the vertical MOSFET according to the first embodiment when a positive voltage is applied to the drain electrode 9 with respect to the source electrode 8 and a voltage equal to or lower than the gate threshold is applied to the gate electrode 7. Is a state in which the PN junction (see FIG. 2) between the P-type region 3 and the N-type SiC layer 2 is reverse-biased, so that no current flows.
  • a voltage equal to or higher than the gate threshold is applied to the gate electrode 7
  • an inversion layer is formed on the surface of the P-type region 3 immediately below the gate electrode 7, and a current flows.
  • the vertical MOSFET according to the first embodiment can perform the switching operation of the MOSFET by the voltage applied to the gate electrode 7 and can perform the original function as the MOSFET.
  • the gate electrode 7 is disposed only on the surface of the P-type region 3, and the surface of the N-type SiC layer 2, which is a part of the surface as the basic layer, is the gate electrode 7. Since it is excluded from the arrangement target, a high voltage is not applied between the drain electrode 9 and the gate electrode 7 due to the voltage application to the gate electrode 7 being stopped, and a large electric field is applied to the gate insulating film 6. Things will disappear. Thereby, the gate insulating film 6 does not break down, and the reliability of the element is improved.
  • the gate electrode 7 may be disposed on the surface of the P-type region 3 including the surface other than the surface of the P-type region 3 except for the surface of the N-type SiC layer 2.
  • the gate insulating film 6 may also be disposed on the surface of the N-type SiC layer 2.
  • the surface of the N-type SiC layer 2 is exposed as a strip-shaped partial surface, and P on both sides in the width direction of the partial surface.
  • the type region 3 (gate insulating film 6 and gate electrode 7), the N-type source region 4 and the source electrode 8 are arranged in parallel (arranged in stripes).
  • the width direction is a direction perpendicular to a direction in which a partial surface where the surface of the N-type SiC layer 2 is exposed (hereinafter referred to as a partial surface of the surface of the N-type SiC layer 2) extends in a strip shape. Therefore, the partial surface of the surface of the N-type SiC layer 2 is common to the P-type region 3 (gate insulating film 6 and gate electrode 7), N-type source region 4 and source electrode 8 on both sides in the width direction.
  • the semiconductor device can be simplified.
  • the gate electrode is disposed only on the surface of the P-type region, and the gate electrode 7 is not disposed on the surface of the N-type SiC layer. While maintaining the above, the breakdown tolerance of the gate insulating film can be improved and the reliability of the gate insulating film can be improved.
  • FIG. 3 is a plan view showing a MOSFET according to the second embodiment of the present invention.
  • 4 is an enlarged cross-sectional view showing a cross-sectional structure taken along line AA ′ of FIG.
  • FIG. 5 is an enlarged cross-sectional view showing a cross-sectional structure taken along line BB ′ of FIG.
  • the front surface structure of the MOSFET according to the first embodiment is a striped cell structure, whereas the surface of the N-type SiC layer 2 has four corners. It has a quadrangular cell structure exposed as a partial surface of the shape.
  • the portion where the gate electrode 7 is connected on the plane is also connected to the P-type region 3 (see comparison of FIGS. 3 to 5).
  • the gate is formed only on the surface of the P-type region 3. Since the electrode 7 is disposed and the surface of the N-type SiC layer 2 is excluded from the arrangement target of the gate electrode 7, the same characteristics as those of the first embodiment are obtained with respect to the dielectric breakdown resistance and reliability of the gate insulating film 6. Can do.
  • the front surface structure may be a polygonal or circular cell structure in addition to the quadrangular cell structure.
  • a plurality of N-type SiC layer 2 surfaces are exposed as a band-shaped partial surface in a plane, and a pair of outer sides where the partial surfaces of the N-type SiC layer 2 surface are juxtaposed at intervals.
  • a row upper and lower rows in FIG. 3
  • an intermediate row a row between the upper and lower rows in FIG. 3 positioned between the pair of outer rows.
  • Each outer row is arranged with an interval outward in the width direction with the partial surfaces of the surface of the N-type SiC layer 2 facing each other while aligning the width direction.
  • the partial surfaces of the surface of the N-type SiC layer 2 are provided between the partial surfaces of the surfaces of the adjacent N-type SiC layers 2 in the respective outer rows and extend in the parallel direction. Therefore, in each outer row, the partial surface of each N-type SiC layer 2 surface is used in common with the surface of P-type region 3, the surface of N-type source region 4, etc. on both sides in the width direction. Not only can the surface of the P-type region 3 and the surface of the N-type source region 4 used in the pair of outer rows be used in common with the partial surface of the surface of each N-type SiC layer 2 in the middle row. it can. For this reason, simplification of the semiconductor device as a whole can be further achieved.
  • FIG. 6 is a plan view showing a MOSFET in the third embodiment of the present invention.
  • FIG. 7 is an enlarged cross-sectional view showing a cross-sectional structure taken along line AA ′ of FIG.
  • FIG. 8 is an enlarged sectional view showing a sectional structure taken along line BB ′ of FIG.
  • the planar structure is the same as the MOSFET plan view (FIG. 3) in the second embodiment, but the internal structure is different.
  • a basic layer in which an N-type SiC layer 2 is formed on the surface of an N-type SiC substrate 1 is used, and a surface layer of the N-type SiC layer 2 (with respect to the N-type SiC substrate 1 side).
  • a plurality of P-type regions 10 are formed on the opposite surface layer.
  • a P-type SiC layer 11 is formed on the surface of the P-type region 10.
  • An N-type region 12 is formed in the P-type SiC layer 11 so as to penetrate the P-type SiC layer 11 in the depth direction and reach the N-type SiC layer 2.
  • the N-type region 12 is preferably higher in concentration than the N-type SiC layer 2.
  • N-type region 12 serves as a storage layer, and since the storage layer has a high concentration, the on-resistance in the storage layer portion can be reduced.
  • An N-type source region 4 and a P-type contact region 5 are selectively formed on the surface layer of the P-type SiC layer 11 (surface layer opposite to the N-type SiC substrate 1 side).
  • a source electrode 8 is formed on the surfaces of the N-type source region 4 and the P-type contact region 5.
  • a gate electrode 7 is formed on the surface of the P-type SiC layer 11 with a gate insulating film 6 interposed therebetween. As shown in FIG. 8, an N-type region 12 is formed in a region under the gate electrode 7 that connects cells.
  • the P-type SiC layer 11 is formed without being separated by the N-type region 12.
  • a drain electrode 9 is formed on the back side of the N-type SiC substrate 1.
  • the relationship among the impurity concentrations of the P-type SiC layer 11, the P-type region 10, and the P-type contact region 5 is P-type SiC layer 11 ⁇ P-type region 10 ⁇ P-type contact region 5.
  • the P-type region 10 and the P-type SiC layer 11 constitute a first portion
  • the N-type source region 4 constitutes a second portion.
  • the gate electrode 7 is disposed only on the surface of the P-type SiC layer 11, and the surface of the N-type region 12 Is removed from the arrangement target of the gate electrode 7, the same characteristics as those of the first embodiment can be obtained with respect to the dielectric breakdown resistance and reliability of the gate insulating film 6.
  • the front surface structure may be a polygonal or circular cell structure in addition to the quadrangular cell structure, or a striped cell structure as in the first embodiment. Good.
  • FIG. 9 is a cross-sectional view (corresponding to the cross-sectional structure taken along the line AA ′ of FIG. 6) showing the MOSFET according to the fourth embodiment of the present invention.
  • the planar structure is the same as the MOSFET plan view (FIG. 6) in the second embodiment, but the internal structure is different.
  • the structure of the gate electrode 7 portion that connects the cells is different from that in the third embodiment, and the N-type region 12 is formed and the P-type SiC layer 11 is separated.
  • the P-type region 10 formed in the N-type SiC layer 2 is formed so as to be connected without being separated by the N-type SiC layer 2.
  • the P-type SiC layer Since the gate electrode 7 is disposed only on the surface 11 and the surface of the N-type region 12 is excluded from the arrangement target of the gate electrode 7, the dielectric breakdown resistance and reliability of the gate insulating film 6 are the same as in the first embodiment. Characteristics can be obtained.
  • the semiconductor device according to the present invention is useful for a power semiconductor device used as a switching device.
  • N-type silicon carbide substrate (basic layer) 2 N-type silicon carbide layer (basic layer) 3 P-type region (first part) 4 N-type source region (second part) 6 Gate insulating film (insulating film) 7 Gate electrode 8 Source electrode 9 Drain electrode 10 P-type base region (first portion) 11 P-type silicon carbide layer (first part) 12 N-type region (basic layer)

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Abstract

　基本層としてＮ型ＳｉＣ基板（１）のおもて面側の表面層にＮ型ＳｉＣ層（２）が形成されたものを用い、そのＮ型ＳｉＣ層（２）の表面にＰ型領域（３）を形成し、Ｐ型領域（３）の表面層にＮ型ソース領域（４）を選択的に形成する。さらにＮ型ソース領域（４）の表面にソース電極（８）を形成し、Ｎ型ＳｉＣ基板（１）の裏面側（他方の面側）にドレイン電極（９）を形成する。その上で、ゲート電極（７）に関しては、Ｐ型領域（３）表面にのみゲート絶縁膜（酸化膜）（６）を介して形成する。このようにして、ゲート電極（７）への電圧印加停止等によってドレイン電極（９）とゲート電極（７）との間に高電圧が印加されることを無くし、ゲート絶縁膜（６）に大きな電界が掛かることを無くす。これにより、ＭＯＳＦＥＴとしての本来の機能を維持しつつ、絶縁膜の絶縁破壊耐量及び信頼性を向上させる半導体装置を提供することができる。

Description

半導体装置
　本発明は、スイッチングデバイスとして用いられる半導体装置に関する。
　半導体装置としては、縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）が広く知られている。縦型ＭＯＳＦＥＴとして、半導体の一方の面に、ソース電極と、ゲート絶縁膜を介して形成されるゲート電極とを設け、当該半導体の他方の面にドレイン電極を設け、その半導体に、Ｎ型又はＰ型のうちの一方の導電型の機能を発揮する基本層と、当該基本層における一方の面に部分的に形成されてＮ型又はＰ型のうちの他方の導電型の機能を発揮する第１部分と、当該第１部分の表面に部分的に形成されて前記一方の導電型の機能を発揮すると共にその表面に前記ソース電極が接続される第２部分と、を備えさせ、前記基本層における一方の面、前記第１部分の表面及び前記第２部分の表面を、前記半導体の一方の面の構成面として露出させ、前記第１部分を前記基本層における一方の面と前記第２部分の表面とにより挟まれるように配置し、前記基本層における他方の面に前記ドレイン電極を設けたものが提案されている（例えば、下記特許文献１（図３等）参照）。
　図１０は、従来のＭＯＳＦＥＴの断面構造を示す断面図である。図１０に示すように、具体的には、前記縦型ＭＯＳＦＥＴにおいては、半導体の基本層として、Ｎ型ＳｉＣ基板１と、そのＮ型ＳｉＣ基板１の一方の面に形成されるＮ型ＳｉＣ層２と、からなるものが用いられている。Ｎ型ＳｉＣ層２の表面層（Ｎ型ＳｉＣ基板１側に対して反対側の表面層）に第１部分として複数のＰ型領域３が形成されている。Ｐ型領域３の表面層（Ｎ型ＳｉＣ基板１側に対して反対側の表面層）には第２部分としてのＮ型ソース領域４とＰ型コンタクト領域５とが形成されている。Ｎ型ソース領域４とＰ型コンタクト領域５との表面にソース電極８が形成されている。また、Ｎ型ＳｉＣ層２の一方の面（Ｎ型ＳｉＣ基板１側に対して反対側の面）、及びそのＮ型ＳｉＣ層２とＮ型ソース領域４との間のＰ型領域３の表面には、ゲート絶縁膜６を介してゲート電極７が形成されている。Ｎ型ＳｉＣ基板１の他方の面（裏面）には、ドレイン電極９が形成されている。
　また、図１１は、従来の別のＭＯＳＦＥＴの断面構造を示す断面図である。図１１に示すように、別の縦型ＭＯＳＦＥＴにおいては、半導体の基本層として、Ｎ型ＳｉＣ基板１の一方の面にＮ型のＳｉＣ層２が形成されたものが用いられ、そのＮ型ＳｉＣ層２の表面層（Ｎ型ＳｉＣ基板１側に対して反対側の表面層）に複数のＰ型領域１０（第１部分）が形成されている。各Ｐ型領域１０の表面及びＮ型ＳｉＣ層２の表面（Ｎ型ＳｉＣ基板１側に対して反対側の面）にＰ型ＳｉＣ層１１（第１部分）が形成されている。Ｐ型ＳｉＣ層１１の表面層（Ｎ型ＳｉＣ基板１側に対して反対側の表面層）に第２部分としてのＮ型ソース領域４とＰ型コンタクト領域５とが形成されている。Ｎ型ソース領域４とＰ型コンタクト領域５との表面にソース電極８が形成されている。一方、Ｐ型ＳｉＣ層１１において、Ｐ型領域１０が形成されずにＮ型ＳｉＣ層２が存在してそのＮ型ＳｉＣ層２が臨んでいる領域では、Ｎ型領域１２が形成されている。Ｎ型領域１２の表面、及び、Ｎ型領域１２とＮ型ソース領域４との間のＰ型ＳｉＣ層１１の表面にゲート絶縁膜６を介してゲート電極７が形成されている。Ｎ型ＳｉＣ基板１の他方の面（裏面）には、ドレイン電極９が形成されている。
　これら縦型ＭＯＳＦＥＴにおいては、ソース電極８に対してドレイン電極９に正の電圧が印加された状態でゲート電極７にゲート閾値以下の電圧が印加されている場合には、Ｐ型領域３とＮ型ＳｉＣ層２との間のＰＮ接合（図１０参照）、或いはＰ型ＳｉＣ層１１とＮ型領域１２の間とのＰＮ接合（図１１参照）が逆バイアスされた状態であるため電流は流れない。一方、ゲート電極７にゲート閾値以上の電圧を印加した場合、ゲート電極７直下のＰ型領域３表面（図１０参照）又はＰ型ＳｉＣ層１１表面（図１１参照）に反転層が形成されることになり、電流が流れる。このため、ゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる。
特開平１０－１０７２６３号公報
　しかしながら、上記ＭＯＳＦＥＴにおいては、ドレイン電極９に高電圧が印加された場合、特にＭＯＳＦＥＴ（ゲート電極７）をオフする際などにはドレイン電極９とゲート電極７との間で高電圧が印加された状態になる。この際、ゲート絶縁膜６に大きな電界が掛かると、ゲート絶縁膜６の絶縁破壊や、ゲート絶縁膜６の信頼性が著しく低下するおそれがある。
　本発明は、上述した従来技術による問題点を解消するため、ＭＯＳＦＥＴとしての本来の機能を維持しつつ、絶縁膜の絶縁破壊耐量及び信頼性を向上させることができる半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体の一方の面に形成されたソース電極と、前記半導体の一方の面に絶縁膜を介して形成されたゲート電極と、前記半導体の他方の面に形成されたドレイン電極と、を備えている。前記半導体は、Ｎ型又はＰ型のうちの一方の導電型の機能を発揮する基本層と、前記基本層における一方の面の表面層に部分的に形成されてＮ型又はＰ型のうちの他方の導電型の機能を発揮する第１部分と、前記第１部分の内部に部分的に形成され、一方の導電型の機能を発揮すると共に、前記ソース電極が接続される第２部分と、を有している。そして、前記基本層における一方の面、前記第１部分の表面及び前記第２部分の表面は、前記半導体の一方の面の構成面として露出され、前記第１部分は、前記基本層における一方の面側に、前記基本層と前記第２部分とに挟まれるようにして配置されている。さらに、前記基本層における他方の面が前記半導体の他方の面であり、前記ゲート電極は、前記第１部分の表面上に前記基本層における一方の面を配置対象から除いた状態で配置されている。
　この発明にかかる半導体装置は、上述した発明において、前記半導体の一方の面に、前記基本層における一方の面が帯状の基本層部分面として露出され、前記基本層部分面の幅方向両側に、当該基本層部分面の幅方向両側外方に向けて順次、前記第１部分の表面、前記第２部分の表面がそれぞれ配置され、前記各第１部分の表面及び前記各第２部分の表面が、前記基本層部分面の延び方向に延びていることを特徴とする。
　この発明にかかる半導体装置は、上述した発明において、前記半導体の一方の面に、前記基本層部分面が複数設けられ、前記各基本層部分面が、間隔をあけつつ、互いに平行となるように配置されていることを特徴とする。
　この発明にかかる半導体装置は、上述した発明において、前記半導体の一方の面に、前記基本層部分面が複数設けられ、複数の前記基本層部分面が、間隔をあけて並設される一対の外側列と、当該一対の外側列の間に位置される中間列と、をもって配置されている。前記各外側列は、前記基本層部分面が、その幅方向を揃えつつ対向させた状態でその幅方向外方に間隔をあけて配置されている。前記中間列は、前記基本層部分面が、前記各外側列における各隣り合う前記基本層部分面間にそれぞれ設けられてその並設方向に延びていることを特徴とする。
　この発明にかかる半導体装置は、上述した発明において、前記基本層が、一方の導電型の機能を発揮する炭化珪素基板と、前記炭化珪素基板の一方の面に不純物濃度を当該炭化珪素基板中の不純物濃度よりも低濃度にした状態で形成されて、一方の導電型の機能を発揮する第１炭化珪素層と、により構成されている。そして、前記炭化珪素基板の他方の面に前記ドレイン電極が接続され、前記第１炭化珪素層の内部に前記第１部分が形成されていることを特徴とする。
　この発明にかかる半導体装置は、上述した発明において、前記第１部分が、前記第１炭化珪素層の内部に形成されて他方の導電型の機能を発揮する第１領域と、前記第１炭化珪素層の表面及び前記第１領域の表面に形成されて他方の導電型の機能を発揮する第２炭化珪素層と、により構成されている。そして、前記第２部分が、前記第２炭化珪素層の内部に形成され、前記基本層が、前記第２炭化珪素層の内部に形成されて前記第１炭化珪素層に連なり当該基本層と同様の一方の導電型の機能を発揮する拡張領域を含んでいることを特徴とする。
　この発明によれば、ゲート電極が、第１部分の表面上に配置されていることから、ゲート電極に、ある値（しきい電圧）以上の電圧を印加することにより、ゲート電極の直下の第１部分の表面層に反転層であるチャネルを生じさせ、そのチャネルを通じてソース電極とドレイン電極との間に電流を流すことができ、ゲート電極への電圧印加を停止することにより、チャネルを消滅させて、電流を流さないようにすることができる（ＭＯＳＦＥＴとしての本来の機能）。
　また、この発明によれば、基本層における一方の面をゲート電極の配置対象から除いた状態とされることから、ゲート電極への電圧印加停止等によりドレイン電極とゲート電極との間に高電圧が印加されることが無くなり、ゲート絶縁膜に大きな電界が掛かることが無くなる。このため、ＭＯＳＦＥＴとしての本来の機能を維持しつつ、ゲート絶縁膜の破壊耐量を向上させると共にゲート絶縁膜の信頼性向上させることができる。
　また、この発明にかかる半導体装置は、上述した発明において、半導体の一方の面に、基本層における一方の面が帯状の基本層部分面として露出され、基本層部分面の幅方向両側に、基本層部分面の幅方向両側外方に向けて順次、第１部分の表面、第２部分の表面がそれぞれ配置され、各第１部分の表面及び各第２部分の表面が基本層部分面の延び方向に延ばされていることが好ましい。この発明によれば、基本層部分面を、その幅方向両側における第１部分の表面及び第２部分の表面に対して共通のものとして用いることができ、当該半導体装置の簡素化を図ることができる。
　また、この発明にかかる半導体装置は、上述した発明において、半導体の一方の面に、基本層部分面が複数設けられ、各基本層部分面が、間隔をあけつつ、互いに平行となるように配置されていることが好ましい。この発明によれば、各基本層部分面を、その幅方向両側における第１部分の表面及び第２部分の表面に対して共通のものとしてそれぞれ用いて、当該半導体装置全体としての簡素化を図ることができる。
　また、この発明にかかる半導体装置は、上述した発明において、半導体の一方の面に基本層部分面が複数設けられ、複数の基本層部分面が、間隔をあけて並設される一対の外側列と、一対の外側列の間に位置される中間列と、をもって配置され、各外側列は、基本層部分面が、その幅方向を揃えつつ対向させた状態でその幅方向外方に間隔をあけて配置されるものとされ、中間列は、基本層部分面が、各外側列における各隣り合う基本層部分面間にそれぞれ設けられてその並設方向に延びることが好ましい。この発明によれば、各外側列において、各基本層部分面を、その幅方向両側における第１部分の表面及び第２部分の表面に対して共通のものとしてそれぞれ用いることができるだけでなく、一対の外側列において用いられる第１部分の表面及び第２部分の表面を中間列における各基本層部分面に対して共通のものとして用いることができる。このため、当該半導体装置全体としての簡素化を一層、図ることができる。
　本発明にかかる半導体装置によれば、ＭＯＳＦＥＴとしての本来の機能を維持しつつ、絶縁膜の絶縁破壊耐量及び信頼性を向上させることができるという効果を奏する。
図１は、本発明の第１実施形態におけるＭＯＳＦＥＴを示す平面図である。 図２は、図１のＡ－Ａ’線における断面構造を拡大して示す断面図である。 図３は、本発明の第２実施形態におけるＭＯＳＦＥＴを示す平面図である。 図４は、図３のＡ－Ａ’線における断面構造を拡大して示す断面図である。 図５は、図３のＢ－Ｂ’線における断面構造を拡大して示す断面図である。 図６は、本発明の第３実施形態におけるＭＯＳＦＥＴを示す平面図である。 図７は、図６のＡ－Ａ’線における断面構造を拡大して示す断面図である。 図８は、図６のＢ－Ｂ’線における断面構造を拡大して示す断面図である。 図９は、本発明の第４実施形態におけるＭＯＳＦＥＴを示す断面図（図６のＡ－Ａ’線における断面構造に相当）である。 図１０は、従来のＭＯＳＦＥＴの断面構造を示す断面図である。 図１１は、従来の別のＭＯＳＦＥＴの断面構造を示す断面図である。
　以下、本発明の好適な実施の形態について添付図面を参照して詳細に説明する。本明細書および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。図１、図２は、第１実施形態、図３～図５は第２実施形態、図６～図８は第３実施形態、図９は第４実施形態を示している。尚、この各実施形態において、図１０、図１１に示した従来構造に係る構成要素と同一構成要素については、同一符号を付した。また、第１導電型をＮ型、第２導電型をＰ型として説明しているが、これを逆に形成することも可能である。
（第１実施形態）
　まず、第１実施形態について説明する。図１は、本発明の第１実施形態におけるＭＯＳＦＥＴを示す平面図である。図２は、図１のＡ－Ａ’線における断面構造を拡大して示す断面図である。図１、図２に示す第１実施形態においては、基本層として、Ｎ型ＳｉＣ基板１のおもて面側（一方の面側）の表面にＮ型ＳｉＣ層２が形成されたものが用いられ、Ｎ型ＳｉＣ層２の表面層（Ｎ型ＳｉＣ基板１側に対して反対側の表面層）に第１部分としてＰ型領域３が複数形成されている。Ｐ型領域３の表面層（Ｎ型ＳｉＣ基板１側に対して反対側の表面層）には第２部分としてのＮ型ソース領域４とＰ型コンタクト領域５とがそれぞれ選択的に形成されている。Ｎ型ソース領域４とＰ型コンタクト領域５との表面にソース電極８が形成されている。Ｐ型領域３表面にのみゲート絶縁膜（酸化膜）６を介してゲート電極７が形成されている。Ｎ型ＳｉＣ基板１の裏面側（他方の面側）にドレイン電極９が形成されている。この場合、Ｎ型ＳｉＣ層２における窒素イオン濃度等の不純物濃度は、Ｎ型ＳｉＣ基板１中の不純物濃度よりも低濃度の状態に形成されている。
　このような第１実施形態に係る縦型ＭＯＳＦＥＴにおいては、ソース電極８に対してドレイン電極９に正の電圧が印加された状態でゲート電極７にゲート閾値以下の電圧が印加されている場合には、Ｐ型領域３とＮ型ＳｉＣ層２との間のＰＮ接合（図２参照）が逆バイアスされた状態であるため、電流は流れない。一方、ゲート電極７にゲート閾値以上の電圧が印加されると、ゲート電極７直下のＰ型領域３表面に反転層が形成されることになり、電流が流れる。このため、第１実施形態に係る縦型ＭＯＳＦＥＴは、ゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができ、ＭＯＳＦＥＴとしての本来の機能を果たすことができる。
　また、第１実施形態に係る縦型ＭＯＳＦＥＴにおいては、Ｐ型領域３の表面にのみゲート電極７が配置され、基本層としての表面の一部であるＮ型ＳｉＣ層２表面がゲート電極７の配置対象から除かれていることから、ゲート電極７への電圧印加停止等によりドレイン電極９とゲート電極７との間に高電圧が印加されることが無くなり、ゲート絶縁膜６に大きな電界が掛かることが無くなる。これにより、ゲート絶縁膜６が絶縁破壊することが無くなり、素子の信頼性が向上することとなる。
　この場合、ゲート電極７は、Ｎ型ＳｉＣ層２表面を除き、Ｐ型領域３の表面上にそのＰ型領域３の表面以外の表面をも含めて配置されるようにしてもよい。また、ゲート絶縁膜６は、Ｎ型ＳｉＣ層２表面にも配置されていてもよい。
　また、図１に示すように、第１実施形態におけるＭＯＳＦＥＴのおもて面構造としては、Ｎ型ＳｉＣ層２表面が帯状の部分面として露出され、その部分面の幅方向の両側に、Ｐ型領域３（ゲート絶縁膜６、ゲート電極７）、Ｎ型ソース領域４、ソース電極８がそれぞれ平行に配置（ストライプ状に配置）された構造になる。幅方向とは、Ｎ型ＳｉＣ層２表面が露出されてなる部分面（以下、Ｎ型ＳｉＣ層２表面の部分面とする）が帯状に延びる方向と直行する方向である。このため、Ｎ型ＳｉＣ層２表面の部分面を、その幅方向の両側におけるＰ型領域３（ゲート絶縁膜６、ゲート電極７）、Ｎ型ソース領域４、ソース電極８に対して共通のものとして用いることができ、当該半導体装置の簡素化を図ることができる。
　以上、説明したように、第１実施形態によれば、Ｐ型領域の表面にのみゲート電極を配置し、Ｎ型ＳｉＣ層表面上にゲート電極７を配置しないことにより、ＭＯＳＦＥＴとしての本来の機能を維持しつつ、ゲート絶縁膜の破壊耐量を向上させると共にゲート絶縁膜の信頼性向上させることができる。
（第２実施形態）
　次に、第２実施形態について説明する。図３は、本発明の第２実施形態におけるＭＯＳＦＥＴを示す平面図である。図４は、図３のＡ－Ａ’線における断面構造を拡大して示す断面図である。図５は、図３のＢ－Ｂ’線における断面構造を拡大して示す断面図である。図３～図５に示す第２実施形態においては、第１実施形態に係るＭＯＳＦＥＴのおもて面構造がストライプ状のセル構造であったのに対して、Ｎ型ＳｉＣ層２表面が４角形状の部分面として露出された４角形状のセル構造になっている。図４および図５の断面図に示すように、平面においてゲート電極７が繋がっている部分はＰ型領域３も繋がって形成されている（図３～図５比較参照）。
　第２実施形態によれば、このようにＮ型ＳｉＣ層２表面の部分面が４角形セル状となるようにＰ型領域３が形成されたＭＯＳＦＥＴにおいても、Ｐ型領域３の表面にのみゲート電極７が配置され、Ｎ型ＳｉＣ層２表面がゲート電極７の配置対象から除かれていることにより、ゲート絶縁膜６の絶縁破壊耐量及び信頼性ついて第１実施形態と同様の特性を得ることができる。勿論この場合、おもて面構造は、４角形状のセル構造以外に、多角形状や円形状のセル構造であってもよい。
　また、図３に示すように、平面において、Ｎ型ＳｉＣ層２表面が帯状の部分面として複数露出され、Ｎ型ＳｉＣ層２表面の部分面が、間隔をあけて並設される一対の外側列（図３中、上側と下側の列）と、その一対の外側列の間に位置される中間列（図３中、上側と下側の列の間の列）と、をもって配置されている。各外側列は、Ｎ型ＳｉＣ層２表面の部分面が、その幅方向を揃えつつ対向させた状態でその幅方向外方に間隔をあけて配置されている。中間列は、Ｎ型ＳｉＣ層２表面の部分面が、各外側列における各隣り合うＮ型ＳｉＣ層２表面の部分面間にそれぞれ設けられてその並設方向に延びている。したがって、各外側列において、各Ｎ型ＳｉＣ層２表面の部分面を、その幅方向両側におけるＰ型領域３の表面、Ｎ型ソース領域４の表面等に対して共通のものとしてそれぞれ用いることができるだけでなく、一対の外側列において用いられるＰ型領域３の表面、Ｎ型ソース領域４の表面等を中間列における各Ｎ型ＳｉＣ層２表面の部分面に対して共通のものとして用いることができる。このため、当該半導体装置全体としての簡素化を一層、図ることができる。
（第３実施形態）
　次に、第３実施形態について説明する。図６は、本発明の第３実施形態におけるＭＯＳＦＥＴを示す平面図である。図７は、図６のＡ－Ａ’線における断面構造を拡大して示す断面図である。図８は、図６のＢ－Ｂ’線における断面構造を拡大して示す断面図である。図６～図８に示す第３実施形態においては、平面の構造は第２実施形態におけるＭＯＳＦＥＴ平面図（図３）と同様であるが、内部構造が相違している。
　第３実施形態においては、基本層として、Ｎ型ＳｉＣ基板１の表面にＮ型ＳｉＣ層２が形成されたものが用いられ、Ｎ型ＳｉＣ層２の表面層（Ｎ型ＳｉＣ基板１側に対して反対側の表面層）にＰ型領域１０が複数形成されている。Ｐ型領域１０の表面にはＰ型ＳｉＣ層１１が形成されている。Ｐ型ＳｉＣ層１１には、深さ方向にＰ型ＳｉＣ層１１を貫通してＮ型ＳｉＣ層２にまで達する様にＮ型領域１２が形成されている。このＮ型領域１２はＮ型ＳｉＣ層２よりも高濃度であることが望ましい。なぜならば、Ｎ型領域１２が蓄積層となるが、この蓄積層が高濃度であることにより、蓄積層部分でのオン抵抗が低減できるためである。また、Ｐ型ＳｉＣ層１１の表面層（Ｎ型ＳｉＣ基板１側に対して反対側の表面層）にはＮ型ソース領域４とＰ型コンタクト領域５とがそれぞれ選択的に形成されている。Ｎ型ソース領域４とＰ型コンタクト領域５との表面にソース電極８が形成されている。Ｐ型ＳｉＣ層１１の表面にはゲート絶縁膜６を介してゲート電極７が形成され、図８に示すように、セル間を繋ぐゲート電極７の下の領域にはＮ型領域１２を形成せずにＰ型ＳｉＣ層１１がＮ型領域１２によって分離されず繋がって形成されている。Ｎ型ＳｉＣ基板１の裏面側には、ドレイン電極９が形成されている。Ｐ型ＳｉＣ層１１、Ｐ型領域１０及びＰ型コンタクト領域５の不純物濃度の関係は、Ｐ型ＳｉＣ層１１＜Ｐ型領域１０＜Ｐ型コンタクト領域５である。ここで、Ｐ型領域１０、Ｐ型ＳｉＣ層１１が第１部分を構成し、Ｎ型ソース領域４が第２部分を構成する。
　第３実施形態によれば、このようにＰ型ＳｉＣ層１１およびＮ型領域１２が形成されたＭＯＳＦＥＴにおいても、Ｐ型ＳｉＣ層１１の表面にのみゲート電極７が配置され、Ｎ型領域１２表面がゲート電極７の配置対象から除かれていることにより、ゲート絶縁膜６の絶縁破壊耐量及び信頼性ついて第１実施形態と同様の特性を得ることができる。勿論この場合も、おもて面構造は、４角形状のセル構造以外に、多角形状や円形状のセル構造にしてもよいし、第１実施形態と同様にストライプ状のセル構造にしてもよい。
（第４実施形態）
　次に、第４実施形態について説明する。図９は、本発明の第４実施形態におけるＭＯＳＦＥＴを示す断面図（図６のＡ－Ａ’線における断面構造に相当）である。図９に示す第４実施形態においては、平面の構造は第２実施形態におけるＭＯＳＦＥＴ平面図（図６）と同様であるが、内部構造が相違している。
　第４実施形態においては、第３実施形態に対してセル間を繋ぐゲート電極７部分の構造が異なり、Ｎ型領域１２が形成されＰ型ＳｉＣ層１１を分離するように形成されているが、そのＮ型領域１２の下の領域において、Ｎ型ＳｉＣ層２に形成されているＰ型領域１０がＮ型ＳｉＣ層２によって分離されず繋がる様に形成されている。
　第４実施形態によれば、このようにＮ型領域１２およびＰ型ＳｉＣ層１１とＮ型ＳｉＣ層２との間にＰ型領域１０が一様に形成されたＭＯＳＦＥＴにおいても、Ｐ型ＳｉＣ層１１の表面にのみゲート電極７が配置され、Ｎ型領域１２表面がゲート電極７の配置対象から除かれていることにより、ゲート絶縁膜６の絶縁破壊耐量及び信頼性ついて第１実施形態と同様の特性を得ることができる。
　以上のように、本発明にかかる半導体装置は、スイッチングデバイスとして用いられるパワー半導体装置に有用である。
　１　Ｎ型炭化珪素基板（基本層）
　２　Ｎ型炭化珪素層（基本層）
　３　Ｐ型領域（第１部分）
　４　Ｎ型ソース領域（第２部分）
　６　ゲート絶縁膜（絶縁膜）
　７　ゲート電極
　８　ソース電極
　９　ドレイン電極
　１０　Ｐ型ベース領域（第１部分）
　１１　Ｐ型炭化珪素層（第１部分）
　１２　Ｎ型領域（基本層）

Claims (6)

  1. 　半導体の一方の面に形成されたソース電極と、
    　前記半導体の一方の面に絶縁膜を介して形成されたゲート電極と、
    　前記半導体の他方の面に形成されたドレイン電極と、
    　を備え、
    　前記半導体は、
    　Ｎ型又はＰ型のうちの一方の導電型の機能を発揮する基本層と、
    　前記基本層における一方の面の表面層に部分的に形成されてＮ型又はＰ型のうちの他方の導電型の機能を発揮する第１部分と、
    　前記第１部分の内部に部分的に形成され、一方の導電型の機能を発揮すると共に、前記ソース電極が接続される第２部分と、
    　を有し、
    　前記基本層における一方の面、前記第１部分の表面及び前記第２部分の表面は、前記半導体の一方の面の構成面として露出され、
    　前記第１部分は、前記基本層における一方の面側に、前記基本層と前記第２部分とに挟まれるようにして配置され、
    　前記基本層における他方の面が前記半導体の他方の面であり、
    　前記ゲート電極は、前記第１部分の表面上に前記基本層における一方の面を配置対象から除いた状態で配置されていることを特徴とする半導体装置。
  2. 　前記半導体の一方の面に、前記基本層における一方の面が帯状の基本層部分面として露出され、
    　前記基本層部分面の幅方向両側に、当該基本層部分面の幅方向両側外方に向けて順次、前記第１部分の表面、前記第２部分の表面がそれぞれ配置され、
    　前記各第１部分の表面及び前記各第２部分の表面が、前記基本層部分面の延び方向に延びていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記半導体の一方の面に、前記基本層部分面が複数設けられ、
    　前記各基本層部分面が、間隔をあけつつ、互いに平行となるように配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記半導体の一方の面に、前記基本層部分面が複数設けられ、
    　複数の前記基本層部分面が、間隔をあけて並設される一対の外側列と、当該一対の外側列の間に位置される中間列と、をもって配置され、
    　前記各外側列は、前記基本層部分面が、その幅方向を揃えつつ対向させた状態でその幅方向外方に間隔をあけて配置されており、
    　前記中間列は、前記基本層部分面が、前記各外側列における各隣り合う前記基本層部分面間にそれぞれ設けられてその並設方向に延びていることを特徴とする請求項２に記載の半導体装置。
  5. 　前記基本層が、
    　一方の導電型の機能を発揮する炭化珪素基板と、
    　前記炭化珪素基板の一方の面に不純物濃度を当該炭化珪素基板中の不純物濃度よりも低濃度にした状態で形成されて、一方の導電型の機能を発揮する第１炭化珪素層と、により構成され、
    　前記炭化珪素基板の他方の面に前記ドレイン電極が接続され、
    　前記第１炭化珪素層の内部に前記第１部分が形成されていることを特徴とする請求項１～４のいずれか１つに記載の半導体装置。
  6. 　前記第１部分が、
    　前記第１炭化珪素層の内部に形成されて他方の導電型の機能を発揮する第１領域と、
    　前記第１炭化珪素層の表面及び前記第１領域の表面に形成されて他方の導電型の機能を発揮する第２炭化珪素層と、により構成され、
    　前記第２部分が、前記第２炭化珪素層の内部に形成され、
    　前記基本層が、前記第２炭化珪素層の内部に形成されて前記第１炭化珪素層に連なり当該基本層と同様の一方の導電型の機能を発揮する拡張領域を含んでいることを特徴とする請求項５に記載の半導体装置。
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