JP5680460B2 - 電力用半導体装置 - Google Patents

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Description

本発明の実施形態は、電力用半導体装置に関する。
一般に縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、オン抵抗はドリフト層の電気抵抗に大きく依存する。ドリフト層の電気抵抗を低くするために不純物濃度を高くすると、ベース層とドリフト層とのｐ−ｎ接合界面における耐圧が低下するため、オン抵抗の低減と耐圧にはトレードオフの関係がある。このトレードオフを改善するために、ドリフト層にｎ形半導体層とｐ形半導体層とが繰り返し配置されたスーパージャンクション構造が用いられる。スーパージャンクション構造では、ｐ形半導体層のｐ形不純物量とｎ形半導体層のｎ形不純物量とが等しくなるように形成される。これにより、ｐ形及びｎ形不純物濃度が高くても、ドリフト層が完全に空乏化されるので高耐圧が維持される。さらにオン抵抗を低減するために、スーパージャンクション構造中のｐ形半導体層が柱状に形成され、その上部に島状のｐ形ベース層が形成された構造が用いられる。この構造では、島状のｐ形ベース層間を跨ぐように格子状、オフセット格子状、又は蜂の巣状にゲート電極が形成されるためにチャネル密度があがるので、低オン抵抗が実現される。しかしながら、ゲート電極の開口部を介して、ｐ形ベース層とｎ形ソース電極とが電気的に接続されるため、微細化が進むほど、ｐ形ベース層とソース電極とのコンタクト不良の影響が大きくなる。この結果、アバランシェ降伏時の正孔のソース電極への排出が抑制され、アバランシェ耐量が低下する。
特開２０１０−６７７３７号公報
低オン抵抗でアバランシェ耐量が高い半導体装置を提供する。
実施形態の半導体装置は、第１の主面と前記第１の主面とは反対側の第２の主面とを有する第１導電形の第１の半導体層と、前記第１の主面側から前記第２の主面側に向かって前記第１の半導体層中を延伸し、互いに離間しつつ、それぞれが島状に設けられた複数の第２導電形の第２の半導体層と、前記第２の半導体層の前記第１の主面側に設けられ、前記第２の半導体層の第２導電形不純物濃度より高い第２導電形不純物濃度を有する、第２導電形の第３の半導体層と、前記第３の半導体層の表面に選択的に設けられ、前記第１の半導体層の前記第１導電形不純物濃度より高い不純物濃度を有する、複数の第１導電形の第４の半導体層と、隣り合う２つの前記第３の半導体層を互いに電気的に接続し、かつ、隣り合う２つの第２の半導体層の上部の側部同士を互いに電気的に接続し、前記第３の半導体層の前記第２導電形不純物濃度より低い不純物濃度を有する第２導電形の第５の半導体層と、前記第１の半導体層、前記複数の第５の半導体層、前記複数の第３の半導体層、及び前記複数の第４の半導体層の上にゲート絶縁膜を介して設けられ、前記複数の第３の半導体層及び前記複数の第４の半導体層の上に複数の開口部を有するゲート電極と、前記ゲート電極の上に設けられた層間絶縁膜と、前記第１の半導体層の前記第２の主面に電気的に接続された第１の電極と、前記開口部を介して前記複数の第３の半導体層及び前記複数の第４の半導体層に電気的に接続された第２の電極と、を備える。
第１の実施形態に係る電力用半導体装置の要部斜視図。 第１の実施形態に係る電力用半導体装置の、（ａ）図１の斜視図のＡ−Ａを通る水平面における要部平面図、（ｂ）図１の斜視図のＢ−Ｂを通る水平面における要部平面図。 第１の実施形態に係る電力用半導体装置の図１の斜視図を上から見た要部上面図。 第１の実施形態に係る電力用半導体装置の動作を説明する要部斜視図。 第１の実施形態の変形例１に係る電力用半導体装置の、（ａ）図１の斜視図のＡ−Ａを通る水平面に対応する水平面における要部平面図、（ｂ）図１の斜視図を上から見たことに対応する要部上面図。 第１の実施形態の変形例２に係る電力用半導体装置の、（ａ）図１の斜視図のＡ−Ａを通る水平面に対応する水平面における要部平面図、（ｂ）図１の斜視図を上から見たことに対応する要部上面図。 第２の実施形態に係る電力用半導体装置の要部斜視図。 第２の実施形態に係る電力用半導体装置の、（ａ）図７の斜視図のＤ−Ｄを通る水平面における要部平面図、（ｂ）図７の斜視図のＥ−Ｅを通る水平面における要部平面図。 第２の実施形態に係る電力用半導体装置の図７の斜視図を上から見た要部上面図。 第３の実施形態に係る電力用半導体装置の、（ａ）図１の斜視図のＡ−Ａを通る水平面に対応する水平面における要部平面図、（ｂ）図１の斜視図のＢ−Ｂを通る水平面に対応する水平面における要部平面図。 第３の実施形態に係る電力用半導体装置の図１の斜視図を上から見たことに対応する要部上面図。
以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。特に断りがない限り、半導体材料はシリコンを一例に説明する。第１導電形をｎ形、第２の導電形をｐ形を例に説明するが、逆とすることも勿論可能である。ｎ形不純物濃度及びｐ形不純物濃度は、それぞれ、正味のｎ形不純物濃度及び正味のｐ形不純物濃度であり、それぞれ、ｎ形不純物とｐ形不純物との補償後の濃度を意味する。また、ｎ−形、ｎ形、及びｎ＋形が用いられる場合は、その不純物濃度に、ｎ−＜ｎ＜ｎ＋の関係があるものとする。ｐ−形、ｐ形、及びｐ＋形に関しても同様である。
（第１の実施形態）
第１の実施の形態について、図１〜図４を用いて説明する。図１は、第１の実施形態に係る電力用半導体装置１００の主要部の要部斜視図である。図２は、第１の実施形態に係る電力用半導体装置の、（ａ）図１の斜視図のＡ−Ａを通る水平面における要部平面図、及び（ｂ）図１の斜視図のＢ−Ｂを通る水平面における要部平面図である。図３は、第１の実施形態に係る電力用半導体装置の図１の斜視図を上から見た要部上面図であり、ソース電極１４及び層間絶縁膜１２を省略した図である。破線は、ゲート電極１１の下部に隠れた層を示す。また、破線Ｃで切り出した領域が、図１の斜視図に示した領域に対応する。図４は、第１の実施形態に係る電力用半導体装置の動作を説明する要部斜視図である。図１〜４は、いずれもＭＯＳＦＥＴ１００の電流が流れる素子領域の主要部を説明するもので、素子領域の外側の領域である終端領域に関しては、本発明の本質に関わらないため説明は省略する。
図１〜図３に示したとおり、第１の実施形態に係る電力用半導体装置１００は、ＭＯＳＦＥＴを一例に説明されたものであり、第１の主面を有するｎ＋形（第１導電形）ドレイン層１と、ｎ形ピラー層（第１の半導体層）３と、複数の柱状のｐ形（第２導電形）ピラー層（第２の半導体層）４と、複数の島状のｐ形ベース層（第３の半導体層）５と、複数のｎ＋形ソース層（第４の半導体層）６と、複数のｐ形ベース接合層（第５の半導体層）８と、ゲート電極１１と、層間絶縁膜１２と、第１の電極１３と、第２の電極１４と、を備える。ｎ＋形ドレイン層１には、例えば第１の主面とそれに対向する第２の主面を有するシリコン基板が用いられる。シリコン基板の第１の主面に後述の必要な各層が形成された後に、第２の主面側を研磨してシリコン基板を所定の厚さにすることで、ｎ＋形ドレイン層１が形成される。ｎ−形バッファ層２が、ｎ＋形ドレイン層１の第１の主面上に設けられる。ｎ−形バッファ層２は、例えばエピタキシャル成長により形成される。
ｎ形ピラー層３が、ｎ−形バッファ層２の上に設けられる。ｎ形ピラー層３の不純物濃度は、ｎ＋形ドレイン層１のｎ形不純物濃度よりも低い。複数のｐ形ピラー層４は、ｎ形ピラー層３中に設けられ、ｎ形ピラー層３のｎ＋形ドレイン層１とは反対側の表面から、ｎ形ピラー層３中をｎ＋形ドレイン層１に向かって延伸する柱状構造である。複数のｐ形ピラー層のそれぞれは、ｎ形ピラー層３をそれぞれの間に介して離間している。本実施形態では、ｐ形ピラー層４は、ｎ−形バッファ層２に到達しているが、ｎ−形バッファ層２に到達しないで、ｎ形ピラー層中に留まっていてもよい。すなわち、複数のｐ形ピラー層４とｎ−形バッファ層２の間に、ｎ形ピラー層３が介在していてもよい。また、本実施形態では、複数のｐ形ピラー層４は、図２（ａ）に示したように、ｎ＋形ドレイン層１の第１の主面と平行なＹ方向（第１の方向）に延伸し、第１の主面と平行で且つＹ方向と直交するＸ方向（第２の方向）に等間隔に配列された、複数の列（図示せず）のそれぞれの列に沿って、Ｙ方向に等間隔に配置される。すなわち、第１の主面の垂直方向から見たときに、第１の主面の垂直方向に延伸する複数の柱状のｐ形ピラー層４がｎ形ピラー層３の中に格子状に配置された、スーパージャンクション構造が、ｎ−形バッファ層２の上にドリフト層として形成される。
ｎ形ピラー層３は、その中に複数のｐ形ピラー層４が格子状に配置されることで、ｎ形ピラー層３はＹ方向及びＸ方向にストライプ状に延伸する格子形状を有する。言い換えると、格子状に配置された複数のｐ形ピラー層４は、格子形状を有するｎ形ピラー層３により形成された格子の目である。なお、ｎ−形ピラー層３は、柱状構造ではなく、Ｙ方向及びＸ方向に延伸するストライプ状の格子形状ではあるが、図１の斜視図に示したように断面図において、ｐ形ピラー層４と同様に柱状に見えることから、便宜的にピラー層と称することとする。以後の実施形態でも、同様である。
隣り合うｎ形ピラー層３とｐ形ピラー層４の不純物量は、ほぼ同じ不純物量になるように、各ピラーのサイズと各不純物のイオン注入のドーズ量が適宜設定される。このようにすることで、各ピラーの不純物濃度が高くても、スーパージャンクション構造は空乏化しやすくなるので、ドリフト層の高耐圧を維持しながらドリフト抵抗を低減できる。
ｎ形ピラー層３とｐ形ピラー層４とは、例えば以下のように形成されることができる。ｎ−形バッファ層２上に、これと同程度の不純物濃度を有するｎ−形エピタキシャル層を形成した後に、ｎ−形エピタキシャル層の表面から、ｐ形ピラー層４を形成する位置にはｐ形不純物を、ｎ形ピラー層３を形成する位置にはｎ形不純物をイオン注入する。ｐ形不純物のイオン注入では、例えば格子状に配列されたドット状の開口を複数有するマスクを用い、ｎ形不純物のイオン注入では、例えばｐ形不純物がイオン注入される部分を覆うマスクが用いられる。以後、このｎ−形エピタキシャル層の形成とｐ形及びｎ形不純物のイオン注入を何回か繰り返した後に熱処理を施すことで、多段のｎ形拡散層で形成されたｎ形ピラー層３及び多段のｐ形拡散層で形成されたｐ形ピラー層４を有するスーパージャンクション構造が形成される。
また、ｎ形ピラー層３とｐ形ピラー層４とは、以下のように形成されることもできる。ｎ−形バッファ層の上にｎ形エピタキシャル層を形成した後に、その表面から上記のようにｐ形ピラー層４を形成する位置にｐ形不純物をイオン注入する。以後、このｎ形エピタキシャル層の形成とｐ形不純物のイオン注入を何回か繰り返した後に熱処理を施すことで、ｎ形エピタキシャル層がｎ形ピラー層３となり、多段のｐ形不純物拡散層がｐ形ピラー層４となり、スーパージャンクション構造が形成される。この場合は、ｎ形エピタキシャル層がそのままｎ形ピラー層３となるので、製造工程が短縮される。
図２（ａ）に示したように、複数のｐ形ベース層５のそれぞれの層が、複数のｐ形ピラー層４のそれぞれの上部に島状に設けられ電気的に接続される。島状のｐ形ベース層５は、ｎ＋形ドレイン層の第１の主面の垂直方向から見たときに、ｐ形ピラー層４の平面領域よりも外側に広がった平面領域を有する。ｐ形ベース層５は、ｐ形ピラー層３と同様に、ｎ＋形ドレイン層１のＹ方向に延伸し、Ｘ方向に等間隔に配列された、複数の列（図示せず）のそれぞれ列に沿って、Ｙ方向に等間隔に配置される。すなわち、第１の主面の垂直方向から見たときに、複数の島状のｐ形ベース層５がｎ形ピラー層３の中に格子状に配置される。ｎ形ピラー層３は、その中に複数のｐ形ベース層５が格子状に配置されることで、ｎ形ピラー層３はＹ方向及びＸ方向にストライプ状に延伸する格子形状を有する。言い換えると、格子状に配置された複数のｐ形ベース層５は、格子形状を有するｎ形ピラー層３により形成された格子の目である。ｐ形ベース層５は、ｐ形ピラー層４よりも高いｐ形不純物濃度を有する。
ｎ＋形ソース層６は、複数のｐ形ベース層５のそれぞれの表面に選択的に形成される。ｎ＋形ソース層６は、ｎ形ピラー層３よりも高いｎ形不純物濃度を有する。ｎ＋形ソース層６は、ｐ形ベース層５の表面のうちＸ方向における両端部に形成され、ｎ形ピラー層３の上端部から間にｐ形ベース層４を介して離間している。ｎ＋形ソース層６は、ｐ形ベース層５の表面のうちＹ方向における両端部には形成されない。ｐ＋形コンタクト層７が、ｐ形ベース層５表面のｎ＋形ソース層６で挟まれた領域に形成される。ｐ＋形コンタクト層７は、後に示すソース電極１４とのオーミックコンタクトをとってオン抵抗をさげるために設けられる層である。この層がなくてもオン抵抗が少しあがるだけであり、本発明の効果へ影響を与えるものではなく、本発明の技術的思想の範囲内である。
ｐ形ベース接合層８が、第１の方向に沿って隣り合うｐ形ベース層５を電気的に接続するように、第１の方向にそってｎ形ピラー層３の上端部に形成される。ｐ形ベース接合層８の底部は、ｐ形ベース層５の底部よりも、ｎ＋形ドレイン層１側に延伸して（深く）形成され、隣り合うｐ形ベース層の下に接続される隣り合うｐ形ピラー層４のそれぞれの上端部に電気的に接続される。隣合うｐ形ベースｐ形５及び隣り合うｐ形ピラー層４が、それぞれ、第１の方向に沿ってｐ形ベース接合層８により電気的に接続される。
ｎ形のＪ−ＦＥＴ層（第６の半導体層）９の第１の部分９が第１の方向に延伸するようにｎ形ピラー層３の上端部に形成され、第２の方向において隣り合う２つのｐ形ベース層５の間に挟まれてこれら２つのｐ形ベース層５に接合される。ｎ形Ｊ−ＦＥＴ層９は、ｎ形ピラー層３のｎ形不純物濃度と略同等又はそれよりも高いｎ形不純物濃度を有する。
図３に示したように、ゲート電極１１が、ゲート絶縁膜１０を介して、ｎ形ピラー層３、複数のｐ形ベース接合層８、複数のｐ形ベース層５、及び複数のｎ＋形ソース層３の上に形成される。ゲート電極１１は、複数の開口部を有し、その開口部は、ｎ＋形ドレイン層の第１の主面に垂直な方向から見たときに、各ｐ形ベース層５の平面領域の内側に配置され、ｎ＋形ソース層６の一部とｐ＋形コンタクト層７とが開口部に露出されるように形成される。すなわち、その開口部の縁は、ｐ形ベース層５の表面に形成されたｎ形ソース層６上に配置される。ゲート電極１１は、例えば不純物がドープされたポリシリコンが用いられる。ゲート絶縁膜１０は、例えば熱酸化膜が用いられる。ゲート電極１１は、それぞれ隣り合うｐ形ベース層の間を跨って、ｐ形ベース層５の間にあるｎ形ピラー層３上を覆うように形成される。層間絶縁膜１２が、ゲート電極１１を上から覆うように形成される。層間絶縁膜１２は、例えばＣＶＤ（Chemical Vapor Deposition）法などにより形成されたシリコン酸化膜などを用いることができる。本実施形態では、ゲート電極１１が島状のｐ形ベース層５の間を全て覆うようにＸ方向とＹ方向に格子形状に形成されているため、ゲート電極がストライプ状に形成される場合に比べて、ゲート−ドレイン容量を大きくすることができる。
ドレイン電極１３は、ｎ＋形ドレイン層１の第２の主面に電気的に接続される。ソース電極１４は、層間絶縁膜１２によりゲート電極１１と絶縁され、ゲート電極１１の複数の開口部を介して、複数のｐ＋形コンタクト層７及び複数のｎ＋形ソース層６とそれぞれオーミックコンタクトする。ｐ形ベース層５は、ｐ＋形コンタクト層７を介して、ソース電極１４と電気的に接続される。ドレイン電極１３及びソース電極１４は、例えばアルミニウム又は銅などの金属を用いることができる。
次に、図４を用いて本実施形態に係るＭＯＳＦＥＴ１００の動作と特徴を説明する。本実施形態に係るＭＯＳＦＥＴ１００は、ソース電極１４に対して正の電位がドレイン電極１３に印加された状態で、ゲート電極１１に閾値を超える正の電位が印加されると、ゲート電極１１の直下のｐ形ベース層７の表面に反転分布によりチャネル層が形成される。このチャネル層を介して、ドレイン電極１３、ｎ＋形ドレイン層１、ｎ−形バッファ層、ｎ形ピラー層３、ｎ形Ｊ−ＦＥＴ層９、ｐ形ベース層５、ｎ＋形ソース層６、及びソース電極１４を経て電流が流れる。ＭＯＳＦＥＴ１００がオン状態のときに流れるオン電流は、ｐ形ベース層５とｎ形ピラー層とが接続する部分（又はｐ形ベース層５とｎ形Ｊ−ＦＥＴ層９とが接続する部分）で流れる。このため、本実施形態では、第１の方向においてはｐ形ベース層５はｐ形ベース接合層８と接合されているためオン電流は流れにくく、第２の方向においてｐ形ベース層５はｎ形ピラー層と接合されるので電流が流れやすい。従って、上述のように、ｎ＋形ソース層６はｐ形ベース層５の表面の第１の方向における両端に形成される必要はなく、第２の方向における両端に形成される。
ドレイン電極１３からｎ形ピラー層３に流れたオン電流は、ｎ形ピラー層３全体からｎ形Ｊ−ＦＥＴ層９を介して、ｐ形ベース層の第２の方向における両端に流れ込んで、ｎ＋形ソース層６を介してソース電極に流れる。ここで、ｎ形Ｊ−ＦＥＴ層９は、ｎ形ピラー層３からｐ形ベース層５への電流経路の抵抗を低減する役割をする。ｎ形Ｊ−ＦＥＴ層９のｎ形不純物濃度が高いほど、この電流経路の抵抗を下げることができる。また、ｎ形Ｊ−ＦＥＴ層９が第１の方向に沿ってｎ形ピラー層３上にストライプ状に形成されることで、オン電流をｎ形ピラー層３の第１の方向に拡散させることができるので、オン抵抗がさらに低減される。
本実施形態では、ｎ形Ｊ−ＦＥＴ層９は、その第１の部分として（本実施形態では、第１の部分のみ）ｎ形ピラー層３の表面に第１の方向に沿って連続して延伸するようにストライプ状に形成されているが、少なくとも第２の方向において隣り合う２つのｐ形ベース層５の間に挟まれている部分に形成されていれば良い（この場合ｎ形Ｊ−ＦＥＴ層９の第１の部分はＹ方向に離間して延伸する）。その場合は、本実施形態に比べてわずかにオン抵抗が高くなる。また、ｎ形Ｊ−ＦＥＴ層９が、ｎ形ピラー層３の第１の方向に延伸する部分に全く形成されていない場合でも、ＭＯＳＦＥＴ１００のオン抵抗が上昇するが、本発明の効果に影響を与えるものではなく、本発明の技術的思想の範囲内に入る。
次に、ゲート電極１１に閾値より低い電位が印加されて、ＭＯＳＦＥＴ１００がオフ状態になった場合を考える。ＭＯＳＦＥＴ１００がオフ状態になると、ｎ形ピラー層３とｐ形ピラー層４のｐ−ｎ接合界面から空乏層が広がり始めて、ｎ形ピラー層３とｐ形ピラー層４で構成されたスーパージャンクション構造が完全に空乏化される。ここで、図４に破線で示したように、ｎ形ピラー層３とｐ形ピラー層４とのｐ−ｎ接合界面でアバランシェ降伏が起こると、アバランシェ降伏で発生した電子ｅと正孔ｈのうち、電子ｅはｎ形ピラー層３、ｎ＋形ドレイン層１を介してドレイン電極１３に排出され、正孔ｈはｐ形ピラー層４、ｐ形ベース層５、及びｐ＋形コンタクト層７を介して、ソース電極１４に排出される。ここで、図４に示したように、ゲート電極１１の開口部においてエッチング不良などが原因で層間絶縁膜１２が残ってしまい、ソース電極１４とｐ＋形コンタクト層７とのコンタクト不良１５が起こっている場合を考える。このようなコンタクト不良１５が起こっている部分では、アバランシェ降伏により発生した正孔がｐ形ピラー層４、ｐ形ベース層５、及びｐ＋形コンタクト層７を介してソース電極１４に排出されず、正孔がｐ形ベース層５に蓄積されてｐ形ベース層５とｎ形Ｊ−ＦＥＴ層９との界面電界が上昇し破壊に至ってしまう。
しかしながら、本実施形態に係るＭＯＳＦＥＴ１００においては、このようなコンタクト不良１５が発生していても、コンタクト不良１５を有するｐ形ベース層５と、それに隣接するｐ形ベース層５とが、Ｙ方向においてｐ形ベース接合層８により電気的に接合されている。このため、コンタクト不良１５を有するｐ形ベース層５の下部のｐ形ピラー層４とｎ形ピラー層３とのｐ−ｎ接合界面でアバランシェ降伏が発生しても、アバランシェ降伏による正孔は、このコンタクト不良１５を有するｐ形ベース層５に蓄積されることはなく、ｐ形ベース接合層８で接合された隣のｐ形ベース層５を介してソース電極１４に排出される。本実施形態に係るＭＯＳＦＥＴ１００は、たとえゲート電極１１の開口部におけるエッチング不良などでｐ形ベース層５とソース電極１４とのコンタクト不良１５を有していたとしても、ＭＯＳＦＥＴ１００は、高いアバランシェ耐量を維持することが可能である。
本実施形態では、ｐ形ベース接合層８は、ｐ形ベース層５よりもｎ＋形ドレイン層１側に延伸して（深く）形成され、ｐ形ベース層８よりもｎ＋形ドレイン層１側で、さらにｐ形ベース層５の下に形成された隣り合う２つのｐ形ピラー層４を電気的に接続するように形成されている。この結果、アバランシェ降伏により発生した正孔が、隣り合う２つのｐ形ベース層５間を流れるだけでなく、隣り合う２つのｐ形ピラー層４間を流れるようになるので、正孔の排出抵抗がさらに低減されて、ＭＯＳＦＥＴ１００のアバランシェ耐量が高く維持される。したがって、ｐ形ベース接合層８がｎ＋形ドレイン層１側に延伸して形成されるほど、正孔の排出抵抗を低減することができるので、アバランシェ耐量をさらに上げることが可能である。
しかしながら、ｐ形ベース接合層８の底部がｎ＋形ドレイン層１側に延伸して形成されるほど、ｐ形ピラー層４とｎ形ピラー層３で構成されるスーパージャンクションの積層方向の厚さが減るので耐圧が低下してしまう。また、ＭＯＳＦＥＴ１００がオン状態の時にｐ形ベース接合層８の直下のｎ形ピラー層に広がって流れていたオン電流が流れにくくなるため、オン抵抗の増加をもたらす。このため、ｐ形ベース接合層８の底部をどこまでｎ＋形ドレイン層１の第１の主面に垂直な方向に延伸させるか（深くするか）は、設計により設定化すればよい。
ｐ形ベース接合層８の底部がｐ形ベース層５の底部よりゲート電極８側に配置されるように、ｐ形ベース接合層８がｐ形ベース層５よりも浅く形成されることも可能である。この場合、ｐ形ベース接合層８は、隣り合う２つのｐ形ベース層５の間にだけ挟まれて形成され、この２つのｐ形ベース層８にだけ接合し、その下部で隣り合う２つのｐ形ピラー層４に接続されない。ソース電極１４とｐ形ベース層５とのコンタクト不良１５が発生した場合、ｐ形ベース接合層８がｐ形ベース層５よりも深く形成される場合に比べて、アバランシェ降伏により発生した正孔の排出抵抗が高くなるが、このような構造もＭＯＳＦＥＴ１００の仕様に応じて勿論可能である。
次に本実施形態の変形例１のＭＯＳＦＥＴを図５を用いて説明する。図５は、第１の実施形態の変形例１に係る電力用半導体装置の、（ａ）図１の斜視図のＡ−Ａを通る水平面に対応する水平面における要部平面図、（ｂ）図１の斜視図を上から見たことに対応する要部上面図。なお、本実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施形態との相異点について主に説明する。
本実施形態の変形例１に係るＭＯＳＦＥＴ１０１は、本実施形態に係るＭＯＳＦＥＴ１００とは、ｎ形ピラー層３及びｐ形ピラー層４の水平面内における配列の仕方が異なり、これ以外に関しては、本実施形態に係るＭＯＳＦＥＴ１００と同じ構造である。そのため、本実施形態の変形例１に係るＭＯＳＦＥＴ１０１の説明においては、図１の斜視図に相当する図を用いることは省略し、図１の斜視図におけるＡ−Ａを通る水平面に対応する水平面における平面図（図５（ａ））及び図１の斜視図を上方から見た上面図に対応する上面図（図５（ｂ））を用いて説明する。
図５に示しように、本実施形態の変形例１のＭＯＳＦＥＴ１０１は、本実施形態に係るＭＯＳＦＥＴ１００と同様に、ｎ形ピラー層３中に、Ｙ方向に延伸しＸ方向に等間隔に配列された図示しない複数の列のそれぞれに沿って、Ｙ方向に等間隔に配置され、ｎ＋形ドレイン層１の第１の主面の垂直方向に延伸する複数の柱状のｐ形ピラー層４を有する。しかしながら、本実施形態の変形例１に係るＭＯＳＦＥＴ１０１では、複数の列のうちの１つの列に配置されたｐ形ピラー層４のうち第１の方向において隣り合う２つのｐ形半導体層４間の第１の方向における中心の位置が、この列に隣り合う列に配置されたｐ形ピラー層４のうちの１つと第２の方向において隣り合う配置関係にある。すなわち、Ｘ方向に一列置きに、ｐ形ピラー層４の配置が、Ｙ方向におけるｐ形ピラー層４の配置間隔の半周期分だけＹ方向に向かってシフトしている。複数のｐ形ピラー層４は、ｎ形ピラー層３中でオフセット格子状又は千鳥足状に配置されており、ｎ形ピラー層はオフセット格子形状又は千鳥格子形状を有する。この点において、本実施形態の変形例１のＭＯＳＦＥＴ１０１は、本実施形態に係るＭＯＳＦＥＴ１００と相異する。
本実施形態の変形例１のＭＯＳＦＥＴ１０１においても、本実施形態に係るＭＯＳＦＥＴ１００と同様に、いずれかのｐ形ベース層５とソース電極１４との間でコンタクト不良１５が発生したとしても、コンタクト不良１５を有するｐ形ベース層５と、それに隣接するｐ形ベース層５とが、Ｙ方向においてｐ形ベース接合層８により電気的に接合されている。このため、コンタクト不良１５を有するｐ形ベース層５の下部のｐ形ピラー層４とｎ形ピラー層３とのｐ−ｎ接合界面でアバランシェ降伏が発生しても、アバランシェ降伏による正孔は、このコンタクト不良１５を有するｐ形ベース層５に蓄積されることはなく、ｐ形ベース接合層８で接合された隣のｐ形ベース層５を介してソース電極１４に排出される。ＭＯＳＦＥＴ１０１は、たとえゲート電極１１の開口部における製造工程のエッチング不良などでｐ形ベース層５とソース電極１４とのコンタクト不良１５を有していたとしても、高いアバランシェ耐量を維持することが可能である。
次に、本実施形態に係る変形例２に係るＭＯＳＦＥＴ１０２について図６を用いて説明する。図６は、第１の実施形態の変形例２に係る電力用半導体装置の、（ａ）図１の斜視図のＡ−Ａを通る水平面に対応する水平面における要部平面図、（ｂ）図１の斜視図を上から見たことに対応する要部上面図。なお、本実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施形態との相異点について主に説明する。
本実施形態の変形例２に係るＭＯＳＦＥＴ１０２は、本実施形態の変形例１に係るＭＯＳＦＥＴ１０１と同様に、本実施形態に係るＭＯＳＦＥＴ１００とは、ｎ形ピラー層３及びｐ形ピラー層４の水平面内における配列の仕方が異なり、これ以外に関しては、本実施形態に係るＭＯＳＦＥＴ１００と同じ構造である。以下、変形例１に係るＭＯＳＦＥＴ１０１との違いを説明する。
本実施形態の変形例２に係るＭＯＳＦＥＴ１０２は、変形例１に係るＭＯＳＦＥＴ１０１のｐ形ピラー層４及びｐ形ベース層５の配置において、ｎ＋形ドレイン層１の垂直方向からみた平面形状がそれぞれ正六角形となっており、そのうちの対向する一対の辺がＸ方向に平行に配置される。すなわち、六角柱の複数のｐ形ピラー層４及びそれらの上端部に形成された六角形の島状の複数のｐ形ベース層５が、ｎ形ピラー層３中に蜂の巣状に配置され、ハニカム構造を構成する。ゲート電極１１は、ｐ形ベース層５の上部に複数の正六角形の開口部を有する。開口部の正六角形の縁のうち、第２の方向において対向する一対の２辺の下部にｎ＋形ソース層６がそれぞれ形成され、ｎ＋形ソース層６の間でｐ形ベース層の表面にｐ＋形コンタクト層７が形成される。オン電流は、第２の方向に沿って、ｎ形ピラー層３、ｐ形ベース層５、ｎ＋形ソース層６を流れる。本実施形態の変形例２に係るＭＯＳＦＥＴ１０２は、上記点を除き、本実施形態及び本実施形態の変形例１と同じ構造である。
本実施形態の変形例２に係るＭＯＳＦＥＴ１０２は、ｎ形ピラー層３中のｐ形ピラー層４の配置パターンが違うだけなので、本実施形態のＭＯＳＦＥＴ１００及び本実施形態に係るＭＯＳＦＥＴ１０１と同様な効果が得られる。
（第２の実施形態）
第２の実施形態について、図７〜図９を用いて説明する。図７は、第２の実施形態に係る電力用半導体装置２００の主要部の要部斜視図である。図８は、第２の実施形態に係る電力用半導体装置の、（ａ）図７の斜視図のＤ−Ｄを通る水平面における要部平面図、及び（ｂ）図７の斜視図のＥ−Ｅを通る水平面における要部平面図である。図９は、第２の実施形態に係る電力用半導体装置の図７の斜視図を上から見た要部上面図であり、ソース電極１４及び層間絶縁膜１２を省略した図である。図９における破線は、ゲート電極１１の下部に隠れた層を示す。図７〜９は、いずれもＭＯＳＦＥＴ２００の電流が流れる素子領域の主要部を説明するもので、素子領域の外側の領域である終端領域に関しては、本発明の本質に関わらないため説明は省略する。なお、本実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施形態との相異点について主に説明する。
第２の実施形態に係るＭＯＳＦＥＴ２００は、図７〜図９に示したように、第１の実施形態に係るＭＯＳＦＥＴ１００において、ｐ形ベース接合層８の表面にＹ方向に隣り合う２つのｐ形ベース層５に接続されるｎ形Ｊ−ＦＥＴの第２の部分９Ａを有する。すなわち、ｎ形Ｊ−ＦＥＴ層９は、ｎ形ピラー層の表面に形成されＹ方向に延伸する第１の部分９と、第１の部分と接合しＸ方向に延伸する上記第２の部分９Ａを有する。ｎ形Ｊ−ＦＥＴ層９は、第１の部分９と第２の部分９Ａにより、ｎ＋形ドレイン層１と平行な平面内で複数のｐ形ベース層５のそれぞれの外周を取り囲む。
本実施形態に係るＭＯＳＦＥＴ２００では、ｎ形Ｊ−ＦＥＴ層９の第２の部分がｐ形ベース層５とＹ方向において電気的に接合されるので、この部分にもオン電流が流れることができる。そのため、ＭＯＳＦＥＴ２００は、ｐ形ベース層５の表面において、Ｙ方向の両端にもｎ＋形ソース層６を有する。ＭＯＳＦＥＴ２００は、ｐ形ベース層５の表面に環状のｎ＋形ソース層６を有し、ｎ＋形ソース層６の内側領域のｐ形ベース層５の表面にｐ＋形コンタクト層７を有する。以上の点おいて、本実施形態に係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００と相異する。その他は同じ構造である。
ＭＯＳＦＥＴ２００では上記構造により、ｎ＋形ソース層６／ｐ形ベース層５／ｎ形Ｊ−ＦＥＴ層９のチャネル構造が、第２の方向に沿って形成されるだけでなく、第１の方向に沿っても形成される。これにより、ｎ形ピラー層３、ｎ形Ｊ−ＦＥＴ層の第１の部分９、第２の方向に沿ったｐ形ベース層５、及び第２の方向に沿ったｎ＋形ソース層６の経路でオン電流が流れることに加えて、ｎ形ピラー層３、ｎ形Ｊ−ＦＥＴ層の第１の部分９、ｎ形Ｊ−ＦＥＴ層の第２の部分、第１の方向に沿ったｐ形ベース層５、及び第１の方向に沿ったｎ＋形ソース層６の経路でもオン電流が流れる。このため、本実施形態に係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００と比べて、チャネル抵抗が低減されるのでオン抵抗が低い。
図７では、ｎ形Ｊ−ＦＥＴ層の第２の部分９Ａは、第１の方向に沿ってｐ形のベース層接合層８の表面に形成され第１の方向で隣り合うｐ形ベース層５に接合されており、その底部は、ｐ形ベース層５の底部よりもゲート電極１１側に（ｐ形ベース層５より浅く）形成される。ｎ形Ｊ−ＦＥＴ層の第２の部分９Ａの底部は、ｐ形ベース層５の底部よりｎ＋形ドレイン層１側に（ｐ形ベース層５よりも深く）形成されるほど、第１の方向に沿ったｎ＋形ソース層６／ｐ形ベース層５／ｎ形Ｊ−ＦＥＴ層９のチャネル抵抗が低減される。しかしながら、ｎ形Ｊ−ＦＥＴ層の第２の部分９Ａの底部が深くなるほど、ｎ形Ｊ−ＦＥＴ層の第２の部分９Ａとｎ形ピラー層３との間に存在するｐ形ピラー接合層８の第１の方向における断面積が狭くなるので、アバランシェ降伏により発生した正孔の排出抵抗が高くなりＭＯＳＦＥＴ２００のアバランシェ耐量が低減される。このため、ｎ形Ｊ−ＦＥＴ層の第２の部分９Ａの底部とｐ形ベース接合層８の底部とをどのような位置に設けるかは、設計により最適化される。
本実施形態に係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００と同様に、いずれかのｐ形ベース層５とソース電極１４との間でコンタクト不良１５が発生したとしても、コンタクト不良１５を有するｐ形ベース層５と、それに隣接するｐ形ベース層５とが、Ｙ方向においてｐ形ベース接合層８により電気的に接合されている。このため、コンタクト不良１５を有するｐ形ベース層５の下部のｐ形ピラー層４とｎ形ピラー層３とのｐ−ｎ接合界面でアバランシェ降伏が発生しても、アバランシェ降伏による正孔は、このコンタクト不良１５を有するｐ形ベース層５に蓄積されることはなく、ｐ形ベース接合層８で接合された隣のｐ形ベース層５を介してソース電極１４に排出される。ＭＯＳＦＥＴ２００は、たとえゲート電極１１の開口部における製造工程のエッチング不良などでｐ形ベース層５とソース電極１４とのコンタクト不良１５を有していたとしても、高いアバランシェ耐量を維持することが可能である。
さらに、本実施形態に係るＭＯＳＦＥＴ２００は、Ｙ方向に隣り合う２つのｐ形ベース層５に接続されるｎ形Ｊ−ＦＥＴの第２の部分９Ａをｐ形ベース接合層８の表面に有するので、ｎ＋形ソース層６／ｐ形ベース層５／ｎ形Ｊ−ＦＥＴ層９のチャネル構造が、第２の方向に沿って形成されるだけでなく、第１の方向に沿っても形成される。これにより、本実施形態に係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００と比べて、さらにオン抵抗が低減される。
説明は省略するが、本実施形態においても、第１の実施形態の変形例１及び変形例２を適用することは勿論可能である。
（第３の実施形態）
第３の実施の形態について、図１０〜図１１を用いて説明する。図１０は、第３の実施形態に係る電力用半導体装置の、（ａ）図１の斜視図のＡ−Ａに対応する位置の水平面における要部平面図、及び（ｂ）図１の斜視図のＢ−Ｂに対応する位置の水平面における要部平面図である。図１１は、第３の実施形態に係る電力用半導体装置の図１の斜視図を上から見た要部上面図に対応する上面図であり、ソース電極１４及び層間絶縁膜１２を省略した図である。図１１における破線は、ゲート電極１１の下部に隠れた層を示す。図１０〜１１は、いずれもＭＯＳＦＥＴ３００の電流が流れる素子領域の主要部を説明するもので、素子領域の外側の領域である終端領域に関しては、本発明の本質に関わらないため説明は省略する。なお、本実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。また、本実施形態に係る電力用半導体装置の要部斜視図に関しては、第２の実施形態の斜視図とほぼ同様なので省略した。本実施形態との相異点について主に説明する。
第３の実施形態に係るＭＯＳＦＥＴ３００は、図１０〜図１１に示したように、第１の実施形態に係るＭＯＳＦＥＴ１００において、ｐ形半導体層からなる連結部８Ａをさらに有し、複数のｐ形ベース層５が配置された複数の列のうちの１つの列に配置されたｐ形ベース接合層８と、その列と隣の列に配置されたｐ形ベース接合層８と、をｐ形連結部８ＡによりＸ方向で連結する。ｐ形連結部８Ａは、ｐ形ベース接合層８と同じｐ形の不純物濃度を有し、ｐ形ベース接合層８と一体的に形成されることができる。このようにＸ方向において、隣り合う２つのｐ形ベース接合層８が、ｐ形連結部８Ａにより連結されるので、コンタクト不良１５を有するｐ形ベース層５の下部で発生したアバランシェ降伏による正孔は、Ｙ方向で隣接するｐ形ベース層から排出されるだけでなく、Ｘ方向で隣接するｐ形ベース層５から排出されることも可能となる。このため、正孔の排出抵抗がさらに低くなるために、ＭＯＳＦＥＴ３００のアバランシェ耐量が向上される。
図１０（ｂ）では、ｎ形ピラー層３の表面に形成されるｎ形Ｊ−ＦＥＴ層９は、Ｙ方向においてｐ形ベース接合層８のｐ形連結部８Ａにより離間分離されて、Ｙ方向に沿って離散的に延伸している。しかしながら、ｎ形Ｊ−ＦＥＴ層９は、ｐ形連結層８Ａの表面にも形成されて、Ｙ方向に沿って連続的に延伸することも勿論可能である。後者の方が、ｎ形Ｊ−ＦＥＴ層９により、オン電流がｎ形ピラー層３中でＹ方向に拡散されるので、よりオン抵抗が低くなる。
また、第２の実施形態で示したように、ｎ形Ｊ−ＦＥＴ層９は、さらにＹ方向に沿って隣り合う２つのｐ形ベース層５を接合させるｐ形ベース接合層８の表面に、ｎ形Ｊ−ＦＥＴ層９の第２の部分が設けられていてもよい。この場合は、第１の部分９と第２の部分９Ａとが一体化されたｎ形Ｊ−ＦＥＴ層が、ｎ形ピラー層３、ｐ形ベース接合層８、及びｐ形ベース接合層の連結部８Ａの表面に跨って形成される。
本実施形態に係るＭＯＳＦＥＴ３００は、第１の実施形態に係るＭＯＳＦＥＴ１００と同様に、いずれかのｐ形ベース層５とソース電極１４との間でコンタクト不良１５が発生したとしても、コンタクト不良１５を有するｐ形ベース層５と、それに隣接するｐ形ベース層５とが、Ｙ方向においてｐ形ベース接合層８により電気的に接合されている。このため、コンタクト不良１５を有するｐ形ベース層５の下部のｐ形ピラー層４とｎ形ピラー層３とのｐ−ｎ接合界面でアバランシェ降伏が発生しても、アバランシェ降伏による正孔は、このコンタクト不良１５を有するｐ形ベース層５に蓄積されることはなく、ｐ形ベース接合層８で接合された隣のｐ形ベース層５を介してソース電極１４に排出される。ＭＯＳＦＥＴ３００は、たとえゲート電極１１の開口部における製造工程のエッチング不良などでｐ形ベース層５とソース電極１４とのコンタクト不良１５を有していたとしても、高いアバランシェ耐量を維持することが可能である。
さらに、本実施形態に係るＭＯＳＦＥＴ３００は、第１の実施形態に係るＭＯＳＦＥＴ１００において、複数のｐ形ベース層５が配置された複数の列のうちの１つの列に配置されたｐ形ベース接合層８と、その列と隣の列に配置されたｐ形ベース接合層８と、をＸ方向で連結するｐ形半導体層からなる連結部８Ａをさらに有する。これにより、ＭＯＳＦＥＴ３００は、さらにアバランシェ降伏により発生した正孔が、Ｙ方向に沿って隣のｐ形ベース層５から排出されるだけでなく、Ｘ方向に沿って隣のｐ形ベース層５から排出されることが可能となる。ＭＯＳＦＥＴ３００は、さらに高いアバランシェ耐量を有するようになる。
説明は省略するが、本実施形態においても、第１の実施形態の変形例１及び変形例２を適用することは勿論可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ ｎ＋形ドレイン層
２ ｎ−形バッファ層
３ ｎ形ピラー層
４ ｐ形ピラー層
５ ｐ形ベース層
６ ｎ＋形ソース層
７ ｐ＋形コンタクト層
８ ｐ形ベース接合層
９ ｎ形Ｊ−ＦＥＴ層
１０ ゲート絶縁膜
１１ ゲート電極
１２ 層間絶縁膜
１３ ドレイン電極
１４ ソース電極
１５ コンタクト不良部
１００、２００、３００ ＭＯＳＦＥＴ

Claims (11)

  1. 第１の主面と前記第１の主面とは反対側の第２の主面とを有する第１導電形の第１の半導体層と、
    前記第１の主面側から前記第２の主面側に向かって前記第１の半導体層中を延伸し、互いに離間しつつ、それぞれが島状に設けられた複数の第２導電形の第２の半導体層と、
    前記第２の半導体層の前記第１の主面側に設けられ、前記第２の半導体層の第２導電形不純物濃度より高い第２導電形不純物濃度を有する、第２導電形の第３の半導体層と、
    前記第３の半導体層の表面に選択的に設けられ、前記第１の半導体層の前記第１導電形不純物濃度より高い不純物濃度を有する、複数の第１導電形の第４の半導体層と、
    隣り合う２つの前記第３の半導体層を互いに電気的に接続し、かつ、隣り合う２つの第２の半導体層の上部の側部同士を互いに電気的に接続し、前記第３の半導体層の前記第２導電形不純物濃度より低い不純物濃度を有する第２導電形の第５の半導体層と、
    前記第１の半導体層、前記複数の第５の半導体層、前記複数の第３の半導体層、及び前記複数の第４の半導体層の上にゲート絶縁膜を介して設けられ、前記複数の第３の半導体層及び前記複数の第４の半導体層の上に複数の開口部を有するゲート電極と、
    前記ゲート電極の上に設けられた層間絶縁膜と、
    前記第１の半導体層の前記第２の主面に電気的に接続された第１の電極と、
    前記開口部を介して前記複数の第３の半導体層及び前記複数の第４の半導体層に電気的に接続された第２の電極と、
    を備えたことを特徴とする電力用半導体装置。
  2. 前記複数の第２の半導体層及び前記複数の第３の半導体層は、前記第１の主面に平行な第１の方向に沿って延伸し前記第１の方向と直交し且つ前記第１の主面に平行な第２の方向に配列された複数の列のそれぞれの列に沿って配置され、
    前記複数の列に形成された前記複数の第３の半導体層は、前記第１の方向に沿って前記複数の第５の半導体層により互いに電気的に接続されていることを特徴とする請求項１記載の電力用半導体装置。
  3. 前記複数の第５の半導体層の底部は、前記複数の第３の半導体層の底部よりも前記第１の半導体層側に延伸しており、
    前記複数の第５の半導体層は、前記第１の方向において隣り合う２つの第３の半導体層の下にそれぞれ接続された２つの第２の半導体層をさらに電気的に接続することを特徴とする請求項２に記載の電力用半導体装置。
  4. 前記第１の半導体層の表面に設けられ、前記複数の第３の半導体層のうち前記第２の方向において隣り合う第３の半導体層のそれぞれに接合された第１の部分を有する第１導電形の第６の半導体層をさらに備え、
    前記第６の半導体層は、前記第１の半導体層の第１導電形不純物濃度よりも高い第１導電形不純物濃度を有することを特徴とする請求項２又は３に記載の電力用半導体装置。
  5. 前記第６の半導体層の前記第１の部分は、前記第１の方向に沿って延伸していることを特徴とする請求項４記載の電力用半導体装置。
  6. 前記第６の半導体層は、前記第２の方向に延伸し、前記第５の半導体層の表面に形成され前記第１の方向において隣り合う第３の半導体層の間を接合する第２の部分をさらに有し、
    前記第６の半導体層の前記第１の部分及び前記第２の部分により、前記複数の第３の半導体層の１つが前記第１の主面と平行な平面内で取り囲まれていることを特徴とする請求項５記載の電力用半導体装置。
  7. 前記第４の半導体層は、前記ゲート電極の前記複数の開口部の縁に沿って環状に形成されていることを特徴とする請求項６記載の電力用半導体装置。
  8. 前記複数の列の各列に沿って配列された前記複数の第３の半導体層は、前記第１の方向及び前記第２の方向に等間隔に離間して配置され、格子状に配列されていることを特徴とする請求項２〜７のいずれか１つに記載の電力用半導体装置。
  9. 前記複数の第３の半導体層は、前記第１の方向に等間隔に離間して配置されており、
    前記複数の列のうちの一列に配置された第３の半導体層のうち隣り合う２つの第３の半導体層の第１の方向における中心の位置は、前記一列と隣り合う他の列に配置された第３の半導体層のうちの１つと第２の方向において隣り合うことを特徴とする請求項２〜７のいずれか１つに記載の電力用半導体装置。
  10. 前記複数の第３の半導体層を前記第１の主面の垂直方向からみた平面形状は、六角形で形成されており、
    前記平面形状の一辺は、第２の方向に平行であることを特徴とする請求項９記載の電力用半導体装置。
  11. 前記複数の列のうちの１つの列に配置された前記複数の第５の半導体層のうちの１つの第５の半導体層と、前記１つの列の隣の列に配置された別の第５の半導体層と、を前記第２の方向において電気的に接続する第２導電形の半導体層からなる連結部が、前記第１の半導体層中にさらに設けられていることを特徴とする請求項２〜１０のいずれか１つに記載の電力用半導体装置。
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