JP3981028B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体基板に縦型トランジスタを形成した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来からパーソナル・コンピュータや情報通信機器等の電子機器には、例えばＤＣ−ＤＣコンバータが組み込まれた電源が用いられている。電子機器は近年益々小型化し、その駆動電圧は低下し、その駆動電流は大きくなっている。それに伴い、大きな電流を効率良く流すことができ、かつ高い周波数に対応できる電源が望まれている。その様な電源に使用されるパワー用半導体素子は、オン抵抗が低く、高速スイッチングが可能であることが必要である。
【０００３】
従来からこの種の電源には、整流素子としてショットキー・ダイオードが一般的に使用されている。これに対して近年は、より低い電圧で大きな電流を流すことができるようにするために、ショットキー・ダイオードに代えて、パワーＭＯＳＦＥＴが整流素子として使用されるようなっている。即ち電源には、入力と出力との間をスイッチングする切替用パワーＭＯＳＦＥＴのほかに、整流用パワーＭＯＳＦＥＴが用いられる。このような電源は、一般に整流用パワーＭＯＳＦＥＴと切替用パワーＭＯＳＦＥＴとが同期してスイッチングするので、同期整流回路方式の電源と呼ばれている。
【０００４】
図２９は、従来のパワーＭＯＳＦＥＴの拡大断面図である（例えば、特許文献１，２参照）。図２９のパワーＭＯＳＦＥＴは一点鎖線を境に対称の構造になっている。この一点鎖線より左側に注目して説明すると、このパワーＭＯＳＦＥＴの構造は次の通りである。ｐ+型半導体基板１００１上にｐ-型エピタキシャル層１００２が形成されている。このｐ-型層１００２に、複数のユニットセルを配列形成して、ＭＯＳＦＥＴが構成されている。即ちｐ-型層１００２にｐ型ベース層１００３が形成され、ｐ型ベース層１００３内にｎ+型ソース層１００４、ｐ型ベース層１００３の外にｎ型ドレイン層１００５（ｎ型高抵抗ドレイン層１００５ａとｎ+型低抵抗ドレイン層１００５ｂ）が形成されている。
【０００５】
ソース層１００４とドレイン層１００５の間のｐ型層表面には、ゲート絶縁膜１００６を介してゲート電極１００７が形成されている。ソース層１００４とｐ型ベース層１００３にコンタクトするショート電極１００８が形成され、このショート電極１００８を基板１００１に低抵抗で接続するために、基板１００１に達する深さのｐ+型拡散層１０１２が形成されている。基板１００１の裏面には、ソース電極１０１１が形成されている。ゲート電極１００７が形成された面は層間絶縁膜１００９で覆われ、この上にドレイン電極１０１０が形成されている。ドレイン電極１０１０は、ショート電極１００８と同時に形成されてｎ+型ドレイン層１００５ｂにコンタクトする第１層メタル１０１０ａと、層間絶縁膜１００９上に形成された第２層メタル１０１０ｂとから構成されている。
【０００６】
また、ソース電極の位置とドレイン電極の位置とが図２９に示すＭＯＳＦＥＴとは逆の構造を有し、ソース電極とエピタキシャル層とのコンタクト部やゲート電極上にシリサイド層が形成されたＭＯＳＦＥＴもある（例えば、特許文献３参照）。
【０００７】
【特許文献１】
特開２００２−１５８３５３号公報
【特許文献２】
特開２００２−２６３２１号公報
【特許文献３】
米国特許第６，２１８，７１２号明細書
【０００８】
【発明が解決しようとする課題】
図２９の縦型ＭＯＳＦＥＴでは、基板１００１の裏面にソース電極１０１１を形成するために、エピタキシャル層１００２の表面上にソース層１００４とｐ型ベース層１００３を短絡するショート電極１００８を形成し、これを基板１００１に接続するためのｐ+型拡散層１０１２を形成している。ｐ+型層１０１２は、長時間の不純物拡散により形成される深い拡散層であるために、横方向にも大きく拡がる。しかしこのｐ+型層１０１２は、チャネル領域にまで達しないようにしなければならない。この様なｐ+型層１０１２の横方向拡がりとチャネル領域に対する余裕を考慮すると、ユニットセルの幅を大きくせざるを得ない。ユニットセル幅が大きくなれば、ＭＯＳＦＥＴの面積も大きくなる。ＭＯＳＦＥＴ面積が限られている場合には、ＭＯＳＦＥＴ内に配列できるユニットセル数が少なくなり、低いオン抵抗と高速スイッチングという二つの特性を十分に満たすことが困難になる。
【０００９】
この発明は、縦型トランジスタの微細化を可能とした半導体装置及びその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上にエピタキシャル成長により形成された第１導電型の半導体層と、前記半導体層に第１導電型ベース層、このベース層と隣接する第２導電型のドレイン層及び前記ベース層の内側に形成された第２導電型のソース層がストライプ状に配列形成され、前記ドレイン層とソース層の間のベース層の上にゲート酸化膜を介してゲート電極が前記ストライプに沿って形成され、更に前記ベース層の前記ドレイン層側とは反対側の部分と前記ソース層の上に前記ベース層と前記ソース層とを短絡するショート電極が前記ストライプに沿って形成された構造を有し、前記ストライプに沿った方向及びこれと直交する方向にマトリクス状に配列された複数のユニットセルと、前記ストライプに沿った方向に隣接する前記ユニットセル間の前記半導体層上に酸化膜を介して形成され、前記ストライプを横切る方向に延びて前記各ユニットセルのゲート電極を相互に連結するゲート配線と、前記ゲート電極及び前記ショート電極を覆う絶縁膜上に形成されて前記各ユニットセルのドレイン層にコンタクトする第１の主電極と、前記半導体層の前記ゲート配線の直下のみであって前記ストライプに沿った方向に隣接するユニットセルのベース層の間にこれらベース層と連結されるように前記半導体基板に達する深さに形成された第１導電型の第１の高不純物濃度拡散層と、前記半導体基板の裏面に形成された第２の主電極と、を有することを特徴とする。
【００１１】
この発明によると、ゲート配線の直下に電極取り出しのための不純物拡散層を形成することにより、ユニットセルの微細化と高集積化が可能になる。これにより、縦型トランジスタの微細化を実現できる。
【００１２】
この発明は、第１の主電極をドレイン電極、第２の主電極をソース電極とする縦型トランジスタに適用できる。この場合、半導体基板には、第１導電型の低抵抗基板が、その上に形成される半導体層には、エピタキシャル成長層である第１導電型の高抵抗層が用いられる。各ユニットセルは、その高抵抗層の表面にソース層がその中に形成される第１導電型ベース層と、ソース層と第１導電型ベース層とを短絡するショート電極とを備えて構成される。ソース層をソース電極に引き出すための不純物拡散層として、第１導電型ベース層と連続する第１導電型の高不純物濃度拡散層が用いられる。
【００１３】
具体的に、ゲート電極と直交する方向に隣接する二つのユニットセルは、第１導電型ベース層を共有し、その両エッジ部に配置された各ゲート電極に沿ってストライプ状に形成された二つのソース層を有し、ショート電極は前記二つのソース層とその間の第１導電型ベース層にコンタクトする。
【００１４】
この様な構成でユニットセルを微細化したときに、アバランシェ耐量を確保しながらショート電極のソース層とのコンタクトを良好にするためには、上述した隣接する二つのユニットセルのソース層は、各ゲート電極に沿って形成されたストライプ状部分とこれらを所定間隔で相互に連結する連結部とを有する梯子状パターンとすればよい。或いはまた、上述した隣接する二つのユニットセルのソース層を、各ゲート電極に沿って形成されて互いに噛み合う櫛歯状パターンとすることもできる。
【００１５】
この発明はまた、第１の主電極をソース電極、第２の主電極をドレイン電極とする縦型トランジスタにも適用できる。この場合、半導体基板には、第２導電型の低抵抗基板が、その上に形成される半導体層には、エピタキシャル成長層である第２導電型の高抵抗層が用いられる。そして、各ユニットセルは、その高抵抗層の表面に、ソース層がその中に形成される第１導電型ベース層を備えて構成され、ショート電極は不要となる。ドレイン層をドレイン電極に引き出すための不純物拡散層としては、ドレイン層と連続する第２導電型の高不純物濃度拡散層が用いられる。
【００１６】
この発明はまた、前記ゲート電極の下に形成されたゲート酸化膜と、前記ゲート配線の下であって前記ゲート酸化膜と同じ層に形成され、前記ゲート酸化膜の厚さよりも大きい厚さの酸化膜と、をさらに有し、前記不純物拡散層がｐ型であるようにすることができる。これによれば、不純物拡散層とゲート配線との寄生容量を小さくできる。前記ゲート配線の下の前記酸化膜の厚さは、例えば４０ｎｍ以上１００ｎｍ未満である。
【００３１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態（実施の形態１〜１２）を説明する。実施の形態１〜７の主な特徴は、ゲート配線の直下にシリコン基板に達する深さにエピタキシャル層に形成されて、ソース層又はドレイン層をシリコン基板まで引き出すための高不純物濃度拡散層を備えることである。一方、実施の形態８〜１２の主な特徴は、ベース層とソース層とを短絡するショート電極をシリサイド層にしたことである。
【００３２】
以下の実施の形態では、ｎチャネルの縦型ＭＯＳＦＥＴを説明するが、各部の導電型を逆にしたｐチャネルにも同様に適用できる。また以下の実施の形態では、シリコン基板を用いた例を専ら示すが、ＧａＡｓ、ＳｉＣ、ＧａＮ、ＳｉＧｅ、Ｃ等の他の半導体基板を使用してもよい。
【００３３】
［実施の形態１］
図１は、実施の形態１による縦型ＭＯＳＦＥＴ１００の部分的な拡大平面図であり、図２及び図３はそれぞれ図１のＩ−Ｉ'及びII−II'断面図である。このＭＯＳＦＥＴ１００は、高不純物濃度で低抵抗のｐ+型シリコン基板１に、これより低不純物濃度で高抵抗のｐ-型エピタキシャル層２が形成されたウェハを用いて作製される。ｐ-型層２の表面に、図１に一点鎖線で示す範囲をユニットセルＵとして、多数のユニットセルがマトリクス状に配列される。
【００３４】
具体的に説明すれば、ｐ-型層２には、ｐ型ベース層３が形成される。ｐ型ベース層３は、図２の断面では、後にドレイン層５が形成される領域を挟むように所定間隔で複数個配列され且つ、これらが後にゲート配線１５が形成される領域下で連続するように形成される。このｐ型ベース層３のＩ−Ｉ'断面での両端部をチャネル領域とすべく、ゲート絶縁膜６を介してゲート電極７が形成される。ゲート電極７は、ｐ型ベース層３の両端部に沿って配置される多数本のストライプ部７ａと、これらのストライプ部７ａを相互に連結するための連結部７ｂとによりメッシュを構成している。ストライプ部７ａが実質的なゲート電極として機能する。連結部７ｂの下の酸化膜６ａはゲート絶縁膜（ゲート酸化膜）６と同時に形成されたものであり、その厚さはゲート絶縁膜６の厚さと同じである。
【００３５】
ゲート電極７のストライプ部７ａと直交する方向に隣接する二つのユニットセルは、一つのｐ型ベース層３を共有する。そしてこのｐ型ベース層３内に、ゲート電極７のストライプ部７ａにセルフアラインされた状態で各ユニットセルのｎ型ソース層４が形成される。ｐ型ベース層３の外にｎ型ドレイン層５が形成される。ドレイン層５は、ｎ型高抵抗ドレイン層５ａと、その中央部にその後形成されるｎ+型低抵抗ドレイン層５ｂとを有するＬＤＤ構造である。
【００３６】
ゲート電極７は層間絶縁膜８で覆われ、この上に第１層メタルにより、図１に破線で示すように、隣接する二つのユニットセルで共有されるショート電極９が形成される。ショート電極９は、層間絶縁膜８に開けられたコンタクトを介してｐ型ベース層３内の二つのｎ型ソース層４とその間のｐ型ベース層３にコンタクトする。ショート電極９は、各ユニットセルのソース電極として機能する。
【００３７】
ゲート電極として多結晶シリコンを用いた場合には、ゲート電極７の連結部７ｂに重なるように、このゲート電極７を低抵抗化するための裏打ち配線（ゲート配線）１５が形成されている。ゲート配線１５は、ショート電極９と同じ第１層メタルにより形成されて、層間絶縁膜８に所定間隔で開けられたコンタクト１６を介して、連結部７ｂとコンタクトする。
【００３８】
ショート電極９及びゲート配線１５上には、層間絶縁膜１１を介してドレイン電極１０が形成される。ドレイン電極１０は具体的には、ショート電極９と同じ第１層メタルにより形成されて各ｎ+型ドレイン層５ｂにコンタクトするコンタクト電極１０ａと、これらのコンタクト電極１０ａを連結する、第２層メタルにより形成されたメイン電極１０ｂとから構成される。ゲート配線１５上にメイン電極１０ｂが配置されていないのは、メイン電極１０ｂとゲート配線１５とによる寄生容量が形成されるのを防止するためである。
【００３９】
ソース電極１４は、ｐ+型シリコン基板１の裏面に形成される。ショート電極９をｐ+型基板１に低抵抗で接続するためのｐ+型拡散層１３は、この実施の形態においては、ショート電極９の直下ではなく、ゲート電極５の連結部７ｂ、従ってゲート配線１５に沿って連続的にその直下に、基板１に達する深さで形成される。従ってショート電極９は、従来の図２９と異なり、直接ｐ+型層１３にはコンタクトしない。しかし、ショート電極９がコンタクトする各ユニットセルのｐ型ベース層３は、ゲート配線１５の直下で連続するように一体に形成されており、ｐ+型層１３はこのゲート配線１５の直下でｐ型ベース層３に重ねて形成されている。従って、ショート電極９を低抵抗で基板１に接続することができる。
【００４０】
以上のように構成されたＭＯＳＦＥＴ１００は、ゲート電極７に正電圧を印加するとオンする。このとき、ゲート電極７の各ストライプ部７ｂの下のチャネルが反転し、ドレイン電極１０とショート電極９の間が導通する。ドレイン電流は、ｐ型ベース層３を介し、ゲート配線１５直下の深いｐ+型拡散層１３を流れ、基板１を通ってソース電極１４に流れる。
【００４１】
この実施の形態によると、各ユニットセルＵのソース層４の直下およびゲート配線１５の直下のうち、ゲート配線１５の直下であるＭＯＳＦＥＴの無効領域に深いｐ+型拡散層１３を形成しているため、微細なユニットセルを多数配列することができる。従って、ＭＯＳＦＥＴを集積してＤＣ−ＤＣコンバータを構成したときにも、その面積を小さくできる。
【００４２】
［実施の形態２］
図４は、実施の形態２によるＭＯＳＦＥＴ１００ａの部分的な拡大平面図を、図１に対応させて示している。実施の形態１と異なる点は、ｐ型ベース層３内に形成される隣接する二つのユニットセルのソース層４を、ゲート電極７のストライプ部７ａに沿ったストライプ部４ａとこれらを所定間隔で連結する連結部４ｂとからなる梯子状パターンをもって形成したことである。従ってショート電極９のｐ型ベース層３とのコンタクトは、梯子状パターンのソース層４の開口部となる。その他は実施の形態１と変わらない。
【００４３】
実施の形態１で説明したように、深いｐ+型拡散層１３をゲート配線１５の直下に配置することにより、ＭＯＳＦＥＴのユニットセル幅を小さくすることができる。しかし、図２のＩ−Ｉ'断面でのユニットセル幅を狭くすると、ゲート電極７の二つの隣接ストライプ部７ａの間に配置されるショート電極９の幅も縮小される。これは、ショート電極９を、ソース層４とベース層３の双方にコンタクトさせることを困難にする。一方、ショート電極９のソース層４に対するコンタクトを確実にすべく、ソース層４の幅（ゲート電極ストライプ部７ａと並行する部分の幅）を大きくすれば、ソース層４の直下のベース層３の横方向抵抗が大きくなる。これは、オン時にドレイン近傍でインパクトイオン化により生成されるホールのショート電極９への吸い出し効率を低下させ、アバランシェ耐量の低下をもたらす。
【００４４】
この実施の形態によれば、ソース層４を梯子状にパターン形成することにより、ソース層４のストライプ部４ａの幅を小さく保って、ベース層３の横方向抵抗の増大を抑えることができる。従って、アバランシェ耐量を確保しながら、ショート電極９のソース層４に対する確実なコンタクトが可能となる。
【００４５】
［実施の形態３］
図５は、実施の形態３によるＭＯＳＦＥＴ１００ｂの部分的な拡大平面図を、図１及び図４に対応させて示している。この実施の形態では、ソース層４の形状を、実施の形態１，２のそれの折衷形状としている。即ちｐ型ベース層３内の二つのソース層４は、凹凸パターンのオフセット構造で形成されている。言い換えれば、ソース層４は、そのｐｎ接合終端の形状が互いに噛み合うような櫛歯状パターンとしている。それ以外は、実施の形態１と同じである。
【００４６】
この実施の形態では、ソース層４をオフセット構造にすることにより、ソース層４の幅が小さい場合にも、ショート電極９とソース層４及びｐ型ベース層３とのコンタクト面積を共に確保することができる。これにより、実施の形態２に比べて更にアバランシェ耐量を向上させることができる。
【００４７】
［実施の形態４］
図６は、実施の形態４によるＭＯＳＦＥＴ１００ｃについて、図２に対応する断面を示している。この実施の形態では、実施の形態１に加えて、ｐ型ベース層３内の二つのソース層４の間に更に、浅いｐ+型拡散層２１が形成されている。この拡散層２１は、ｐ型ベース層３よりも不純物濃度が高い。これにより、ショート電極９とｐ型ベース層３とのコンタクト性が良好となる。さらにこのｐ+型拡散層２１を設けることで、各ユニットセルのソースから深いｐ+型拡散層１３層までの領域がより低抵抗となり、オン電圧をより低くすることができる。
【００４８】
［実施の形態５］
図７は、実施の形態５によるＭＯＳＦＥＴ１００ｄについて、図２に対応する断面を示している。ここまでの実施の形態では、ｐ型ベース層３がゲート電極７より先に形成される場合を示している。これに対してこの実施の形態５では、ゲート電極７を形成した後に、ｐ型ベース層３及びソース層４を、ゲート電極７をマスクとする不純物イオン注入と二重拡散により形成した場合を示している。従って、ｐ型ベース層３とソース層４が共にゲート電極７にセルフアラインされる。これにより、チャネル領域の幅（チャネル長）の制御性が向上し、閾値電圧の制御性が向上する。閾値電圧のバラツキもウェハ間やロット間で小さくなる。
【００４９】
［実施の形態６］
図８は、ここまでの実施の形態とはソース、ドレイン電極の上下関係を逆にした実施の形態６のＭＯＳＦＥＴ２００の部分的な拡大平面図である。図９及び図１０はそれぞれ、図８のＩ−Ｉ'及びII−II'断面図である。先の各実施の形態と対応する部分には、同じ符号を付して詳細な説明は省く。
【００５０】
この実施の形態では、ここまでの実施の形態と異なり、ｎ+型シリコン基板１ａにｎ-型エピタキシャル層２ａを形成したウェハを用いて作製される。ｎ-型層２ａの表面にユニットセルが形成されることは、先の各実施の形態と同様である。ソース電極１４は、基板表面に、ｎ型ソース層４とｐ型ベース層３にコンタクトするように形成される。従って先の実施の形態のようなショート電極９はない。ドレイン電極１０は、基板１ａの裏面に形成される。
【００５１】
ドレイン層５のなかの低抵抗ドレイン層５ｂは、ゲート配線１５の直下にゲート配線１５に沿って基板１ａに達する深さに形成されたｎ+型拡散層２２と連続し、このｎ+型拡散層２２を介し、基板１ａを介してドレイン電極１０に接続される。ｎ+型拡散層２２は、ドレイン５を基板１ａの裏面のドレイン電極１０に接続するためのもので、その機能は、先の各実施の形態においてソース層４を基板裏面のソース電極１４に接続するためのｐ+型拡散層１３と同じである。そしてこのｎ+型拡散層２２を、先の各実施の形態と同様にＭＯＳＦＥＴの無効領域であるゲート配線１５の直下に配置することによって、ユニットセルの微細化が可能になる。
【００５２】
この実施の形態では、ショート電極が必要ない。これにより、エピタキシャル層上のメタル配線を１層にすることができるため、ユニットセルの集積度をさらに向上させることができる。更に層間絶縁膜も一層の薄いものとなるから、ソース電極１４のコンタクトホールへの埋め込み性も向上する。
【００５３】
実施の形態６には、以下の変形例がある。実施の形態６においても、ユニットセルを微細化したときには、ソース電極１４のｐ型ベース層３とソース層４に対するコンタクト面積が問題になることは、実施の形態１の場合と同様である。従って、実施の形態１に対する実施の形態２（図４）や実施の形態３（図５）と同様の変形が有効になる。図１１の縦型ＭＯＳＦＥＴ２００ａは、図４の実施の形態と同様に、ソース層４を梯子状パターンとした例である。図１２の縦型ＭＯＳＦＥＴ２００ｂは、図５の実施の形態と同様に、ソース層４を櫛歯状パターンとした例である。
【００５４】
また図示しないが、実施の形態６において、図６の実施の形態と同様にソース電極１４とｐ型ベース層３のコンタクト部に浅いｐ+型拡散層を形成すること、或いは図７の実施の形態と同様に、ｐ型ベース層３とソース層４をゲート電極７とセルフアラインされた構造とすることも有効である。
【００５５】
［実施の形態７］
図１３および図１４は、実施の形態７によるＭＯＳＦＥＴ１００ｅについて、図２および図３に対応する断面を示している。この実施の形態では、ゲート配線１５下の酸化膜１８（酸化膜１８は実施の形態１において説明した図３のゲート配線１５下の酸化膜６ａと対応する）の厚さが４０ｎｍ以上１００ｎｍ未満であって、かつ、図１３におけるゲート絶縁膜（ゲート酸化膜）６よりも厚く形成されていることを特徴とする。酸化膜１８の厚さを比較的大きくすることにより、ゲート配線１５とＰ+型拡散層１３との間の寄生容量を小さくしている。なお、ゲート絶縁膜６と同じ層に酸化膜１８は形成されている。
【００５６】
ここで、ゲート配線１５下の酸化膜１８の厚さについて説明する。まず、酸化膜１８の厚さについては、信頼性試験結果から、図１５に示した酸化膜厚さの経時破壊分布が得られている。横軸はシリコン酸化膜の厚さを示し、縦軸はシリコン酸化膜が破壊する時間の逆数を示している。この図１５によると、酸化膜の厚さが約４０ｎｍを越えると経時破壊分布が飽和傾向にあることから、酸化膜１８の厚さは４０ｎｍ以上必要であることがわかる。
【００５７】
また、図１６にボロン（Ｂ）をインプラする際の酸化膜を突き抜けるための条件を示した。横軸はイオンのエネルギーを示し、縦軸はシリコン酸化膜の厚さを示している。通常、ボロンのインプラに用いられる装置はイオンのエネルギー（加速電圧）の限界が５０〜６０（ＫｅＶ）である。これにエネルギー（加速電圧）のマージンを考慮すると、シリコン酸化膜の厚さが１００ｎｍ未満であることが必要となる。ボロンのインプラは、ゲート配線１５下にＰ+型拡散層１３を形成するためのものであり、酸化膜１８の厚さを１００ｎｍ未満とすれば、酸化膜１８を付き抜けてのインプラが可能となり、プロセスの自由度が増すことになる。
【００５８】
よって、図１５及び図１６から、酸化膜１８の厚さは４０ｎｍ以上１００ｎｍ未満とすれば、酸化膜１８の信頼性を確保するとともに、プロセスの自由度を確保することができることが分かる。
以上、実施の形態７におけるＭＯＳＦＥＴ１００ｅによれば、ゲート電極へマイナスバイアスを印加させる高温通電試験において、ゲート配線１５とその下に形成されたＰ+型拡散層１３との間に生じる電界集中にも耐えうる厚さの酸化膜１８を形成することができ、実施の形態１において得られる効果に加えて、ＭＯＳＦＥＴ１００ｅの信頼性の向上が可能となる。
【００５９】
実施の形態７には変形例があり、これを図１７および図１８で説明する。これらの図は、実施の形態７によるＭＯＳＦＥＴ１００ｅについての図１３及び図１４に対応する断面を示している。変形例では、セル部にもＰ+型拡散層１３ａ（ｐ型の他の不純物拡散層の一例）を形成することも可能である。この場合、実施の形態１のようなユニットセルの微細化という効果は得られないが、従来の技術に比べて、ＭＯＳＦＥＴの信頼性の向上を図ることができる。
【００６０】
［実施の形態８］
図１９は、実施の形態８によるＭＯＳＦＥＴ３００の断面を示している。図２に示す実施の形態１と対応する部分には、同じ符号を付して詳細な説明は省く。これまでの実施の形態のショート電極９は、アルミニウムのような第１層メタルで構成されていた。これに対して、実施の形態８のショート電極９ａは、シリサイド（金属化合物の一例）層で構成されている。このシリサイド層は、高融点金属（Ｔｉ，Ｃｏ，Ｐｔ，Ｍｏ，Ｗ等）とｐ-型エピタキシャル層２のＳｉとの金属化合物からなる。ＭＯＳＦＥＴ３００では、ショート電極９ａがシリサイド層なので、ショート電極９ａを自己整合的に形成することができ、したがって、ＭＯＳＦＥＴの微細化が可能となる。なお、Ｓｉ以外の半導体（ＧａＡｓ、ＳｉＣ、ＧａＮ、ＳｉＧｅ、Ｃ等）を利用する場合、Ｓｉ以外の半導体と高融点金属との金属化合物がショート電極の材料となる。
【００６１】
ｎ型ドリフト層１２は、耐圧確保を目的としたものであり、ソース層４と間を隔ててｐ-型層２の表面中に形成されている。ドリフト層１２は、ゲート電極７をマスクとして、ｎ型のイオンをｐ-型層２に浅く注入することにより形成される。これにより、ゲート電極７とドリフト層１２とのズレを生じさせることなく、ゲート電極７とドリフト層１２との重なり面積を小さくできる。この面積が小さくなることにより、ゲート−ドレイン間容量を小さくできる。したがって、ゲートの蓄積電荷量を低減できるため、スイッチング時間を短くすることができる。
【００６２】
ドリフト層１２にはゲート電極７と所定の距離を設けてｎ+型ドレイン層５が形成されている。ドレイン層５の表面上には、ショート電極９ａと同時に形成されたシリサイド層１７がある。層間絶縁膜８，１１に形成されたコンタクトホール１９を利用して、ドレイン電極１０がシリサイド層１７を介してドレイン層５にコンタクトしている。ドレイン電極１０は層間絶縁膜１１上、つまりシリコン基板１の一方の面側に配置されている。これに対して、ソース電極１４は一方の面の裏にあるシリコン基板１の他方の面側に配置されている。
【００６３】
シリコン基板１とベース層３との間のｐ-型層２に、シリコン基板１に達する深さのｐ+型拡散層２３が形成されている。ｐ+型拡散層２３により、ショート電極９ａとシリコン基板１とが接続される。ｐ-型層２は、寄生ソース抵抗になると共に通電時に抵抗になるので、ｐ+型拡散層２３によりｐ-型層２の抵抗を下げている。
【００６４】
さて、ＭＯＳＦＥＴ３００は、図２０に示すように、ワイヤのような外部配線（図示せず）に取り付けられた配線電極２５をドレイン電極１０にボンディングすることにより、外部配線に接続される。図２９に示す従来のＭＯＳＦＥＴでは、ドレイン電極１０１０の第２層メタル１０１０ｂに配線電極（図示せず）をボンディングする。いずれの場合も、ゲート電極、ソース層、ドレイン層、ベース層及びショート電極の上で配線電極がドレイン電極にボンディングされる。図２９のＭＯＳＦＥＴにおいて、第１層メタル１０１０ａではなく第２層メタル１０１０ｂに配線電極をボンディングする理由は次のとおりである。
【００６５】
パワーＭＯＳＦＥＴは大電流を流すため、外部配線の断面積が大きく、これに伴い配線電極の面積も大きくなる。したがって、ドレイン電極の面積も必然的に大きくなり、例えばＭＯＳＦＥＴのチップの表面全体をドレイン電極で覆う必要がある。図２９のＭＯＳＦＥＴでは、第１層メタル１０１０ａとショート電極１００８とを製造工程の簡略化のために同時に形成されるため、第１層メタル１０１０ａでは配線電極との接続に必要な面積を確保することができない。そこで、第２層メタル１０１０ｂを形成して、第２層メタル１０１０ｂに配線電極を取り付けている。
【００６６】
したがって、図２９のＭＯＳＦＥＴでは、第１層メタルと第２層メタルの形成技術、つまり多層配線技術が必要となり、また、ショート電極１００８により生じる層間絶縁膜１００９の段差を解消するために層間絶縁膜１００９の平坦化技術も必要となる。よって、製造工程数や製造コストの増加という問題が生じる。さらに、層間絶縁膜１００９の平坦化により、層間絶縁膜１００９はショート電極１００８上の部分が他の部分よりも薄くなる。このため、ショート電極１００８上の部分（特にショート電極１００８のコーナ付近の部分）は、ボンディング時の超音波や荷重等の印加による衝撃により、ダメージを受けやすく（例えば、その部分にクラックが発生）、ＭＯＳＦＥＴの歩留まりの低下や信頼性の低下の問題が生じる。
【００６７】
これに対して、図１９に示す実施の形態８のＭＯＳＦＥＴ３００では、シリサイド層をショート電極９ａにしているので、ドレイン電極１０を第１層メタルと第２層メタルの多層配線にすることなく、第１層メタルだけて構成することができる。また、シリサイド層は厚みが小さい（例えば、層間絶縁膜８の厚みより小さい）ので、ショート電極９ａを覆う層間絶縁膜１１に生じる段差は小さく、したがって、層間絶縁膜１１の平坦化工程が不要となる。以上のように、この実施の形態によれば、多層配線技術や平坦化技術が不要となるので、製造工程数を少なくでき、かつ製造コストも下げることができる。
【００６８】
また、上記の通り、ショート電極９ａの厚みが小さくかつ層間絶縁膜１１の平坦化工程が不要なので、層間絶縁膜１１のうちショート電極９ａ上の部分が他の部分よりも薄くなることはない。したがって、図２０の配線電極２５をドレイン電極１０にボンディングする際に、ショート電極９ａ上の部分がダメージを受けやすいということはなく、ＭＯＳＦＥＴ３００の歩留まりや信頼性を向上させることができる。
【００６９】
実施の形態８によるＭＯＳＦＥＴ３００の製造方法のうち、ショート電極９ａ形成からソース電極１４形成までの工程を簡単に説明する。図２１〜図２３はこれを説明するためのシリコン基板等の断面を示す工程図である。
【００７０】
図２１に示すように、ゲート電極７を覆うようにｐ-型層２上に形成されたシリコン酸化膜等からなる層間絶縁膜８（第１層間絶縁膜の一例）に、フォトリソグラフィとエッチングにより、ベース層３とソース層４との境界を含む領域を露出する開口２７およびドレイン層５の領域を露出する開口２９を形成する。これら開口で露出された領域を含めて層間絶縁膜８の全面に、スパッタリング等によりＴｉ膜３１を蒸着させる。
【００７１】
図２２に示すように、図２１のシリコン基板１を４００℃以上で熱処理することにより、Ｔｉ膜３１とｐ-型層２のＳｉとを反応させる。これにより、ベース層３とソース層４との境界を含む領域やドレイン層５の領域の上にシリサイド層（ショート電極９ａ、シリサイド層１７）が形成される。層間絶縁膜８の表面上や開口２７，２９の側壁上のＴｉ膜３１は未反応であり、これをエッチングにより除去する。以上により、厚さがそれぞれ１００ｎｍ以下のショート電極９ａやシリサイド層１７が自己整合的に形成される。
【００７２】
図２３に示すように、ショート電極９ａ、シリサイド層１７及び層間絶縁膜８を覆うように、シリコン酸化膜等の層間絶縁膜１１（第２層間絶縁膜の一例）を例えばＣＶＤにより堆積する。その後、フォトリソグラフィとエッチングにより層間絶縁膜１１を選択的に除去して、シリサイド層１７を露出するようにドレイン層５の上にコンタクトホール１９を形成する。
【００７３】
そして、例えばスパッタリングにより、アルミニウムなどの金属を層間絶縁膜１１上およびコンタクトホール１９内に蒸着させて、図１９のドレイン電極１０を形成する。次に、シリコン基板１が所定の厚さになるまでシリコン基板１の裏面を研磨する。その後、この裏面に、金属（Ａｕ、Ａｌ、Ｖ、Ｎｉ、Ｃｕ等）をスパッタリングにより蒸着して、図１９のソース電極１４を形成する。
【００７４】
［実施の形態９］
図２４は、実施の形態９によるＭＯＳＦＥＴ３００ａの断面を示している。図１９に示す実施の形態８と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態では、実施の形態８と同様にソース層４上とベース層３上にショート電極９ａを構成するシリサイド層が形成されているが、実施の形態８と異なりドレイン層５上にシリサイド層が形成されていない。このため、ドレイン電極１０がドレイン層５に直接にコンタクトしている。これによる効果を説明する。
【００７５】
コンタクトホール１９形成後、コンタクトホール１９の底部に形成された自然酸化膜を除去してからドレイン電極１０を形成する。自然酸化膜の除去方法として、低コストという理由で逆スパッタ法が一般的に用いられる。しかし、図１９に示すＭＯＳＦＥＴ３００では、コンタクトホール１９の底部がシリサイド層１７であり、非常に薄いため、逆スパッタのダメージによりシリサイド層１７が消失してしまうおそれがある。逆スパッタ法の替わりにＨＦ系の薬液を用いて自然酸化膜を除去すれば、上記消失を防ぐことが可能である。しかし、この方法では、薬液による処理後の純水洗浄と乾燥仕上げとの間に、コンタクトホール１９の底部に水とＳｉとの反応生成物が発生しやすい。これはコンタクト不良の原因となるので、新たな特殊な処理が必要となる。
【００７６】
そこで、この実施の形態のＭＯＳＦＥＴ３００ａでは、層間絶縁膜８にシリサイド層形成のための開口を形成する際に、ドレイン層５の領域上には開口を形成しないことにより、ドレイン層５上にシリサイド層が形成されないようにしている。これにより、コンタクトホール１９の底部がドレイン層５となるので、逆スパッタ法による自然酸化膜除去が可能となる。
【００７７】
なお、ドレイン電極１０にアルミニウムを用いる場合、ドレイン電極１０の形成工程中の高温処理により、ｐ-型層２中のＳｉがアルミニウム膜中に取り込まれて、ドレイン電極１０とドレイン層５との接合が破壊する、いわゆるスパイク現象が起きる可能性がある。これを防止するためには、ＴｉやＴｉＷなどのバリヤメタルをドレイン電極１０とドレイン層５との間に介在させればよい。
【００７８】
［実施の形態１０］
図２５は、実施の形態１０によるＭＯＳＦＥＴ３００ｂの断面を示している。図１９に示す実施の形態８と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態では、ゲート電極７上にもシリサイド層（シリサイド層３３）を形成している。これにより、ゲート電極７の配線抵抗が低減するので、スイッチングの高速化が可能となる。シリサイド層３３は、層間絶縁膜８にシリサイド層形成のための開口を形成する際に、ゲート電極７の領域上にも開口を形成することにより、ショート電極９ａと同時に形成している。したがって、製造工程数を増やすことなく、ゲート電極７の配線抵抗の低減化が可能となる。なお、図２４に示すＭＯＳＦＥＴ３００ａと同様に、ドレイン層５上にはシリサイド層が形成されていない。
【００７９】
［実施の形態１１］
図２６は、実施の形態１１によるＭＯＳＦＥＴ３００ｃの断面を示している。図１９に示す実施の形態８と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態のｐ-型層２は、ソース層４の端部のうち、ゲート電極７と反対側の端部が含まれるように、ベース層３に形成されたトレンチ３５を有する。トレンチ３５の底部と側壁部にショート電極９ａが形成されている。トレンチ３５の下のｐ-型層２にはベース層３よりも不純物濃度が高いｐ+型拡散層３７を形成することにより、図１９に示すｐ+型拡散層２３の替わりにしている。なお、図２４に示すＭＯＳＦＥＴ３００ａと同様に、ドレイン層５上にはシリサイド層が形成されていない。
【００８０】
ＭＯＳＦＥＴ３００ｃの上記特徴部分の形成方法を説明する。まず、ベース層３とソース層４との境界を含む領域を露出する開口２７をフォトリソグラフィとエッチングにより、層間絶縁膜８に形成する。層間絶縁膜８をマスクとして、ｐ-型層２を反応イオン性エッチング（ＲＩＥ）により選択的に除去することにより、トレンチ３５を形成する。トレンチ３５の深さはソース層４の深さとベース層３の深さの間である。
【００８１】
層間絶縁膜８をマスクとして、トレンチ３５にｐ型の不純物をイオン注入することにより、ｐ-型層２にｐ+型拡散層３７を浅く形成する。ｐ+型拡散層３７はシリコン基板１に到達していないが、ソース層４をシリコン基板１まで引き出すための不純物拡散層として機能する。なぜならば、ドリフト層１２やベース層３の形成のための熱処理により、高濃度のｐ型であるシリコン基板１からｐ型不純物がｐ-型層２に染み出すので、ｐ+型拡散層３７とシリコン基板１との間は比較的高濃度のｐ型となるからである。以上のように、この実施の形態では、ｐ+型拡散層３７を浅くできるため、ｐ+型拡散層３７の横方向の拡散を抑えることができ、この結果、ＭＯＳＦＥＴ３００ｃの微細化が可能となる。
【００８２】
次に、トレンチ３５の底部および側壁部を含むように層間絶縁膜８の全体にＴｉ膜をスパッタリング等で蒸着させた後、図２２で説明した実施の形態８と同様の方法を用いてシリサイド層からなるショート電極９ａを形成する。そして、トレンチ３５が埋まるように、層間絶縁膜８上に層間絶縁膜１１を例えばＣＶＤにより堆積する。この実施の形態はドレイン層５上にシリサイド層を形成していないので、後の工程は図２４に示す実施の形態９と同じである。
【００８３】
［実施の形態１２］
図２７及び図２８は、実施の形態１２によるＭＯＳＦＥＴ４００の断面を示しており、図２７が実施の形態１の図２と対応し、図２８が実施の形態１の図３と対応している。実施の形態１と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態は、実施の形態１と図２５の実施の形態１０とを組み合わせたものである。すなわち、ゲート電極７の連結部７ｂの直下に電極取り出しのためのｐ+型拡散層１３を形成することにより、ユニットセルの微細化と高集積化が可能になる。また、ショート電極９ａをシリサイド層とし、ゲート電極７上にもシリサイド層３３を形成している。ショート電極９ａをシリサイド層とすることにより、製造工程数を少なくでき、かつ製造コストも下げることができ、さらにＭＯＳＦＥＴ４００の歩留まりや信頼性を向上させることができる。
【００８４】
【発明の効果】
以上述べたようにこの発明に係る半導体装置によれば、ユニットセルの微細化と高集積化を可能とすることにより、縦型トランジスタの微細化を実現できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＭＯＳＦＥＴの平面図である。
【図２】図１のＩ−Ｉ'断面図である。
【図３】図１のII−II'断面図である。
【図４】実施の形態２によるＭＯＳＦＥＴの平面図である。
【図５】実施の形態３によるＭＯＳＦＥＴの平面図である。
【図６】実施の形態４によるＭＯＳＦＥＴの図２に対応する断面図である。
【図７】実施の形態５によるＭＯＳＦＥＴの図２に対応する断面図である。
【図８】実施の形態６によるＭＯＳＦＥＴの平面図である。
【図９】図８のＩ−Ｉ'断面図である。
【図１０】図８のII−II'断面図である。
【図１１】実施の形態６の変形例によるＭＯＳＦＥＴの平面図である。
【図１２】実施の形態６の他の変形例によるＭＯＳＦＥＴの平面図である。
【図１３】実施の形態７によるＭＯＳＦＥＴの図２に対応する断面図である。
【図１４】実施の形態７によるＭＯＳＦＥＴの図３に対応する断面図である。
【図１５】酸化膜厚さの経時破壊分布を示すグラフを表す図である。
【図１６】ボロン（Ｂ）をインプラする際の酸化膜を突き抜けるための条件を示した図である。
【図１７】実施の形態７の変形例によるＭＯＳＦＥＴの図２に対応する断面図である。
【図１８】実施の形態７の変形例によるＭＯＳＦＥＴの図３に対応する断面図である。
【図１９】実施の形態８によるＭＯＳＦＥＴの断面を示している。
【図２０】配線電極が取り付けられた図１９のＭＯＳＦＥＴの断面を示している。
【図２１】実施の形態８によるＭＯＳＦＥＴの製造方法を説明するための第１工程図である。
【図２２】実施の形態８によるＭＯＳＦＥＴの製造方法を説明するための第２工程図である。
【図２３】実施の形態８によるＭＯＳＦＥＴの製造方法を説明するための第３工程図である。
【図２４】実施の形態９によるＭＯＳＦＥＴの断面を示している。
【図２５】実施の形態１０によるＭＯＳＦＥＴの断面を示している。
【図２６】実施の形態１１によるＭＯＳＦＥＴの断面を示している。
【図２７】実施の形態１２によるＭＯＳＦＥＴの図２に対応する断面図である。
【図２８】実施の形態１２によるＭＯＳＦＥＴの図３に対応する断面図である。
【図２９】従来のＭＯＳＦＥＴの断面図である。
【符号の説明】
１…ｐ+型シリコン基板、１ａ…ｎ+型シリコン基板、２…ｐ-型エピタキシャル層、２ａ…ｎ-型エピタキシャル層、３…ｐ型ベース層、４…ソース層、５…ドレイン層、５ａ…高抵抗ドレイン、５ｂ…低抵抗ドレイン、６…ゲート絶縁膜、６ａ…酸化膜、７…ゲート電極、７ａ…ストライプ部、７ｂ…連結部、８…層間絶縁膜、９，９ａ…ショート電極、１０…ドレイン電極、１１…層間絶縁膜、１２…ドリフト層、１３，１３ａ…ｐ+型拡散層、１４…ソース電極、１５…ゲート配線、１６…コンタクト、１７…シリサイド層、１８…酸化膜、１９…コンタクトホール、２１…ｐ+型拡散層、２２…ｎ+型拡散層、２３…ｐ+型拡散層、２５…配線電極、２７，２９…開口、３１…Ｔｉ膜、３３…シリサイド層、３５…トレンチ、３７…ｐ+型拡散層、１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，２００，２００ａ，２００ｂ，３００，３００ａ，３００ｂ，３００ｃ，４００…ＭＯＳＦＥＴ

Claims (8)

  1. 第１導電型の半導体基板と、
    前記半導体基板上にエピタキシャル成長により形成された第１導電型の半導体層と、
    前記半導体層に第１導電型ベース層、このベース層と隣接する第２導電型のドレイン層及び前記ベース層の内側に形成された第２導電型のソース層がストライプ状に配列形成され、前記ドレイン層とソース層の間のベース層の上にゲート酸化膜を介してゲート電極が前記ストライプに沿って形成され、更に前記ベース層の前記ドレイン層側とは反対側の部分と前記ソース層の上に前記ベース層と前記ソース層とを短絡するショート電極が前記ストライプに沿って形成された構造を有し、前記ストライプに沿った方向及びこれと直交する方向にマトリクス状に配列された複数のユニットセルと、
    前記ストライプに沿った方向に隣接する前記ユニットセル間の前記半導体層上に酸化膜を介して形成され、前記ストライプを横切る方向に延びて前記各ユニットセルのゲート電極を相互に連結するゲート配線と、
    前記ゲート電極及び前記ショート電極を覆う絶縁膜上に形成されて前記各ユニットセルのドレイン層にコンタクトする第１の主電極と、
    前記半導体層の前記ゲート配線の直下のみであって前記ストライプに沿った方向に隣接するユニットセルのベース層の間にこれらベース層と連結されるように前記半導体基板に達する深さに形成された第１導電型の第１の高不純物濃度拡散層と、
    前記半導体基板の裏面に形成された第２の主電極と、
    を有することを特徴とする半導体装置。
  2. ゲート電極と直交する方向に隣接する二つのユニットセルは、第１導電型ベース層を共有し、その両エッジ部に配置された各ゲート電極に沿ってストライプ状に形成された二つのソース層を有し、前記ショート電極は前記二つのソース層とその間の第１導電型ベース層にコンタクトする
    ことを特徴とする請求項１記載の半導体装置。
  3. ゲート電極と直交する方向に隣接する二つのユニットセルは、第１導電型ベース層を共有し、前記隣接する二つのユニットセルは、前記各ゲート電極に沿って形成されたストライプ状部分とこれらを所定間隔で相互に連結する連結部とを有する梯子状パターンのソース層を有し、前記ショート電極はこのソース層とその梯子状パターンの開口に露出する前記第１導電型ベース層にコンタクトする
    ことを特徴とする請求項１記載の半導体装置。
  4. ゲート電極と直交する方向に隣接する二つのユニットセルは、第１導電型ベース層を共有し、前記隣接する二つのユニットセルは、前記各ゲート電極に沿って形成されて互いに噛み合う櫛歯状パターンの二つのソース層を有し、前記ショート電極は前記二つのソース層とその間の前記第１導電型ベース層にコンタクトする
    ことを特徴とする請求項１記載の半導体装置。
  5. 前記第１導電型ベース層の前記ショート電極とのコンタクト部に、前記第１の高不純物濃度拡散層より浅い第１導電型の第２の高不純物濃度拡散層が形成されている
    ことを特徴とする請求項１記載の半導体装置。
  6. 第２導電型の半導体基板と、
    前記半導体基板上にエピタキシャル成長により形成された第２導電型の半導体層と、
    前記半導体層に第１導電型ベース層、このベース層と隣接する第２導電型のドレイン層及び前記ベース層の内側に形成された第２導電型のソース層がストライプ状に配列形成され、前記ドレイン層とソース層の間のベース層の上にゲート酸化膜を介してゲート電極が前記ストライプに沿って形成された構造を有し、前記ストライプに沿った方向及びこれと直交する方向にマトリクス状に配列された複数のユニットセルと、
    前記ストライプに沿った方向に隣接する前記ユニットセル間の前記半導体層上に酸化膜を介して形成され、前記ストライプを横切る方向に延びて前記各ユニットセルのゲート電極を相互に連結するゲート配線と、
    前記ゲート電極を覆う絶縁膜上に形成されて前記各ユニットセルの前記ベース層の前記ドレイン層とは反対側の部分と前記ソース層にコンタクトするソース電極と、
    前記半導体層の前記ゲート配線の直下のみであって前記ストライプに沿った方向に隣接するユニットセルのドレイン層の間にこれらドレイン層と連結されるように前記半導体基板に達する深さに形成された第２導電型の高不純物濃度拡散層と、
    前記半導体基板の裏面に形成された、前記ドレイン層が前記高不純物濃度拡散層を介して接続されるドレイン電極と、
    を有することを特徴とする半導体装置。
  7. 前記ゲート配線の下に形成された酸化膜は、前記ゲート電極の下に形成された前記ゲート酸化膜よりも厚く、
    前記第１導電型がｐ型である
    ことを特徴とする請求項１記載の半導体装置。
  8. 前記ゲート配線の下の前記酸化膜の厚さは、４０ｎｍ以上１００ｎｍ未満である
    ことを特徴とする請求項７記載の半導体装置。
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