JP3981028B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体基板に縦型トランジスタを形成した半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
従来からパーソナル・コンピュータや情報通信機器等の電子機器には、例えばDC−DCコンバータが組み込まれた電源が用いられている。電子機器は近年益々小型化し、その駆動電圧は低下し、その駆動電流は大きくなっている。それに伴い、大きな電流を効率良く流すことができ、かつ高い周波数に対応できる電源が望まれている。その様な電源に使用されるパワー用半導体素子は、オン抵抗が低く、高速スイッチングが可能であることが必要である。
【0003】
従来からこの種の電源には、整流素子としてショットキー・ダイオードが一般的に使用されている。これに対して近年は、より低い電圧で大きな電流を流すことができるようにするために、ショットキー・ダイオードに代えて、パワーMOSFETが整流素子として使用されるようなっている。即ち電源には、入力と出力との間をスイッチングする切替用パワーMOSFETのほかに、整流用パワーMOSFETが用いられる。このような電源は、一般に整流用パワーMOSFETと切替用パワーMOSFETとが同期してスイッチングするので、同期整流回路方式の電源と呼ばれている。
【0004】
図29は、従来のパワーMOSFETの拡大断面図である(例えば、特許文献1,2参照)。図29のパワーMOSFETは一点鎖線を境に対称の構造になっている。この一点鎖線より左側に注目して説明すると、このパワーMOSFETの構造は次の通りである。p+型半導体基板1001上にp-型エピタキシャル層1002が形成されている。このp-型層1002に、複数のユニットセルを配列形成して、MOSFETが構成されている。即ちp-型層1002にp型ベース層1003が形成され、p型ベース層1003内にn+型ソース層1004、p型ベース層1003の外にn型ドレイン層1005(n型高抵抗ドレイン層1005aとn+型低抵抗ドレイン層1005b)が形成されている。
【0005】
ソース層1004とドレイン層1005の間のp型層表面には、ゲート絶縁膜1006を介してゲート電極1007が形成されている。ソース層1004とp型ベース層1003にコンタクトするショート電極1008が形成され、このショート電極1008を基板1001に低抵抗で接続するために、基板1001に達する深さのp+型拡散層1012が形成されている。基板1001の裏面には、ソース電極1011が形成されている。ゲート電極1007が形成された面は層間絶縁膜1009で覆われ、この上にドレイン電極1010が形成されている。ドレイン電極1010は、ショート電極1008と同時に形成されてn+型ドレイン層1005bにコンタクトする第1層メタル1010aと、層間絶縁膜1009上に形成された第2層メタル1010bとから構成されている。
【0006】
また、ソース電極の位置とドレイン電極の位置とが図29に示すMOSFETとは逆の構造を有し、ソース電極とエピタキシャル層とのコンタクト部やゲート電極上にシリサイド層が形成されたMOSFETもある(例えば、特許文献3参照)。
【0007】
【特許文献1】
特開2002−158353号公報
【特許文献2】
特開2002−26321号公報
【特許文献3】
米国特許第6,218,712号明細書
【0008】
【発明が解決しようとする課題】
図29の縦型MOSFETでは、基板1001の裏面にソース電極1011を形成するために、エピタキシャル層1002の表面上にソース層1004とp型ベース層1003を短絡するショート電極1008を形成し、これを基板1001に接続するためのp+型拡散層1012を形成している。p+型層1012は、長時間の不純物拡散により形成される深い拡散層であるために、横方向にも大きく拡がる。しかしこのp+型層1012は、チャネル領域にまで達しないようにしなければならない。この様なp+型層1012の横方向拡がりとチャネル領域に対する余裕を考慮すると、ユニットセルの幅を大きくせざるを得ない。ユニットセル幅が大きくなれば、MOSFETの面積も大きくなる。MOSFET面積が限られている場合には、MOSFET内に配列できるユニットセル数が少なくなり、低いオン抵抗と高速スイッチングという二つの特性を十分に満たすことが困難になる。
【0009】
この発明は、縦型トランジスタの微細化を可能とした半導体装置及びその製造方法を提供することを目的としている。
【0010】
【課題を解決するための手段】
この発明に係る半導体装置は、第1導電型の半導体基板と、前記半導体基板上にエピタキシャル成長により形成された第1導電型の半導体層と、前記半導体層に第1導電型ベース層、このベース層と隣接する第2導電型のドレイン層及び前記ベース層の内側に形成された第2導電型のソース層がストライプ状に配列形成され、前記ドレイン層とソース層の間のベース層の上にゲート酸化膜を介してゲート電極が前記ストライプに沿って形成され、更に前記ベース層の前記ドレイン層側とは反対側の部分と前記ソース層の上に前記ベース層と前記ソース層とを短絡するショート電極が前記ストライプに沿って形成された構造を有し、前記ストライプに沿った方向及びこれと直交する方向にマトリクス状に配列された複数のユニットセルと、前記ストライプに沿った方向に隣接する前記ユニットセル間の前記半導体層上に酸化膜を介して形成され、前記ストライプを横切る方向に延びて前記各ユニットセルのゲート電極を相互に連結するゲート配線と、前記ゲート電極及び前記ショート電極を覆う絶縁膜上に形成されて前記各ユニットセルのドレイン層にコンタクトする第1の主電極と、前記半導体層の前記ゲート配線の直下のみであって前記ストライプに沿った方向に隣接するユニットセルのベース層の間にこれらベース層と連結されるように前記半導体基板に達する深さに形成された第1導電型の第1の高不純物濃度拡散層と、前記半導体基板の裏面に形成された第2の主電極と、を有することを特徴とする。
【0011】
この発明によると、ゲート配線の直下に電極取り出しのための不純物拡散層を形成することにより、ユニットセルの微細化と高集積化が可能になる。これにより、縦型トランジスタの微細化を実現できる。
【0012】
この発明は、第1の主電極をドレイン電極、第2の主電極をソース電極とする縦型トランジスタに適用できる。この場合、半導体基板には、第1導電型の低抵抗基板が、その上に形成される半導体層には、エピタキシャル成長層である第1導電型の高抵抗層が用いられる。各ユニットセルは、その高抵抗層の表面にソース層がその中に形成される第1導電型ベース層と、ソース層と第1導電型ベース層とを短絡するショート電極とを備えて構成される。ソース層をソース電極に引き出すための不純物拡散層として、第1導電型ベース層と連続する第1導電型の高不純物濃度拡散層が用いられる。
【0013】
具体的に、ゲート電極と直交する方向に隣接する二つのユニットセルは、第1導電型ベース層を共有し、その両エッジ部に配置された各ゲート電極に沿ってストライプ状に形成された二つのソース層を有し、ショート電極は前記二つのソース層とその間の第1導電型ベース層にコンタクトする。
【0014】
この様な構成でユニットセルを微細化したときに、アバランシェ耐量を確保しながらショート電極のソース層とのコンタクトを良好にするためには、上述した隣接する二つのユニットセルのソース層は、各ゲート電極に沿って形成されたストライプ状部分とこれらを所定間隔で相互に連結する連結部とを有する梯子状パターンとすればよい。或いはまた、上述した隣接する二つのユニットセルのソース層を、各ゲート電極に沿って形成されて互いに噛み合う櫛歯状パターンとすることもできる。
【0015】
この発明はまた、第1の主電極をソース電極、第2の主電極をドレイン電極とする縦型トランジスタにも適用できる。この場合、半導体基板には、第2導電型の低抵抗基板が、その上に形成される半導体層には、エピタキシャル成長層である第2導電型の高抵抗層が用いられる。そして、各ユニットセルは、その高抵抗層の表面に、ソース層がその中に形成される第1導電型ベース層を備えて構成され、ショート電極は不要となる。ドレイン層をドレイン電極に引き出すための不純物拡散層としては、ドレイン層と連続する第2導電型の高不純物濃度拡散層が用いられる。
【0016】
この発明はまた、前記ゲート電極の下に形成されたゲート酸化膜と、前記ゲート配線の下であって前記ゲート酸化膜と同じ層に形成され、前記ゲート酸化膜の厚さよりも大きい厚さの酸化膜と、をさらに有し、前記不純物拡散層がp型であるようにすることができる。これによれば、不純物拡散層とゲート配線との寄生容量を小さくできる。前記ゲート配線の下の前記酸化膜の厚さは、例えば40nm以上100nm未満である。
【0031】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態(実施の形態1〜12)を説明する。実施の形態1〜7の主な特徴は、ゲート配線の直下にシリコン基板に達する深さにエピタキシャル層に形成されて、ソース層又はドレイン層をシリコン基板まで引き出すための高不純物濃度拡散層を備えることである。一方、実施の形態8〜12の主な特徴は、ベース層とソース層とを短絡するショート電極をシリサイド層にしたことである。
【0032】
以下の実施の形態では、nチャネルの縦型MOSFETを説明するが、各部の導電型を逆にしたpチャネルにも同様に適用できる。また以下の実施の形態では、シリコン基板を用いた例を専ら示すが、GaAs、SiC、GaN、SiGe、C等の他の半導体基板を使用してもよい。
【0033】
[実施の形態1]
図1は、実施の形態1による縦型MOSFET100の部分的な拡大平面図であり、図2及び図3はそれぞれ図1のI−I'及びII−II'断面図である。このMOSFET100は、高不純物濃度で低抵抗のp+型シリコン基板1に、これより低不純物濃度で高抵抗のp-型エピタキシャル層2が形成されたウェハを用いて作製される。p-型層2の表面に、図1に一点鎖線で示す範囲をユニットセルUとして、多数のユニットセルがマトリクス状に配列される。
【0034】
具体的に説明すれば、p-型層2には、p型ベース層3が形成される。p型ベース層3は、図2の断面では、後にドレイン層5が形成される領域を挟むように所定間隔で複数個配列され且つ、これらが後にゲート配線15が形成される領域下で連続するように形成される。このp型ベース層3のI−I'断面での両端部をチャネル領域とすべく、ゲート絶縁膜6を介してゲート電極7が形成される。ゲート電極7は、p型ベース層3の両端部に沿って配置される多数本のストライプ部7aと、これらのストライプ部7aを相互に連結するための連結部7bとによりメッシュを構成している。ストライプ部7aが実質的なゲート電極として機能する。連結部7bの下の酸化膜6aはゲート絶縁膜(ゲート酸化膜)6と同時に形成されたものであり、その厚さはゲート絶縁膜6の厚さと同じである。
【0035】
ゲート電極7のストライプ部7aと直交する方向に隣接する二つのユニットセルは、一つのp型ベース層3を共有する。そしてこのp型ベース層3内に、ゲート電極7のストライプ部7aにセルフアラインされた状態で各ユニットセルのn型ソース層4が形成される。p型ベース層3の外にn型ドレイン層5が形成される。ドレイン層5は、n型高抵抗ドレイン層5aと、その中央部にその後形成されるn+型低抵抗ドレイン層5bとを有するLDD構造である。
【0036】
ゲート電極7は層間絶縁膜8で覆われ、この上に第1層メタルにより、図1に破線で示すように、隣接する二つのユニットセルで共有されるショート電極9が形成される。ショート電極9は、層間絶縁膜8に開けられたコンタクトを介してp型ベース層3内の二つのn型ソース層4とその間のp型ベース層3にコンタクトする。ショート電極9は、各ユニットセルのソース電極として機能する。
【0037】
ゲート電極として多結晶シリコンを用いた場合には、ゲート電極7の連結部7bに重なるように、このゲート電極7を低抵抗化するための裏打ち配線(ゲート配線)15が形成されている。ゲート配線15は、ショート電極9と同じ第1層メタルにより形成されて、層間絶縁膜8に所定間隔で開けられたコンタクト16を介して、連結部7bとコンタクトする。
【0038】
ショート電極9及びゲート配線15上には、層間絶縁膜11を介してドレイン電極10が形成される。ドレイン電極10は具体的には、ショート電極9と同じ第1層メタルにより形成されて各n+型ドレイン層5bにコンタクトするコンタクト電極10aと、これらのコンタクト電極10aを連結する、第2層メタルにより形成されたメイン電極10bとから構成される。ゲート配線15上にメイン電極10bが配置されていないのは、メイン電極10bとゲート配線15とによる寄生容量が形成されるのを防止するためである。
【0039】
ソース電極14は、p+型シリコン基板1の裏面に形成される。ショート電極9をp+型基板1に低抵抗で接続するためのp+型拡散層13は、この実施の形態においては、ショート電極9の直下ではなく、ゲート電極5の連結部7b、従ってゲート配線15に沿って連続的にその直下に、基板1に達する深さで形成される。従ってショート電極9は、従来の図29と異なり、直接p+型層13にはコンタクトしない。しかし、ショート電極9がコンタクトする各ユニットセルのp型ベース層3は、ゲート配線15の直下で連続するように一体に形成されており、p+型層13はこのゲート配線15の直下でp型ベース層3に重ねて形成されている。従って、ショート電極9を低抵抗で基板1に接続することができる。
【0040】
以上のように構成されたMOSFET100は、ゲート電極7に正電圧を印加するとオンする。このとき、ゲート電極7の各ストライプ部7bの下のチャネルが反転し、ドレイン電極10とショート電極9の間が導通する。ドレイン電流は、p型ベース層3を介し、ゲート配線15直下の深いp+型拡散層13を流れ、基板1を通ってソース電極14に流れる。
【0041】
この実施の形態によると、各ユニットセルUのソース層4の直下およびゲート配線15の直下のうち、ゲート配線15の直下であるMOSFETの無効領域に深いp+型拡散層13を形成しているため、微細なユニットセルを多数配列することができる。従って、MOSFETを集積してDC−DCコンバータを構成したときにも、その面積を小さくできる。
【0042】
[実施の形態2]
図4は、実施の形態2によるMOSFET100aの部分的な拡大平面図を、図1に対応させて示している。実施の形態1と異なる点は、p型ベース層3内に形成される隣接する二つのユニットセルのソース層4を、ゲート電極7のストライプ部7aに沿ったストライプ部4aとこれらを所定間隔で連結する連結部4bとからなる梯子状パターンをもって形成したことである。従ってショート電極9のp型ベース層3とのコンタクトは、梯子状パターンのソース層4の開口部となる。その他は実施の形態1と変わらない。
【0043】
実施の形態1で説明したように、深いp+型拡散層13をゲート配線15の直下に配置することにより、MOSFETのユニットセル幅を小さくすることができる。しかし、図2のI−I'断面でのユニットセル幅を狭くすると、ゲート電極7の二つの隣接ストライプ部7aの間に配置されるショート電極9の幅も縮小される。これは、ショート電極9を、ソース層4とベース層3の双方にコンタクトさせることを困難にする。一方、ショート電極9のソース層4に対するコンタクトを確実にすべく、ソース層4の幅(ゲート電極ストライプ部7aと並行する部分の幅)を大きくすれば、ソース層4の直下のベース層3の横方向抵抗が大きくなる。これは、オン時にドレイン近傍でインパクトイオン化により生成されるホールのショート電極9への吸い出し効率を低下させ、アバランシェ耐量の低下をもたらす。
【0044】
この実施の形態によれば、ソース層4を梯子状にパターン形成することにより、ソース層4のストライプ部4aの幅を小さく保って、ベース層3の横方向抵抗の増大を抑えることができる。従って、アバランシェ耐量を確保しながら、ショート電極9のソース層4に対する確実なコンタクトが可能となる。
【0045】
[実施の形態3]
図5は、実施の形態3によるMOSFET100bの部分的な拡大平面図を、図1及び図4に対応させて示している。この実施の形態では、ソース層4の形状を、実施の形態1,2のそれの折衷形状としている。即ちp型ベース層3内の二つのソース層4は、凹凸パターンのオフセット構造で形成されている。言い換えれば、ソース層4は、そのpn接合終端の形状が互いに噛み合うような櫛歯状パターンとしている。それ以外は、実施の形態1と同じである。
【0046】
この実施の形態では、ソース層4をオフセット構造にすることにより、ソース層4の幅が小さい場合にも、ショート電極9とソース層4及びp型ベース層3とのコンタクト面積を共に確保することができる。これにより、実施の形態2に比べて更にアバランシェ耐量を向上させることができる。
【0047】
[実施の形態4]
図6は、実施の形態4によるMOSFET100cについて、図2に対応する断面を示している。この実施の形態では、実施の形態1に加えて、p型ベース層3内の二つのソース層4の間に更に、浅いp+型拡散層21が形成されている。この拡散層21は、p型ベース層3よりも不純物濃度が高い。これにより、ショート電極9とp型ベース層3とのコンタクト性が良好となる。さらにこのp+型拡散層21を設けることで、各ユニットセルのソースから深いp+型拡散層13層までの領域がより低抵抗となり、オン電圧をより低くすることができる。
【0048】
[実施の形態5]
図7は、実施の形態5によるMOSFET100dについて、図2に対応する断面を示している。ここまでの実施の形態では、p型ベース層3がゲート電極7より先に形成される場合を示している。これに対してこの実施の形態5では、ゲート電極7を形成した後に、p型ベース層3及びソース層4を、ゲート電極7をマスクとする不純物イオン注入と二重拡散により形成した場合を示している。従って、p型ベース層3とソース層4が共にゲート電極7にセルフアラインされる。これにより、チャネル領域の幅(チャネル長)の制御性が向上し、閾値電圧の制御性が向上する。閾値電圧のバラツキもウェハ間やロット間で小さくなる。
【0049】
[実施の形態6]
図8は、ここまでの実施の形態とはソース、ドレイン電極の上下関係を逆にした実施の形態6のMOSFET200の部分的な拡大平面図である。図9及び図10はそれぞれ、図8のI−I'及びII−II'断面図である。先の各実施の形態と対応する部分には、同じ符号を付して詳細な説明は省く。
【0050】
この実施の形態では、ここまでの実施の形態と異なり、n+型シリコン基板1aにn-型エピタキシャル層2aを形成したウェハを用いて作製される。n-型層2aの表面にユニットセルが形成されることは、先の各実施の形態と同様である。ソース電極14は、基板表面に、n型ソース層4とp型ベース層3にコンタクトするように形成される。従って先の実施の形態のようなショート電極9はない。ドレイン電極10は、基板1aの裏面に形成される。
【0051】
ドレイン層5のなかの低抵抗ドレイン層5bは、ゲート配線15の直下にゲート配線15に沿って基板1aに達する深さに形成されたn+型拡散層22と連続し、このn+型拡散層22を介し、基板1aを介してドレイン電極10に接続される。n+型拡散層22は、ドレイン5を基板1aの裏面のドレイン電極10に接続するためのもので、その機能は、先の各実施の形態においてソース層4を基板裏面のソース電極14に接続するためのp+型拡散層13と同じである。そしてこのn+型拡散層22を、先の各実施の形態と同様にMOSFETの無効領域であるゲート配線15の直下に配置することによって、ユニットセルの微細化が可能になる。
【0052】
この実施の形態では、ショート電極が必要ない。これにより、エピタキシャル層上のメタル配線を1層にすることができるため、ユニットセルの集積度をさらに向上させることができる。更に層間絶縁膜も一層の薄いものとなるから、ソース電極14のコンタクトホールへの埋め込み性も向上する。
【0053】
実施の形態6には、以下の変形例がある。実施の形態6においても、ユニットセルを微細化したときには、ソース電極14のp型ベース層3とソース層4に対するコンタクト面積が問題になることは、実施の形態1の場合と同様である。従って、実施の形態1に対する実施の形態2(図4)や実施の形態3(図5)と同様の変形が有効になる。図11の縦型MOSFET200aは、図4の実施の形態と同様に、ソース層4を梯子状パターンとした例である。図12の縦型MOSFET200bは、図5の実施の形態と同様に、ソース層4を櫛歯状パターンとした例である。
【0054】
また図示しないが、実施の形態6において、図6の実施の形態と同様にソース電極14とp型ベース層3のコンタクト部に浅いp+型拡散層を形成すること、或いは図7の実施の形態と同様に、p型ベース層3とソース層4をゲート電極7とセルフアラインされた構造とすることも有効である。
【0055】
[実施の形態7]
図13および図14は、実施の形態7によるMOSFET100eについて、図2および図3に対応する断面を示している。この実施の形態では、ゲート配線15下の酸化膜18(酸化膜18は実施の形態1において説明した図3のゲート配線15下の酸化膜6aと対応する)の厚さが40nm以上100nm未満であって、かつ、図13におけるゲート絶縁膜(ゲート酸化膜)6よりも厚く形成されていることを特徴とする。酸化膜18の厚さを比較的大きくすることにより、ゲート配線15とP+型拡散層13との間の寄生容量を小さくしている。なお、ゲート絶縁膜6と同じ層に酸化膜18は形成されている。
【0056】
ここで、ゲート配線15下の酸化膜18の厚さについて説明する。まず、酸化膜18の厚さについては、信頼性試験結果から、図15に示した酸化膜厚さの経時破壊分布が得られている。横軸はシリコン酸化膜の厚さを示し、縦軸はシリコン酸化膜が破壊する時間の逆数を示している。この図15によると、酸化膜の厚さが約40nmを越えると経時破壊分布が飽和傾向にあることから、酸化膜18の厚さは40nm以上必要であることがわかる。
【0057】
また、図16にボロン(B)をインプラする際の酸化膜を突き抜けるための条件を示した。横軸はイオンのエネルギーを示し、縦軸はシリコン酸化膜の厚さを示している。通常、ボロンのインプラに用いられる装置はイオンのエネルギー(加速電圧)の限界が50〜60(KeV)である。これにエネルギー(加速電圧)のマージンを考慮すると、シリコン酸化膜の厚さが100nm未満であることが必要となる。ボロンのインプラは、ゲート配線15下にP+型拡散層13を形成するためのものであり、酸化膜18の厚さを100nm未満とすれば、酸化膜18を付き抜けてのインプラが可能となり、プロセスの自由度が増すことになる。
【0058】
よって、図15及び図16から、酸化膜18の厚さは40nm以上100nm未満とすれば、酸化膜18の信頼性を確保するとともに、プロセスの自由度を確保することができることが分かる。
以上、実施の形態7におけるMOSFET100eによれば、ゲート電極へマイナスバイアスを印加させる高温通電試験において、ゲート配線15とその下に形成されたP+型拡散層13との間に生じる電界集中にも耐えうる厚さの酸化膜18を形成することができ、実施の形態1において得られる効果に加えて、MOSFET100eの信頼性の向上が可能となる。
【0059】
実施の形態7には変形例があり、これを図17および図18で説明する。これらの図は、実施の形態7によるMOSFET100eについての図13及び図14に対応する断面を示している。変形例では、セル部にもP+型拡散層13a(p型の他の不純物拡散層の一例)を形成することも可能である。この場合、実施の形態1のようなユニットセルの微細化という効果は得られないが、従来の技術に比べて、MOSFETの信頼性の向上を図ることができる。
【0060】
[実施の形態8]
図19は、実施の形態8によるMOSFET300の断面を示している。図2に示す実施の形態1と対応する部分には、同じ符号を付して詳細な説明は省く。これまでの実施の形態のショート電極9は、アルミニウムのような第1層メタルで構成されていた。これに対して、実施の形態8のショート電極9aは、シリサイド(金属化合物の一例)層で構成されている。このシリサイド層は、高融点金属(Ti,Co,Pt,Mo,W等)とp-型エピタキシャル層2のSiとの金属化合物からなる。MOSFET300では、ショート電極9aがシリサイド層なので、ショート電極9aを自己整合的に形成することができ、したがって、MOSFETの微細化が可能となる。なお、Si以外の半導体(GaAs、SiC、GaN、SiGe、C等)を利用する場合、Si以外の半導体と高融点金属との金属化合物がショート電極の材料となる。
【0061】
n型ドリフト層12は、耐圧確保を目的としたものであり、ソース層4と間を隔ててp-型層2の表面中に形成されている。ドリフト層12は、ゲート電極7をマスクとして、n型のイオンをp-型層2に浅く注入することにより形成される。これにより、ゲート電極7とドリフト層12とのズレを生じさせることなく、ゲート電極7とドリフト層12との重なり面積を小さくできる。この面積が小さくなることにより、ゲート−ドレイン間容量を小さくできる。したがって、ゲートの蓄積電荷量を低減できるため、スイッチング時間を短くすることができる。
【0062】
ドリフト層12にはゲート電極7と所定の距離を設けてn+型ドレイン層5が形成されている。ドレイン層5の表面上には、ショート電極9aと同時に形成されたシリサイド層17がある。層間絶縁膜8,11に形成されたコンタクトホール19を利用して、ドレイン電極10がシリサイド層17を介してドレイン層5にコンタクトしている。ドレイン電極10は層間絶縁膜11上、つまりシリコン基板1の一方の面側に配置されている。これに対して、ソース電極14は一方の面の裏にあるシリコン基板1の他方の面側に配置されている。
【0063】
シリコン基板1とベース層3との間のp-型層2に、シリコン基板1に達する深さのp+型拡散層23が形成されている。p+型拡散層23により、ショート電極9aとシリコン基板1とが接続される。p-型層2は、寄生ソース抵抗になると共に通電時に抵抗になるので、p+型拡散層23によりp-型層2の抵抗を下げている。
【0064】
さて、MOSFET300は、図20に示すように、ワイヤのような外部配線(図示せず)に取り付けられた配線電極25をドレイン電極10にボンディングすることにより、外部配線に接続される。図29に示す従来のMOSFETでは、ドレイン電極1010の第2層メタル1010bに配線電極(図示せず)をボンディングする。いずれの場合も、ゲート電極、ソース層、ドレイン層、ベース層及びショート電極の上で配線電極がドレイン電極にボンディングされる。図29のMOSFETにおいて、第1層メタル1010aではなく第2層メタル1010bに配線電極をボンディングする理由は次のとおりである。
【0065】
パワーMOSFETは大電流を流すため、外部配線の断面積が大きく、これに伴い配線電極の面積も大きくなる。したがって、ドレイン電極の面積も必然的に大きくなり、例えばMOSFETのチップの表面全体をドレイン電極で覆う必要がある。図29のMOSFETでは、第1層メタル1010aとショート電極1008とを製造工程の簡略化のために同時に形成されるため、第1層メタル1010aでは配線電極との接続に必要な面積を確保することができない。そこで、第2層メタル1010bを形成して、第2層メタル1010bに配線電極を取り付けている。
【0066】
したがって、図29のMOSFETでは、第1層メタルと第2層メタルの形成技術、つまり多層配線技術が必要となり、また、ショート電極1008により生じる層間絶縁膜1009の段差を解消するために層間絶縁膜1009の平坦化技術も必要となる。よって、製造工程数や製造コストの増加という問題が生じる。さらに、層間絶縁膜1009の平坦化により、層間絶縁膜1009はショート電極1008上の部分が他の部分よりも薄くなる。このため、ショート電極1008上の部分(特にショート電極1008のコーナ付近の部分)は、ボンディング時の超音波や荷重等の印加による衝撃により、ダメージを受けやすく(例えば、その部分にクラックが発生)、MOSFETの歩留まりの低下や信頼性の低下の問題が生じる。
【0067】
これに対して、図19に示す実施の形態8のMOSFET300では、シリサイド層をショート電極9aにしているので、ドレイン電極10を第1層メタルと第2層メタルの多層配線にすることなく、第1層メタルだけて構成することができる。また、シリサイド層は厚みが小さい(例えば、層間絶縁膜8の厚みより小さい)ので、ショート電極9aを覆う層間絶縁膜11に生じる段差は小さく、したがって、層間絶縁膜11の平坦化工程が不要となる。以上のように、この実施の形態によれば、多層配線技術や平坦化技術が不要となるので、製造工程数を少なくでき、かつ製造コストも下げることができる。
【0068】
また、上記の通り、ショート電極9aの厚みが小さくかつ層間絶縁膜11の平坦化工程が不要なので、層間絶縁膜11のうちショート電極9a上の部分が他の部分よりも薄くなることはない。したがって、図20の配線電極25をドレイン電極10にボンディングする際に、ショート電極9a上の部分がダメージを受けやすいということはなく、MOSFET300の歩留まりや信頼性を向上させることができる。
【0069】
実施の形態8によるMOSFET300の製造方法のうち、ショート電極9a形成からソース電極14形成までの工程を簡単に説明する。図21〜図23はこれを説明するためのシリコン基板等の断面を示す工程図である。
【0070】
図21に示すように、ゲート電極7を覆うようにp-型層2上に形成されたシリコン酸化膜等からなる層間絶縁膜8(第1層間絶縁膜の一例)に、フォトリソグラフィとエッチングにより、ベース層3とソース層4との境界を含む領域を露出する開口27およびドレイン層5の領域を露出する開口29を形成する。これら開口で露出された領域を含めて層間絶縁膜8の全面に、スパッタリング等によりTi膜31を蒸着させる。
【0071】
図22に示すように、図21のシリコン基板1を400℃以上で熱処理することにより、Ti膜31とp-型層2のSiとを反応させる。これにより、ベース層3とソース層4との境界を含む領域やドレイン層5の領域の上にシリサイド層(ショート電極9a、シリサイド層17)が形成される。層間絶縁膜8の表面上や開口27,29の側壁上のTi膜31は未反応であり、これをエッチングにより除去する。以上により、厚さがそれぞれ100nm以下のショート電極9aやシリサイド層17が自己整合的に形成される。
【0072】
図23に示すように、ショート電極9a、シリサイド層17及び層間絶縁膜8を覆うように、シリコン酸化膜等の層間絶縁膜11(第2層間絶縁膜の一例)を例えばCVDにより堆積する。その後、フォトリソグラフィとエッチングにより層間絶縁膜11を選択的に除去して、シリサイド層17を露出するようにドレイン層5の上にコンタクトホール19を形成する。
【0073】
そして、例えばスパッタリングにより、アルミニウムなどの金属を層間絶縁膜11上およびコンタクトホール19内に蒸着させて、図19のドレイン電極10を形成する。次に、シリコン基板1が所定の厚さになるまでシリコン基板1の裏面を研磨する。その後、この裏面に、金属(Au、Al、V、Ni、Cu等)をスパッタリングにより蒸着して、図19のソース電極14を形成する。
【0074】
[実施の形態9]
図24は、実施の形態9によるMOSFET300aの断面を示している。図19に示す実施の形態8と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態では、実施の形態8と同様にソース層4上とベース層3上にショート電極9aを構成するシリサイド層が形成されているが、実施の形態8と異なりドレイン層5上にシリサイド層が形成されていない。このため、ドレイン電極10がドレイン層5に直接にコンタクトしている。これによる効果を説明する。
【0075】
コンタクトホール19形成後、コンタクトホール19の底部に形成された自然酸化膜を除去してからドレイン電極10を形成する。自然酸化膜の除去方法として、低コストという理由で逆スパッタ法が一般的に用いられる。しかし、図19に示すMOSFET300では、コンタクトホール19の底部がシリサイド層17であり、非常に薄いため、逆スパッタのダメージによりシリサイド層17が消失してしまうおそれがある。逆スパッタ法の替わりにHF系の薬液を用いて自然酸化膜を除去すれば、上記消失を防ぐことが可能である。しかし、この方法では、薬液による処理後の純水洗浄と乾燥仕上げとの間に、コンタクトホール19の底部に水とSiとの反応生成物が発生しやすい。これはコンタクト不良の原因となるので、新たな特殊な処理が必要となる。
【0076】
そこで、この実施の形態のMOSFET300aでは、層間絶縁膜8にシリサイド層形成のための開口を形成する際に、ドレイン層5の領域上には開口を形成しないことにより、ドレイン層5上にシリサイド層が形成されないようにしている。これにより、コンタクトホール19の底部がドレイン層5となるので、逆スパッタ法による自然酸化膜除去が可能となる。
【0077】
なお、ドレイン電極10にアルミニウムを用いる場合、ドレイン電極10の形成工程中の高温処理により、p-型層2中のSiがアルミニウム膜中に取り込まれて、ドレイン電極10とドレイン層5との接合が破壊する、いわゆるスパイク現象が起きる可能性がある。これを防止するためには、TiやTiWなどのバリヤメタルをドレイン電極10とドレイン層5との間に介在させればよい。
【0078】
[実施の形態10]
図25は、実施の形態10によるMOSFET300bの断面を示している。図19に示す実施の形態8と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態では、ゲート電極7上にもシリサイド層(シリサイド層33)を形成している。これにより、ゲート電極7の配線抵抗が低減するので、スイッチングの高速化が可能となる。シリサイド層33は、層間絶縁膜8にシリサイド層形成のための開口を形成する際に、ゲート電極7の領域上にも開口を形成することにより、ショート電極9aと同時に形成している。したがって、製造工程数を増やすことなく、ゲート電極7の配線抵抗の低減化が可能となる。なお、図24に示すMOSFET300aと同様に、ドレイン層5上にはシリサイド層が形成されていない。
【0079】
[実施の形態11]
図26は、実施の形態11によるMOSFET300cの断面を示している。図19に示す実施の形態8と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態のp-型層2は、ソース層4の端部のうち、ゲート電極7と反対側の端部が含まれるように、ベース層3に形成されたトレンチ35を有する。トレンチ35の底部と側壁部にショート電極9aが形成されている。トレンチ35の下のp-型層2にはベース層3よりも不純物濃度が高いp+型拡散層37を形成することにより、図19に示すp+型拡散層23の替わりにしている。なお、図24に示すMOSFET300aと同様に、ドレイン層5上にはシリサイド層が形成されていない。
【0080】
MOSFET300cの上記特徴部分の形成方法を説明する。まず、ベース層3とソース層4との境界を含む領域を露出する開口27をフォトリソグラフィとエッチングにより、層間絶縁膜8に形成する。層間絶縁膜8をマスクとして、p-型層2を反応イオン性エッチング(RIE)により選択的に除去することにより、トレンチ35を形成する。トレンチ35の深さはソース層4の深さとベース層3の深さの間である。
【0081】
層間絶縁膜8をマスクとして、トレンチ35にp型の不純物をイオン注入することにより、p-型層2にp+型拡散層37を浅く形成する。p+型拡散層37はシリコン基板1に到達していないが、ソース層4をシリコン基板1まで引き出すための不純物拡散層として機能する。なぜならば、ドリフト層12やベース層3の形成のための熱処理により、高濃度のp型であるシリコン基板1からp型不純物がp-型層2に染み出すので、p+型拡散層37とシリコン基板1との間は比較的高濃度のp型となるからである。以上のように、この実施の形態では、p+型拡散層37を浅くできるため、p+型拡散層37の横方向の拡散を抑えることができ、この結果、MOSFET300cの微細化が可能となる。
【0082】
次に、トレンチ35の底部および側壁部を含むように層間絶縁膜8の全体にTi膜をスパッタリング等で蒸着させた後、図22で説明した実施の形態8と同様の方法を用いてシリサイド層からなるショート電極9aを形成する。そして、トレンチ35が埋まるように、層間絶縁膜8上に層間絶縁膜11を例えばCVDにより堆積する。この実施の形態はドレイン層5上にシリサイド層を形成していないので、後の工程は図24に示す実施の形態9と同じである。
【0083】
[実施の形態12]
図27及び図28は、実施の形態12によるMOSFET400の断面を示しており、図27が実施の形態1の図2と対応し、図28が実施の形態1の図3と対応している。実施の形態1と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態は、実施の形態1と図25の実施の形態10とを組み合わせたものである。すなわち、ゲート電極7の連結部7bの直下に電極取り出しのためのp+型拡散層13を形成することにより、ユニットセルの微細化と高集積化が可能になる。また、ショート電極9aをシリサイド層とし、ゲート電極7上にもシリサイド層33を形成している。ショート電極9aをシリサイド層とすることにより、製造工程数を少なくでき、かつ製造コストも下げることができ、さらにMOSFET400の歩留まりや信頼性を向上させることができる。
【0084】
【発明の効果】
以上述べたようにこの発明に係る半導体装置によれば、ユニットセルの微細化と高集積化を可能とすることにより、縦型トランジスタの微細化を実現できる。
【図面の簡単な説明】
【図1】この発明の実施の形態1によるMOSFETの平面図である。
【図2】図1のI−I'断面図である。
【図3】図1のII−II'断面図である。
【図4】実施の形態2によるMOSFETの平面図である。
【図5】実施の形態3によるMOSFETの平面図である。
【図6】実施の形態4によるMOSFETの図2に対応する断面図である。
【図7】実施の形態5によるMOSFETの図2に対応する断面図である。
【図8】実施の形態6によるMOSFETの平面図である。
【図9】図8のI−I'断面図である。
【図10】図8のII−II'断面図である。
【図11】実施の形態6の変形例によるMOSFETの平面図である。
【図12】実施の形態6の他の変形例によるMOSFETの平面図である。
【図13】実施の形態7によるMOSFETの図2に対応する断面図である。
【図14】実施の形態7によるMOSFETの図3に対応する断面図である。
【図15】酸化膜厚さの経時破壊分布を示すグラフを表す図である。
【図16】ボロン(B)をインプラする際の酸化膜を突き抜けるための条件を示した図である。
【図17】実施の形態7の変形例によるMOSFETの図2に対応する断面図である。
【図18】実施の形態7の変形例によるMOSFETの図3に対応する断面図である。
【図19】実施の形態8によるMOSFETの断面を示している。
【図20】配線電極が取り付けられた図19のMOSFETの断面を示している。
【図21】実施の形態8によるMOSFETの製造方法を説明するための第1工程図である。
【図22】実施の形態8によるMOSFETの製造方法を説明するための第2工程図である。
【図23】実施の形態8によるMOSFETの製造方法を説明するための第3工程図である。
【図24】実施の形態9によるMOSFETの断面を示している。
【図25】実施の形態10によるMOSFETの断面を示している。
【図26】実施の形態11によるMOSFETの断面を示している。
【図27】実施の形態12によるMOSFETの図2に対応する断面図である。
【図28】実施の形態12によるMOSFETの図3に対応する断面図である。
【図29】従来のMOSFETの断面図である。
【符号の説明】
1…p+型シリコン基板、1a…n+型シリコン基板、2…p-型エピタキシャル層、2a…n-型エピタキシャル層、3…p型ベース層、4…ソース層、5…ドレイン層、5a…高抵抗ドレイン、5b…低抵抗ドレイン、6…ゲート絶縁膜、6a…酸化膜、7…ゲート電極、7a…ストライプ部、7b…連結部、8…層間絶縁膜、9,9a…ショート電極、10…ドレイン電極、11…層間絶縁膜、12…ドリフト層、13,13a…p+型拡散層、14…ソース電極、15…ゲート配線、16…コンタクト、17…シリサイド層、18…酸化膜、19…コンタクトホール、21…p+型拡散層、22…n+型拡散層、23…p+型拡散層、25…配線電極、27,29…開口、31…Ti膜、33…シリサイド層、35…トレンチ、37…p+型拡散層、100,100a,100b,100c,100d,100e,200,200a,200b,300,300a,300b,300c,400…MOSFET
Claims (8)
- 第1導電型の半導体基板と、
前記半導体基板上にエピタキシャル成長により形成された第1導電型の半導体層と、
前記半導体層に第1導電型ベース層、このベース層と隣接する第2導電型のドレイン層及び前記ベース層の内側に形成された第2導電型のソース層がストライプ状に配列形成され、前記ドレイン層とソース層の間のベース層の上にゲート酸化膜を介してゲート電極が前記ストライプに沿って形成され、更に前記ベース層の前記ドレイン層側とは反対側の部分と前記ソース層の上に前記ベース層と前記ソース層とを短絡するショート電極が前記ストライプに沿って形成された構造を有し、前記ストライプに沿った方向及びこれと直交する方向にマトリクス状に配列された複数のユニットセルと、
前記ストライプに沿った方向に隣接する前記ユニットセル間の前記半導体層上に酸化膜を介して形成され、前記ストライプを横切る方向に延びて前記各ユニットセルのゲート電極を相互に連結するゲート配線と、
前記ゲート電極及び前記ショート電極を覆う絶縁膜上に形成されて前記各ユニットセルのドレイン層にコンタクトする第1の主電極と、
前記半導体層の前記ゲート配線の直下のみであって前記ストライプに沿った方向に隣接するユニットセルのベース層の間にこれらベース層と連結されるように前記半導体基板に達する深さに形成された第1導電型の第1の高不純物濃度拡散層と、
前記半導体基板の裏面に形成された第2の主電極と、
を有することを特徴とする半導体装置。 - ゲート電極と直交する方向に隣接する二つのユニットセルは、第1導電型ベース層を共有し、その両エッジ部に配置された各ゲート電極に沿ってストライプ状に形成された二つのソース層を有し、前記ショート電極は前記二つのソース層とその間の第1導電型ベース層にコンタクトする
ことを特徴とする請求項1記載の半導体装置。 - ゲート電極と直交する方向に隣接する二つのユニットセルは、第1導電型ベース層を共有し、前記隣接する二つのユニットセルは、前記各ゲート電極に沿って形成されたストライプ状部分とこれらを所定間隔で相互に連結する連結部とを有する梯子状パターンのソース層を有し、前記ショート電極はこのソース層とその梯子状パターンの開口に露出する前記第1導電型ベース層にコンタクトする
ことを特徴とする請求項1記載の半導体装置。 - ゲート電極と直交する方向に隣接する二つのユニットセルは、第1導電型ベース層を共有し、前記隣接する二つのユニットセルは、前記各ゲート電極に沿って形成されて互いに噛み合う櫛歯状パターンの二つのソース層を有し、前記ショート電極は前記二つのソース層とその間の前記第1導電型ベース層にコンタクトする
ことを特徴とする請求項1記載の半導体装置。 - 前記第1導電型ベース層の前記ショート電極とのコンタクト部に、前記第1の高不純物濃度拡散層より浅い第1導電型の第2の高不純物濃度拡散層が形成されている
ことを特徴とする請求項1記載の半導体装置。 - 第2導電型の半導体基板と、
前記半導体基板上にエピタキシャル成長により形成された第2導電型の半導体層と、
前記半導体層に第1導電型ベース層、このベース層と隣接する第2導電型のドレイン層及び前記ベース層の内側に形成された第2導電型のソース層がストライプ状に配列形成され、前記ドレイン層とソース層の間のベース層の上にゲート酸化膜を介してゲート電極が前記ストライプに沿って形成された構造を有し、前記ストライプに沿った方向及びこれと直交する方向にマトリクス状に配列された複数のユニットセルと、
前記ストライプに沿った方向に隣接する前記ユニットセル間の前記半導体層上に酸化膜を介して形成され、前記ストライプを横切る方向に延びて前記各ユニットセルのゲート電極を相互に連結するゲート配線と、
前記ゲート電極を覆う絶縁膜上に形成されて前記各ユニットセルの前記ベース層の前記ドレイン層とは反対側の部分と前記ソース層にコンタクトするソース電極と、
前記半導体層の前記ゲート配線の直下のみであって前記ストライプに沿った方向に隣接するユニットセルのドレイン層の間にこれらドレイン層と連結されるように前記半導体基板に達する深さに形成された第2導電型の高不純物濃度拡散層と、
前記半導体基板の裏面に形成された、前記ドレイン層が前記高不純物濃度拡散層を介して接続されるドレイン電極と、
を有することを特徴とする半導体装置。 - 前記ゲート配線の下に形成された酸化膜は、前記ゲート電極の下に形成された前記ゲート酸化膜よりも厚く、
前記第1導電型がp型である
ことを特徴とする請求項1記載の半導体装置。 - 前記ゲート配線の下の前記酸化膜の厚さは、40nm以上100nm未満である
ことを特徴とする請求項7記載の半導体装置。
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