CN111092075B - 沟槽式晶体管结构及其制造方法 - Google Patents
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Abstract
本发明公开一种沟槽式晶体管结构及其制造方法，其中该沟槽式晶体管结构包括基底结构、晶体管元件与静电放电保护元件。基底结构定义有第一区与第二区，且具有位于第一区中的第一沟槽及位于第二区中的第二沟槽。晶体管元件位于第一区中，且包括位于第一沟槽中的电极。电极与基底结构彼此隔离。静电放电保护元件位于第二区中，且包括位于所述第二沟槽中的主体层。主体层具有平坦化顶面。在主体层中具有多个PN接面。主体层与基底结构彼此隔离。
Description
技术领域
本发明涉及一种沟槽式晶体管结构及其制造方法，且特别是涉及一种具有嵌入式静电放电保护元件的沟槽式晶体管结构及其制造方法。
背景技术
沟槽式金属氧化物半导体场效晶体管(Trench Metal-Oxide-SemiconductorField-Effect Transistor，Trench MOSFET)已广泛应用在电源开关领域中，其经由栅极接收控制信号，导通源极与漏极以达到电源开关的功能。在使用电源开关时，常会因为外部静电产生静电放电(Electrostatic Discharge，ESD)导致元件击穿或烧毁，故通常会在元件内设置静电放电保护元件，以防止静电放电造成的损害。
然而，在目前的沟槽式金属氧化物半导体场效晶体管结构中，静电放电保护元件通常形成在基底上，因此在沟槽式金属氧化物半导体场效晶体管元件与静电放电保护元件之间会形成高低差。如此一来，若后续形成的介电层的平坦化程度不佳，将会在后续的内连线制作工艺中产生不必要的金属桥接，而降低元件可靠度与产品良率。
发明内容
本发明提供一种沟槽式晶体管结构及其制造方法，其可有效地防止在后续的内连线制作工艺中产生不必要的金属桥接。
本发明提出一种沟槽式晶体管结构，包括基底结构、晶体管元件与静电放电保护元件。基底结构定义有第一区与第二区，且具有位于第一区中的第一沟槽及位于第二区中的第二沟槽。晶体管元件位于第一区中，且包括位于第一沟槽中的电极。电极与基底结构彼此隔离。静电放电保护元件位于第二区中，且包括位于所述第二沟槽中的主体层。主体层具有平坦化顶面。在主体层中具有多个PN接面。主体层与基底结构彼此隔离。
依照本发明的一实施例所述，在上述沟槽式晶体管结构中，主体层(main bodylayer)可填满第二沟槽。
依照本发明的一实施例所述，在上述沟槽式晶体管结构中，主体层的底部可高于或等于电极的底部。
依照本发明的一实施例所述，在上述沟槽式晶体管结构中，主体层的宽度可大于电极的宽度。
依照本发明的一实施例所述，在上述沟槽式晶体管结构中，基底结构可具有第一导电型。
依照本发明的一实施例所述，在上述沟槽式晶体管结构中，基底结构可包括基底层与外延层。外延层设置在基底层上。
依照本发明的一实施例所述，在上述沟槽式晶体管结构中，静电放电保护元件还可包括至少一个第一掺杂区与多个第二掺杂区。第一掺杂区与第二掺杂区交替配置在主体层中，而形成多个PN接面。第一掺杂区可具有第一导电型，且第二掺杂区可具有第二导电型。
依照本发明的一实施例所述，在上述沟槽式晶体管结构中，静电放电保护元件还包括多个第一掺杂区与至少一个第二掺杂区。第一掺杂区与第二掺杂区交替配置在主体层中，而形成多个PN接面。第一掺杂区可具有第一导电型，且第二掺杂区可具有第二导电型。
依照本发明的一实施例所述，在上述沟槽式晶体管结构中，还可包括基体区(bodyregion)。基体区位于电极的两侧的基底结构中。基体区可具有第二导电型。
依照本发明的一实施例所述，在上述沟槽式晶体管结构中，晶体管元件还可包括掺杂区。掺杂区位于电极的一侧的基体区中。掺杂区可具有第一导电型。
本发明提出一种沟槽式晶体管结构的制造方法包括以下步骤。提供基底结构。基底结构定义有第一区与第二区。基底结构具有位于第一区中的第一沟槽及位于第二区中的第二沟槽。在第一区中形成晶体管元件。晶体管元件包括位于第一沟槽中的电极。电极与所述基底结构彼此隔离。在第二区中形成静电放电保护元件。静电放电保护元件包括位于第二沟槽中的主体层。主体层具有平坦化顶面。在主体层中具有多个PN接面。主体层与基底结构彼此隔离。
依照本发明的一实施例所述，在上述沟槽式晶体管结构的制造方法中，第二沟槽的深度可小于或等于第一沟槽的深度。
依照本发明的一实施例所述，在上述沟槽式晶体管结构的制造方法中，第一沟槽与第二沟槽可分别形成。
依照本发明的一实施例所述，在上述沟槽式晶体管结构的制造方法中，第一沟槽与第二沟槽可同时形成。
依照本发明的一实施例所述，在上述沟槽式晶体管结构的制造方法中，所述基底结构可具有第一导电型。
依照本发明的一实施例所述，在上述沟槽式晶体管结构的制造方法中，PN接面的形成方法可包括在主体层中形成交替配置的至少一个第一掺杂区与多个第二掺杂区。第一掺杂区可具有第一导电型，且第二掺杂区可具有第二导电型。
依照本发明的一实施例所述，在上述沟槽式晶体管结构的制造方法中，PN接面的形成方法可包括在主体层中形成交替配置的多个第一掺杂区与至少一个第二掺杂区。第一掺杂区可具有第一导电型，且第二掺杂区可具有第二导电型。
依照本发明的一实施例所述，在上述沟槽式晶体管结构的制造方法中，还可包括在电极的两侧的基底结构中形成基体区。基体区可具有第二导电型。
依照本发明的一实施例所述，在上述沟槽式晶体管结构的制造方法中，晶体管元件的形成方法可包括在电极的一侧的基体区中形成掺杂区。掺杂区可具有第一导电型。
依照本发明的一实施例所述，在上述沟槽式晶体管结构的制造方法中，电极与主体层可由同一层材料层制作而成。
基于上述，在本发明所提出的沟槽式晶体管结构及其制造方法中，由于晶体管元件与静电放电保护元件均为沟槽式结构，因此有助于提升后续形成的介电层的平坦化程度。如此一来，可有效地防止在后续的内连线制作工艺中产生不必要的金属桥接，进而提升元件可靠度与产品良率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1E为本发明一实施例的沟槽式晶体管结构的制造流程剖视图。
符号说明
10：沟槽式晶体管结构
100：基底结构
100a：基底层
100b：外延层
102、104：沟槽
106、106a、106b、118：介电层
108：材料层
108a：电极
108b：主体层
110：基体区
112、114、116、126：掺杂区
120、122、124：开口
128、130、132：接触窗
134、136、138：导体层
140：晶体管元件
142：静电放电保护元件
R1：第一区
R2：第二区
具体实施方式
图1A至图1E为本发明一实施例的沟槽式晶体管结构的制造流程剖视图。
请参考图1A，提供基底结构100。基底结构100定义有第一区R1与第二区R2。第一区R1可为晶体管元件区，且第二区R2可为静电放电保护元件区。基底结构100可具有第一导电型。以下，所记载的第一导电型与第二导电型可分别为N型与P型中的一者与另一者。在本实施例中，第一导电型是以N型为例，且第二导电型是以P型为例，但本发明并不以此为限。在另一实施例中，第一导电型可为P型，且第二导电型可为N型。
基底结构100可包括基底层100a与外延层100b，但本发明并不以此为限。基底层100a可具有第一导电型(如，N型)。基底层100a的材料例如是硅等半导体材料。外延层100b设置在基底层100a上。外延层100b可具有第一导电型(如，N型)。外延层100b的材料例如是硅等半导体材料。
基底结构100具有位于第一区R1中的沟槽102及位于第二区R2中的沟槽104。在本实施例中，沟槽102与沟槽104是以形成在外延层100b中为例来进行说明，但本发明并不以此为限。
沟槽104的深度可小于或等于沟槽102的深度。沟槽104的宽度可大于沟槽102的宽度。此外，在沟槽104的深度小于沟槽102的深度的情况下，沟槽102与沟槽104可分别形成。在沟槽104的深度等于沟槽102的深度的情况下，沟槽102与沟槽104可同时形成或分别形成。沟槽102与沟槽104的形成方法例如是通过光刻制作工艺与蚀刻制作工艺对基底结构100进行图案化。在本实施例中，以沟槽104的深度小于沟槽102的深度为例来进行说明，但本发明并不以此为限。
请参照图1B，在基底结构100的沟槽102与沟槽104的表面上形成介电层106。此外，介电层106更可形成在基底结构100的顶面上。介电层106的材料例如是氧化硅。介电层106的形成方法例如是热氧化法、化学气相沉积法或其组合。
接着，在介电层106上形成填满沟槽102与沟槽104的材料层108。材料层108的材料例如是未经掺杂的多晶硅、掺杂多晶硅、未经掺杂的非晶硅或掺杂非晶硅。材料层108的形成方法例如是化学气相沉积法。此外，在材料层108的材料为掺杂多晶硅或掺杂非晶硅的情况下，材料层108的形成方法例如是临场掺杂(in-situ doping)的化学气相沉积法，或是先形成多晶硅层或非晶硅层，再对多晶硅层或非晶硅层进行掺杂。
请参照图1C，移除沟槽102外部与沟槽104外部的材料层108与介电层106，而在沟槽102中形成介电层106a与电极108a，且在沟槽104中形成介电层106b与主体层108b。由此可知，电极108a与主体层108b可由同一层材料层108制作而成。介电层106a位于电极108a与基底结构100之间，由此可使得电极108a与基底结构100彼此隔离。介电层106b位于主体层108b与基底结构100之间，由此可使得主体层108b与基底结构100彼此隔离。电极108a与主体层108b可分别具有平坦化顶面。电极108a与主体层108b可分别填满沟槽102与沟槽104。沟槽102外部与沟槽104外部的材料层108与介电层106的移除方法例如是化学机械研磨法、回蚀刻法或其组合。此外，电极108a与主体层108b虽然是以上述方法形成，但本发明并不以此为限。
主体层108b的底部可高于或等于电极108a的底部。在本实施例中，以主体层108b的底部高于电极108a的底部为例来进行说明，但本发明并不以此为限。另外，主体层108b的宽度可大于电极108a的宽度。
请参照图1D，可在电极108a的两侧的基底结构100中形成基体区110。在本实施例中，基体区110是以形成在外延层100b中为例来进行说明，但本发明并不以此为限。基体区110可具有第二导电型(如，P型)。基体区110的底部可高于电极108a的底部。基体区110的形成方法例如是离子注入法。在本实施例中，离子注入法为所属领域具有通常知识者所周知的半导体制作工艺技术，且可根据制作工艺需求来决定离子注入法是否需使用离子注入罩幕，于此不再多做说明。
接着，在主体层108b中形成多个PN接面。PN接面的形成方法可包括在主体层108b中形成交替配置的掺杂区112与掺杂区114。掺杂区112可具有第一导电型(如，N型)，且掺杂区114可具有第二导电型(如，P型)。在一实施例中，掺杂区112的数量可为至少一个，且掺杂区114的数量可为多个，以在主体层108b中形成多个PN接面。在另一实施例中，掺杂区112的数量可为多个，且掺杂区114的数量可为至少一个，以在主体层108b中形成多个PN接面。在本实施例中，以在主体层108b中形成交替配置的多个掺杂区112与多个掺杂区114为例来进行说明，但本发明并不以此为限。
此外，在本实施例中，位于主体层108b的两端的掺杂区是以第二导电型的掺杂区114为例来进行说明，但本发明并不以此为限。在另一实施例中，位于主体层108b的两端的掺杂区也可为第一导电型的掺杂区112。
在主体层108b的材料为经掺杂的材料时，可通过对主体层108b进行一次离子注入制作工艺，而形成多个PN接面，由此有助于降低制作工艺复杂度与光掩模的数量。举例来说，在主体层108b的材料为第二导电型(如，P型)的材料的情况下，可通过第一导电型掺质对第二导电型的主体层108b进行离子注入制作工艺，而形成交替配置的第一导电型的掺杂区112与第二导电型的掺杂区114。在另一实施例中，在主体层108b的材料为第一导电型(如，N型)的材料的情况下，可通过第二导电型掺质对第一导电型的主体层108b进行离子注入制作工艺，而形成交替配置的第一导电型的掺杂区112与第二导电型的掺杂区114。
此外，在主体层108b的材料为未经掺杂的材料时，可通过第一导电型掺质对主体层108b进行离子注入制作工艺，且通过第二导电型掺质对主体层108b进行离子注入制作工艺，而形成交替配置的第一导电型的掺杂区112与第二导电型的掺杂区114。
另外，可在电极108a的一侧的基体区110中形成掺杂区116。掺杂区116可具有第一导电型(如，N型)。掺杂区116的形成方法例如是离子注入法。在一些实施例中，在掺杂区116与掺杂区112同为第一导电型的情况下，可通过同一道离子注入制作工艺同时形成掺杂区116与掺杂区112，由此有助于降低制作工艺复杂度与光掩模的数量。
请参照图1E，可在基底结构100上形成介电层118。介电层118可为单层结构或多层结构。介电层118的材料例如是氧化硅。介电层118的形成方法例如是化学气相沉积法。
接着，可在第一区R1的介电层118中形成开口120，且可在第二区R2的介电层118中形成开口122与开口124。此外，开口120可延伸至基底结构100中，且可穿过掺杂区116。开口122与开口124可暴露出位于主体层108b两端的掺杂区114，且可延伸至主体层108b中。
然后，可在开口120所暴露出的基体区110中形成掺杂区126。掺杂区126可具有第二导电型(如，P型)。掺杂区126的形成方法例如是离子注入法。
接下来，可在开口120、开口122与开口124中分别形成接触窗128、接触窗130与接触窗132，且可在介电层118上形成导体层134、导体层136与导体层138。导体层134可通过接触窗128电连接至掺杂区126。导体层136可通过接触窗130电连接至位于主体层108b的一端的掺杂区114。导体层138可通过接触窗132电连接至位于主体层108b的另一端的掺杂区114。接触窗128、接触窗130、接触窗132、导体层134、导体层136与导体层138的材料可为铝、钨或铜，且可通过金属内连线制作工艺所形成。在一些实施例中，可在接触窗128、接触窗130、接触窗132、导体层134、导体层136、导体层138与介电层118之间形成阻障层(未示出)，其中阻障层的材料例如是钛、氮化钛或其组合。
通过上述方法，可在第一区R1中形成晶体管元件140，且可在第二区R2中形成静电放电保护元件142，但晶体管元件140与静电放电保护元件142的形成方法并不限于上述方法。
以下，通过图1E来说明上述实施例的沟槽式晶体管结构10。此外，虽然沟槽式晶体管结构10的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图1E，沟槽式晶体管结构10包括基底结构100、晶体管元件140与静电放电保护元件142，且还可包括基体区110、介电层118、接触窗128、接触窗130、接触窗132、导体层134、导体层136与导体层138中的至少一者。沟槽式晶体管结构10可为具有嵌入式的静电放电保护元件142的沟槽式晶体管结构。基底结构100定义有第一区R1与第二区R2，且具有位于第一区R1中的沟槽102及位于第二区R2中的沟槽104。基底结构100可具有第一导电型。基底结构100可包括基底层100a与外延层100b。外延层100b设置在基底层100a上。基底层100a与外延层100b分别可具有第一导电型。
晶体管元件140位于第一区R1中。晶体管元件140包括位于沟槽102中的电极108a，且还可包括介电层106a与掺杂区116中的至少一者。在本实施例中，电极108a是以单层结构为例来进行说明，但本发明并不以此为限。在另一实施例中，电极108a也可为多层结构，所述技术领域具有通常知识者可依照产品需求来调整电极108a的层数。电极108a与基底结构100彼此隔离。举例来说，介电层106a位于电极108a与基底结构100之间，由此可使得电极108a与基底结构100彼此隔离。掺杂区116位于电极108a的一侧的基体区110中。掺杂区116可具有第一导电型。
静电放电保护元件142位于第二区R2中。静电放电保护元件142包括位于所述沟槽104中的主体层108b，且还可包括掺杂区112、掺杂区114与介电层106b中的至少一者。主体层108b具有平坦化顶面。主体层108b可填满沟槽104。主体层108b的底部可高于或等于电极108a的底部。在本实施例中，以主体层108b的底部高于电极108a的底部为例来进行说明，但本发明并不以此为限。主体层108b的宽度可大于电极108a的宽度。在主体层108b中具有多个PN接面。掺杂区112可具有第一导电型，且掺杂区114可具有第二导电型。在一实施例中，掺杂区112的数量可为至少一个，且掺杂区114的数量可为多个，以在主体层108b中形成多个PN接面。在另一实施例中，掺杂区112的数量可为多个，且掺杂区114的数量可为至少一个，以在主体层108b中形成多个PN接面。在本实施例中，以静电放电保护元件142包括交替配置在主体层108b中的多个掺杂区112与多个掺杂区114为例来进行说明，但本发明并不以此为限。主体层108b与基底结构100彼此隔离。举例来说，介电层106b位于主体层108b与基底结构100之间，由此可使得主体层108b与基底结构100彼此隔离。
此外，基体区110位于电极108a的两侧的基底结构100中。基体区110可具有第二导电型。介电层118设置在基底结构100上。接触窗128、接触窗130与接触窗132分别设置在开口120、开口122与开口124中。导体层134、导体层136与导体层138分别设置在介电层118上。导体层134可通过接触窗128电连接至掺杂区126。导体层136可通过接触窗130电连接至位于主体层108b的一端的掺杂区114。导体层138可通过接触窗132电连接至位于主体层108b的另一端的掺杂区114。
此外，图1E的沟槽式晶体管结构10中的各构件的材料、设置方式、形成方法与功效等，已于上述实施例中进行详尽地说明，于此不再重复说明。
基于上述可知，在上述实施例的沟槽式晶体管结构10及其制造方法中，由于电极108a与主体层108b分别位于沟槽102与沟槽104中，因此晶体管元件140与静电放电保护元件142可均为沟槽式结构。由此，可降低晶体管元件140与静电放电保护元件142之间的高低差，进而可提升后续形成的介电层118的平坦化程度。如此一来，可有效地防止在后续的内连线制作工艺中产生不必要的金属桥接，进而提升元件可靠度与产品良率。
综上所述，在上述实施例的沟槽式晶体管结构及其制造方法中，由于晶体管元件与静电放电保护元件均为沟槽式结构，因此可有效地防止在后续的内连线制作工艺中产生不必要的金属桥接，进而使得沟槽式晶体管结构具有较佳的元件可靠度与产品良率。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (19)
1.一种沟槽式晶体管结构，其特征在于，包括：
基底结构，定义有第一区与第二区，且具有位于所述第一区中的第一沟槽及位于所述第二区中的第二沟槽；
晶体管元件，位于所述第一区中，且包括位于所述第一沟槽中的电极，其中所述电极与所述基底结构彼此隔离；以及
静电放电保护元件，位于所述第二区中，且包括位于所述第二沟槽中的主体层，其中
所述主体层具有平坦化顶面，
在所述主体层中具有多个PN接面，且
所述主体层与所述基底结构彼此隔离，
所述电极的顶面、所述主体层的平坦化顶面以及所述基底结构的顶面具有相同的高度，以及
所述主体层的底部高于所述电极的底部。
2.如权利要求1所述的沟槽式晶体管结构，其中所述主体层填满所述第二沟槽。
3.如权利要求1所述的沟槽式晶体管结构，其中所述主体层的宽度大于所述电极的宽度。
4.如权利要求1所述的沟槽式晶体管结构，其中所述基底结构具有第一导电型。
5.如权利要求4所述的沟槽式晶体管结构，其中所述基底结构包括：
基底层；以及
外延层，设置在所述基底层上。
6.如权利要求4所述的沟槽式晶体管结构，其中所述静电放电保护元件还包括：
至少一第一掺杂区与多个第二掺杂区，交替配置在所述主体层中，而形成所述多个PN接面，其中所述至少一第一掺杂区具有所述第一导电型，且所述多个第二掺杂区具有第二导电型。
7.如权利要求4所述的沟槽式晶体管结构，其中所述静电放电保护元件还包括：
多个第一掺杂区与至少一第二掺杂区，交替配置在所述主体层中，而形成所述多个PN接面，其中所述多个第一掺杂区具有所述第一导电型，且所述至少一第二掺杂区具有第二导电型。
8.如权利要求4所述的沟槽式晶体管结构，还包括：
基体区，位于所述电极的两侧的所述基底结构中，且具有第二导电型。
9.如权利要求8所述的沟槽式晶体管结构，其中所述晶体管元件还包括：
掺杂区，位于所述电极的一侧的所述基体区中，且具有所述第一导电型。
10.一种沟槽式晶体管结构的制造方法，包括：
提供基底结构，其中所述基底结构定义有第一区与第二区，且具有位于所述第一区中的第一沟槽及位于所述第二区中的第二沟槽；
在所述第一区中形成晶体管元件，其中所述晶体管元件包括位于所述第一沟槽中的电极，且所述电极与所述基底结构彼此隔离；以及
在所述第二区中形成静电放电保护元件，其中
所述静电放电保护元件包括位于所述第二沟槽中的主体层，
所述主体层具有平坦化顶面，
在所述主体层中具有多个PN接面，且
所述主体层与所述基底结构彼此隔离，
所述电极的顶面、所述主体层的平坦化顶面以及所述基底结构的顶面具有相同的高度，以及
所述主体层的底部高于所述电极的底部。
11.如权利要求10所述的沟槽式晶体管结构的制造方法，其中所述第二沟槽的深度小于所述第一沟槽的深度。
12.如权利要求10所述的沟槽式晶体管结构的制造方法，其中所述第一沟槽与所述第二沟槽为分别形成。
13.如权利要求10所述的沟槽式晶体管结构的制造方法，其中所述第一沟槽与所述第二沟槽为同时形成。
14.如权利要求10所述的沟槽式晶体管结构的制造方法，其中所述基底结构具有第一导电型。
15.如权利要求14所述的沟槽式晶体管结构的制造方法，其中所述多个PN接面的形成方法包括：
在所述主体层中形成交替配置的至少一第一掺杂区与多个第二掺杂区，其中所述至少一第一掺杂区具有所述第一导电型，且所述多个第二掺杂区具有第二导电型。
16.如权利要求14所述的沟槽式晶体管结构的制造方法，其中所述多个PN接面的形成方法包括：
在所述主体层中形成交替配置的多个第一掺杂区与至少一第二掺杂区，其中所述多个第一掺杂区具有所述第一导电型，且所述至少一第二掺杂区具有第二导电型。
17.如权利要求14所述的沟槽式晶体管结构的制造方法，还包括：
在所述电极的两侧的所述基底结构中形成基体区，其中所述基体区具有第二导电型。
18.如权利要求17所述的沟槽式晶体管结构的制造方法，其中所述晶体管元件的形成方法包括：
在所述电极的一侧的所述基体区中形成掺杂区，其中所述掺杂区具有所述第一导电型。
19.如权利要求10所述的沟槽式晶体管结构的制造方法，其中所述电极与所述主体层由同一层材料层制作而成。
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