TWI736803B - 溝渠式電晶體結構及其製造方法 - Google Patents

Abstract

一種溝渠式電晶體結構，包括基底結構、電晶體元件與靜電放電保護元件。基底結構定義有第一區與第二區，且具有位在第一區中的第一溝渠及位在第二區中的第二溝渠。電晶體元件位在第一區中，且包括位在第一溝渠中的電極。電極與基底結構彼此隔離。靜電放電保護元件位在第二區中，且包括位在所述第二溝渠中的主體層。主體層具有平坦化頂面。在主體層中具有多個PN接面。主體層與基底結構彼此隔離。

Description

溝渠式電晶體結構及其製造方法

本發明是有關於一種溝渠式電晶體結構及其製造方法，且特別是有關於一種具有嵌入式靜電放電保護元件的溝渠式電晶體結構及其製造方法。

溝渠式金氧半導體場效電晶體(Trench Metal-Oxide-Semiconductor Field-Effect Transistor，Trench MOSFET)已廣泛應用在電源開關領域中，其經由閘極接收控制信號，導通源極與汲極以達到電源開關的功能。在使用電源開關時，常會因為外部靜電產生靜電放電(Electrostatic Discharge，ESD)導致元件擊穿或燒毀，故通常會在元件內設置靜電放電保護元件，以防止靜電放電造成的損害。

然而，在目前的溝渠式金氧半導體場效電晶體結構中，靜電放電保護元件通常形成在基底上，因此在溝渠式金氧半導體場效電晶體元件與靜電放電保護元件之間會形成高低差。如此一來，若後續形成的介電層的平坦化程度不佳，將會在後續的內連線製程中產生不必要的金屬橋接，而降低元件可靠度與產品良率。

本發明提供一種溝渠式電晶體結構及其製造方法，其可有效地防止在後續的內連線製程中產生不必要的金屬橋接。

本發明提出一種溝渠式電晶體結構，包括基底結構、電晶體元件與靜電放電保護元件。基底結構定義有第一區與第二區，且具有位在第一區中的第一溝渠及位在第二區中的第二溝渠。電晶體元件位在第一區中，且包括位在第一溝渠中的電極。電極與基底結構彼此隔離。靜電放電保護元件位在第二區中，且包括位在所述第二溝渠中的主體層。主體層具有平坦化頂面。在主體層中具有多個PN接面。主體層與基底結構彼此隔離。

依照本發明的一實施例所述，在上述溝渠式電晶體結構中，主體層(main body layer)可填滿第二溝渠。

依照本發明的一實施例所述，在上述溝渠式電晶體結構中，主體層的底部可高於或等於電極的底部。

依照本發明的一實施例所述，在上述溝渠式電晶體結構中，主體層的寬度可大於電極的寬度。

依照本發明的一實施例所述，在上述溝渠式電晶體結構中，基底結構可具有第一導電型。

依照本發明的一實施例所述，在上述溝渠式電晶體結構中，基底結構可包括基底層與磊晶層。磊晶層設置在基底層上。

依照本發明的一實施例所述，在上述溝渠式電晶體結構中，靜電放電保護元件更可包括至少一個第一摻雜區與多個第二摻雜區。第一摻雜區與第二摻雜區交替配置在主體層中，而形成多個PN接面。第一摻雜區可具有第一導電型，且第二摻雜區可具有第二導電型。

依照本發明的一實施例所述，在上述溝渠式電晶體結構中，靜電放電保護元件更包括多個第一摻雜區與至少一個第二摻雜區。第一摻雜區與第二摻雜區交替配置在主體層中，而形成多個PN接面。第一摻雜區可具有第一導電型，且第二摻雜區可具有第二導電型。

依照本發明的一實施例所述，在上述溝渠式電晶體結構中，更可包括基體區(body region)。基體區位在電極的兩側的基底結構中。基體區可具有第二導電型。

依照本發明的一實施例所述，在上述溝渠式電晶體結構中，電晶體元件更可包括摻雜區。摻雜區位在電極的一側的基體區中。摻雜區可具有第一導電型。

本發明提出一種溝渠式電晶體結構的製造方法包括以下步驟。提供基底結構。基底結構定義有第一區與第二區。基底結構具有位在第一區中的第一溝渠及位在第二區中的第二溝渠。在第一區中形成電晶體元件。電晶體元件包括位在第一溝渠中的電極。電極與所述基底結構彼此隔離。在第二區中形成靜電放電保護元件。靜電放電保護元件包括位在第二溝渠中的主體層。主體層具有平坦化頂面。在主體層中具有多個PN接面。主體層與基底結構彼此隔離。

依照本發明的一實施例所述，在上述溝渠式電晶體結構的製造方法中，第二溝渠的深度可小於或等於第一溝渠的深度。

依照本發明的一實施例所述，在上述溝渠式電晶體結構的製造方法中，第一溝渠與第二溝渠可分別形成。

依照本發明的一實施例所述，在上述溝渠式電晶體結構的製造方法中，第一溝渠與第二溝渠可同時形成。

依照本發明的一實施例所述，在上述溝渠式電晶體結構的製造方法中，所述基底結構可具有第一導電型。

依照本發明的一實施例所述，在上述溝渠式電晶體結構的製造方法中，PN接面的形成方法可包括在主體層中形成交替配置的至少一個第一摻雜區與多個第二摻雜區。第一摻雜區可具有第一導電型，且第二摻雜區可具有第二導電型。

依照本發明的一實施例所述，在上述溝渠式電晶體結構的製造方法中，PN接面的形成方法可包括在主體層中形成交替配置的多個第一摻雜區與至少一個第二摻雜區。第一摻雜區可具有第一導電型，且第二摻雜區可具有第二導電型。

依照本發明的一實施例所述，在上述溝渠式電晶體結構的製造方法中，更可包括在電極的兩側的基底結構中形成基體區。基體區可具有第二導電型。

依照本發明的一實施例所述，在上述溝渠式電晶體結構的製造方法中，電晶體元件的形成方法可包括在電極的一側的基體區中形成摻雜區。摻雜區可具有第一導電型。

依照本發明的一實施例所述，在上述溝渠式電晶體結構的製造方法中，電極與主體層可由同一層材料層製作而成。

基於上述，在本發明所提出的溝渠式電晶體結構及其製造方法中，由於電晶體元件與靜電放電保護元件均為溝渠式結構，因此有助於提升後續形成的介電層的平坦化程度。如此一來，可有效地防止在後續的內連線製程中產生不必要的金屬橋接，進而提升元件可靠度與產品良率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1E為本發明一實施例的溝渠式電晶體結構的製造流程剖面圖。

請參考圖1A，提供基底結構100。基底結構100定義有第一區R1與第二區R2。第一區R1可為電晶體元件區，且第二區R2可為靜電放電保護元件區。基底結構100可具有第一導電型。以下，所記載的第一導電型與第二導電型可分別為N型與P型中的一者與另一者。在本實施例中，第一導電型是以N型為例，且第二導電型是以P型為例，但本發明並不以此為限。在另一實施例中，第一導電型可為P型，且第二導電型可為N型。

基底結構100可包括基底層100a與磊晶層100b，但本發明並不以此為限。基底層100a可具有第一導電型(如，N型)。基底層100a的材料例如是矽等半導體材料。磊晶層100b設置在基底層100a上。磊晶層100b可具有第一導電型(如，N型)。磊晶層100b的材料例如是矽等半導體材料。

基底結構100具有位在第一區R1中的溝渠102及位在第二區R2中的溝渠104。在本實施例中，溝渠102與溝渠104是以形成在磊晶層100b中為例來進行說明，但本發明並不以此為限。

溝渠104的深度可小於或等於溝渠102的深度。溝渠104的寬度可大於溝渠102的寬度。此外，在溝渠104的深度小於溝渠102的深度的情況下，溝渠102與溝渠104可分別形成。在溝渠104的深度等於溝渠102的深度的情況下，溝渠102與溝渠104可同時形成或分別形成。溝渠102與溝渠104的形成方法例如是藉由微影製程與蝕刻製程對基底結構100進行圖案化。在本實施例中，以溝渠104的深度小於溝渠102的深度為例來進行說明，但本發明並不以此為限。

請參照圖1B，在基底結構100的溝渠102與溝渠104的表面上形成介電層106。此外，介電層106更可形成在基底結構100的頂面上。介電層106的材料例如是氧化矽。介電層106的形成方法例如是熱氧化法、化學氣相沉積法或其組合。

接著，在介電層106上形成填滿溝渠102與溝渠104的材料層108。材料層108的材料例如是未經摻雜的多晶矽、摻雜多晶矽、未經摻雜的非晶矽或摻雜非晶矽。材料層108的形成方法例如是化學氣相沉積法。此外，在材料層108的材料為摻雜多晶矽或摻雜非晶矽的情況下，材料層108的形成方法例如是臨場摻雜(in-situ doping)的化學氣相沉積法，或是先形成多晶矽層或非晶矽層，再對多晶矽層或非晶矽層進行摻雜。

請參照圖1C，移除溝渠102外部與溝渠104外部的材料層108與介電層106，而在溝渠102中形成介電層106a與電極108a，且在溝渠104中形成介電層106b與主體層108b。由此可知，電極108a與主體層108b可由同一層材料層108製作而成。介電層106a位在電極108a與基底結構100之間，藉此可使得電極108a與基底結構100彼此隔離。介電層106b位在主體層108b與基底結構100之間，藉此可使得主體層108b與基底結構100彼此隔離。電極108a與主體層108b可分別具有平坦化頂面。電極108a與主體層108b可分別填滿溝渠102與溝渠104。溝渠102外部與溝渠104外部的材料層108與介電層106的移除方法例如是化學機械研磨法、回蝕刻法或其組合。此外，電極108a與主體層108b雖然是以上述方法形成，但本發明並不以此為限。

主體層108b的底部可高於或等於電極108a的底部。在本實施例中，以主體層108b的底部高於電極108a的底部為例來進行說明，但本發明並不以此為限。另外，主體層108b的寬度可大於電極108a的寬度。

請參照圖1D，可在電極108a的兩側的基底結構100中形成基體區110。在本實施例中，基體區110是以形成在磊晶層100b中為例來進行說明，但本發明並不以此為限。基體區110可具有第二導電型(如，P型)。基體區110的底部可高於電極108a的底部。基體區110的形成方法例如是離子植入法。在本實施例中，離子植入法為所屬領域具有通常知識者所週知的半導體製程技術，且可根據製程需求來決定離子植入法是否需使用離子植入罩幕，於此不再多做說明。

接著，在主體層108b中形成多個PN接面。PN接面的形成方法可包括在主體層108b中形成交替配置的摻雜區112與摻雜區114。摻雜區112可具有第一導電型(如，N型)，且摻雜區114可具有第二導電型(如，P型)。在一實施例中，摻雜區112的數量可為至少一個，且摻雜區114的數量可為多個，以在主體層108b中形成多個PN接面。在另一實施例中，摻雜區112的數量可為多個，且摻雜區114的數量可為至少一個，以在主體層108b中形成多個PN接面。在本實施例中，以在主體層108b中形成交替配置的多個摻雜區112與多個摻雜區114為例來進行說明，但本發明並不以此為限。

此外，在本實施例中，位在主體層108b的兩端的摻雜區是以第二導電型的摻雜區114為例來進行說明，但本發明並不以此為限。在另一實施例中，位在主體層108b的兩端的摻雜區亦可為第一導電型的摻雜區112。

在主體層108b的材料為經摻雜的材料時，可藉由對主體層108b進行一次離子植入製程，而形成多個PN接面，藉此有助於降低製程複雜度與光罩的數量。舉例來說，在主體層108b的材料為第二導電型(如，P型)的材料的情況下，可藉由第一導電型摻質對第二導電型的主體層108b進行離子植入製程，而形成交替配置的第一導電型的摻雜區112與第二導電型的摻雜區114。在另一實施例中，在主體層108b的材料為第一導電型(如，N型)的材料的情況下，可藉由第二導電型摻質對第一導電型的主體層108b進行離子植入製程，而形成交替配置的第一導電型的摻雜區112與第二導電型的摻雜區114。

此外，在主體層108b的材料為未經摻雜的材料時，可藉由第一導電型摻質對主體層108b進行離子植入製程，且藉由第二導電型摻質對主體層108b進行離子植入製程，而形成交替配置的第一導電型的摻雜區112與第二導電型的摻雜區114。

另外，可在電極108a的一側的基體區110中形成摻雜區116。摻雜區116可具有第一導電型(如，N型)。摻雜區116的形成方法例如是離子植入法。在一些實施例中，在摻雜區116與摻雜區112同為第一導電型的情況下，可藉由同一道離子植入製程同時形成摻雜區116與摻雜區112，藉此有助於降低製程複雜度與光罩的數量。

請參照圖1E，可在基底結構100上形成介電層118。介電層118可為單層結構或多層結構。介電層118的材料例如是氧化矽。介電層118的形成方法例如是化學氣相沉積法。

接著，可在第一區R1的介電層118中形成開口120，且可在第二區R2的介電層118中形成開口122與開口124。此外，開口120可延伸至基底結構100中，且可穿過摻雜區116。開口122與開口124可暴露出位在主體層108b兩端的摻雜區114，且可延伸至主體層108b中。

然後，可在開口120所暴露出的基體區110中形成摻雜區126。摻雜區126可具有第二導電型(如，P型)。摻雜區126的形成方法例如是離子植入法。

接下來，可在開口120、開口122與開口124中分別形成接觸窗128、接觸窗130與接觸窗132，且可在介電層118上形成導體層134、導體層136與導體層138。導體層134可藉由接觸窗128電連接至摻雜區126。導體層136可藉由接觸窗130電連接至位在主體層108b的一端的摻雜區114。導體層138可藉由接觸窗132電連接至位在主體層108b的另一端的摻雜區114。接觸窗128、接觸窗130、接觸窗132、導體層134、導體層136與導體層138的材料可為鋁、鎢或銅，且可藉由金屬內連線製程所形成。在一些實施例中，可在接觸窗128、接觸窗130、接觸窗132、導體層134、導體層136、導體層138與介電層118之間形成阻障層(未示出)，其中阻障層的材料例如是鈦、氮化鈦或其組合。

藉由上述方法，可在第一區R1中形成電晶體元件140，且可在第二區R2中形成靜電放電保護元件142，但電晶體元件140與靜電放電保護元件142的形成方法並不限於上述方法。

以下，藉由圖1E來說明上述實施例的溝渠式電晶體結構10。此外，雖然溝渠式電晶體結構10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖1E，溝渠式電晶體結構10包括基底結構100、電晶體元件140與靜電放電保護元件142，且更可包括基體區110、介電層118、接觸窗128、接觸窗130、接觸窗132、導體層134、導體層136與導體層138中的至少一者。溝渠式電晶體結構10可為具有嵌入式的靜電放電保護元件142的溝渠式電晶體結構。基底結構100定義有第一區R1與第二區R2，且具有位在第一區R1中的溝渠102及位在第二區R2中的溝渠104。基底結構100可具有第一導電型。基底結構100可包括基底層100a與磊晶層100b。磊晶層100b設置在基底層100a上。基底層100a與磊晶層100b分別可具有第一導電型。

電晶體元件140位在第一區R1中。電晶體元件140包括位在溝渠102中的電極108a，且更可包括介電層106a與摻雜區116中的至少一者。在本實施例中，電極108a是以單層結構為例來進行說明，但本發明並不以此為限。在另一實施例中，電極108a亦可為多層結構，所述技術領域具有通常知識者可依照產品需求來調整電極108a的層數。電極108a與基底結構100彼此隔離。舉例來說，介電層106a位在電極108a與基底結構100之間，藉此可使得電極108a與基底結構100彼此隔離。摻雜區116位在電極108a的一側的基體區110中。摻雜區116可具有第一導電型。

靜電放電保護元件142位在第二區R2中。靜電放電保護元件142包括位在所述溝渠104中的主體層108b，且更可包括摻雜區112、摻雜區114與介電層106b中的至少一者。主體層108b具有平坦化頂面。主體層108b可填滿溝渠104。主體層108b的底部可高於或等於電極108a的底部。在本實施例中，以主體層108b的底部高於電極108a的底部為例來進行說明，但本發明並不以此為限。主體層108b的寬度可大於電極108a的寬度。在主體層108b中具有多個PN接面。摻雜區112可具有第一導電型，且摻雜區114可具有第二導電型。在一實施例中，摻雜區112的數量可為至少一個，且摻雜區114的數量可為多個，以在主體層108b中形成多個PN接面。在另一實施例中，摻雜區112的數量可為多個，且摻雜區114的數量可為至少一個，以在主體層108b中形成多個PN接面。在本實施例中，以靜電放電保護元件142包括交替配置在主體層108b中的多個摻雜區112與多個摻雜區114為例來進行說明，但本發明並不以此為限。主體層108b與基底結構100彼此隔離。舉例來說，介電層106b位在主體層108b與基底結構100之間，藉此可使得主體層108b與基底結構100彼此隔離。

此外，基體區110位在電極108a的兩側的基底結構100中。基體區110可具有第二導電型。介電層118設置在基底結構100上。接觸窗128、接觸窗130與接觸窗132分別設置在開口120、開口122與開口124中。導體層134、導體層136與導體層138分別設置在介電層118上。導體層134可藉由接觸窗128電連接至摻雜區126。導體層136可藉由接觸窗130電連接至位在主體層108b的一端的摻雜區114。導體層138可藉由接觸窗132電連接至位在主體層108b的另一端的摻雜區114。

此外，圖1E的溝渠式電晶體結構10中的各構件的材料、設置方式、形成方法與功效等，已於上述實施例中進行詳盡地說明，於此不再重複說明。

基於上述可知，在上述實施例的溝渠式電晶體結構10及其製造方法中，由於電極108a與主體層108b分別位在溝渠102與溝渠104中，因此電晶體元件140與靜電放電保護元件142可均為溝渠式結構。藉此，可降低電晶體元件140與靜電放電保護元件142之間的高低差，進而可提升後續形成的介電層118的平坦化程度。如此一來，可有效地防止在後續的內連線製程中產生不必要的金屬橋接，進而提升元件可靠度與產品良率。

綜上所述，在上述實施例的溝渠式電晶體結構及其製造方法中，由於電晶體元件與靜電放電保護元件均為溝渠式結構，因此可有效地防止在後續的內連線製程中產生不必要的金屬橋接，進而使得溝渠式電晶體結構具有較佳的元件可靠度與產品良率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:溝渠式電晶體結構100:基底結構100a:基底層100b:磊晶層102、104:溝渠106、106a、106b、118:介電層108:材料層108a:電極108b:主體層110:基體區112、114、116、126:摻雜區120、122、124:開口128、130、132:接觸窗134、136、138:導體層140:電晶體元件142:靜電放電保護元件R1:第一區R2:第二區

圖1A至圖1E為本發明一實施例的溝渠式電晶體結構的製造流程剖面圖。

10:溝渠式電晶體結構

100:基底結構

100a:基底層

100b:磊晶層

102、104:溝渠

106a、106b、118:介電層

108a:電極

108b:主體層

110:基體區

112、114、116、126:摻雜區

120、122、124:開口

128、130、132:接觸窗

134、136、138:導體層

140:電晶體元件

142:靜電放電保護元件

R1:第一區

R2:第二區

Claims (19)

1. 一種溝渠式電晶體結構，包括：基底結構，定義有第一區與第二區，且具有位在所述第一區中的第一溝渠及位在所述第二區中的第二溝渠；電晶體元件，位在所述第一區中，且包括位在所述第一溝渠中的電極，其中所述電極與所述基底結構彼此隔離；基體區，位在所述電極的兩側的所述基底結構中，且所述基體區中具有摻雜區；以及靜電放電保護元件，位在所述第二區中，且包括位在所述第二溝渠中的主體層，其中所述主體層的底部高於所述電極的底部，所述主體層具有平坦化頂面且所述主體層的所述平坦化頂面與所述電極的頂面齊平，在所述主體層中具有多個PN接面，其中所述主體層中的所述PN接面與所述摻雜區彼此電性隔離，且所述主體層與所述基底結構彼此隔離。
2. 如申請專利範圍第1項所述的溝渠式電晶體結構，其中所述主體層填滿所述第二溝渠。
3. 如申請專利範圍第1項所述的溝渠式電晶體結構，其中所述主體層的寬度大於所述電極的寬度。
4. 如申請專利範圍第1項所述的溝渠式電晶體結構，其中所述基底結構具有第一導電型。
5. 如申請專利範圍第4項所述的溝渠式電晶體結構，其中所述基底結構包括：基底層；以及磊晶層，設置在所述基底層上。
6. 如申請專利範圍第4項所述的溝渠式電晶體結構，其中所述靜電放電保護元件更包括：至少一第一摻雜區與多個第二摻雜區，交替配置在所述主體層中，而形成所述多個PN接面，其中所述至少一第一摻雜區具有所述第一導電型，且所述多個第二摻雜區具有第二導電型。
7. 如申請專利範圍第4項所述的溝渠式電晶體結構，其中所述靜電放電保護元件更包括：多個第一摻雜區與至少一第二摻雜區，交替配置在所述主體層中，而形成所述多個PN接面，其中所述多個第一摻雜區具有所述第一導電型，且所述至少一第二摻雜區具有第二導電型。
8. 如申請專利範圍第4項所述的溝渠式電晶體結構，更包括：基體區，位在所述電極的兩側的所述基底結構中，且具有第二導電型。
9. 如申請專利範圍第8項所述的溝渠式電晶體結構，其中所述電晶體元件更包括：摻雜區，位在所述電極的一側的所述基體區中，且具有所述第一導電型。
10. 一種溝渠式電晶體結構的製造方法，包括：提供基底結構，其中所述基底結構定義有第一區與第二區，且具有位在所述第一區中的第一溝渠及位在所述第二區中的第二溝渠；在所述第一區中形成電晶體元件，其中所述電晶體元件包括位在所述第一溝渠中的電極，且所述電極與所述基底結構彼此隔離；在所述電極的兩側的所述基底結構中形成基體區，且在所述的基體區中形成摻雜區；以及在所述第二區中形成靜電放電保護元件，其中所述靜電放電保護元件包括位在所述第二溝渠中的主體層，所述主體層的底部高於所述電極的底部，所述主體層具有平坦化頂面且所述主體層的所述平坦化頂面與所述電極的頂面齊平，在所述主體層中具有多個PN接面，其中所述主體層中的所述PN接面與所述摻雜區彼此電性隔離，且所述主體層與所述基底結構彼此隔離。
11. 如申請專利範圍第10項所述的溝渠式電晶體結構的製造方法，其中所述第二溝渠的深度小於所述第一溝渠的深度。
12. 如申請專利範圍第10項所述的溝渠式電晶體結構的製造方法，其中所述第一溝渠與所述第二溝渠為分別形成。
13. 如申請專利範圍第10項所述的溝渠式電晶體結構的製造方法，其中所述第一溝渠與所述第二溝渠為同時形成。
14. 如申請專利範圍第10項所述的溝渠式電晶體結構的製造方法，其中所述基底結構具有第一導電型。
15. 如申請專利範圍第14項所述的溝渠式電晶體結構的製造方法，其中所述多個PN接面的形成方法包括：在所述主體層中形成交替配置的至少一第一摻雜區與多個第二摻雜區，其中所述至少一第一摻雜區具有所述第一導電型，且所述多個第二摻雜區具有第二導電型。
16. 如申請專利範圍第14項所述的溝渠式電晶體結構的製造方法，其中所述多個PN接面的形成方法包括：在所述主體層中形成交替配置的多個第一摻雜區與至少一第二摻雜區，其中所述多個第一摻雜區具有所述第一導電型，且所述至少一第二摻雜區具有第二導電型。
17. 如申請專利範圍第14項所述的溝渠式電晶體結構的製造方法，更包括：在所述電極的兩側的所述基底結構中形成基體區，其中所述基體區具有第二導電型。
18. 如申請專利範圍第17項所述的溝渠式電晶體結構的製造方法，其中所述電晶體元件的形成方法包括：在所述電極的一側的所述基體區中形成摻雜區，其中所述摻雜區具有所述第一導電型。
19. 如申請專利範圍第10項所述的溝渠式電晶體結構的製造方法，其中所述電極與所述主體層由同一層材料層製作而成。

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