KR20150122819A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 컨트롤 게이트의 길이가 확장된 구조를 가지는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. 본 발명에서는 컨트롤 게이트 패턴의 폭을 조절하여 컨트롤 게이트의 길이를 조절할 수 있기 때문에 비휘발성 메모리 소자의 컨트롤 게이트의 길이를 저비용으로 용이하게 확장할 수 있고, 이에 컨트롤 게이트가 오프 상태에서의 누설 전류의 발생을 효율적으로 방지할 수 있는 효과가 있다.

Description

비휘발성 메모리 소자 및 그 제조방법{NON-VOLATILE MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. 보다 구체적으로, 본 발명은 컨트롤 게이트의 길이가 확장된 구조를 갖도록 함으로써, 컨트롤 게이트가 오프 상태에서의 누설 전류의 발생을 효율적으로 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
종래의 방식에 따르면, 플로팅 게이트의 높이를 이용하여 컨트롤 게이트를 형성하기 위한 폴리층을 스페이서 형태로 에치-백(etch-back)하여 EEPROM의 컨트롤 게이트를 제조한다.
종래의 방식에 따라 제조된 EEPROM 셀이 다양한 용도의 제품에 사용되면서, 특히 고온 동작에서 누설 전류를 줄여야 하는 필요성이 발생한다.
EEPROM 셀에서 발생하는 누설 전류를 줄이기 위해서는 컨트롤 게이트의 길이를 늘려야 하는데, 컨트롤 게이트의 길이가 컨트롤 게이트를 형성하기 위한 폴리층의 두께에 의해 결정되기 때문에 폴리층의 두께를 변경하지 않는 한 컨트롤 게이트의 길이를 늘리기 어렵다는 문제점이 있다. 즉 종래의 방식에 따르면, 에치-백으로만 컨트롤 게이트를 형성하기 때문에 컨트롤 게이트의 길이를 늘리기가 어렵다는 문제점이 있다.
한국 공개특허공보 제10-2005-0009515호
본 발명은 비휘발성 메모리 소자의 컨트롤 게이트의 길이를 저비용으로 용이하게 확장하여, 컨트롤 게이트가 오프 상태에서의 누설 전류의 발생을 효율적으로 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는 것을 기술적 과제로 한다.
이러한 기술적 과제를 해결하기 위한 본 발명은, 비휘발성 메모리 소자에 있어서, 기판 상에 플로팅 게이트 절연막 및 플로팅 게이트; 상기 플로팅 게이트 양 측면에 형성된 유전막; 상기 유전막 측면에 제1 폭을 갖는 제1 컨트롤 게이트 및 제2 폭을 가진 제2 컨트롤 게이트를 포함하는 컨트롤 게이트;를 포함하고 상기 제1 컨트롤 게이트 및 제2 컨트롤 게이트는 서로 연결되며 상기 제2 폭은 상기 제1 폭보다 넓은 것을 특징으로 하는 비휘발성 메모리 소자를 제공한다.
상기 기판과 상기 제1 컨트롤 게이트 사이에 형성된 제1 컨트롤 게이트 절연막; 상기 기판과 상기 제2 컨트롤 게이트 사이에 형성된 제2 컨트롤 게이트 절연막을 더 포함하며; 상기 제2 컨트롤 게이트 절연막은 상기 제1 컨트롤 게이트 절연막보다 더 연장되게 형성된다.
상기 제2 폭은 상기 플로팅 게이트의 폭의 1.5배 이상 3.5배 이하이다.
상기 제1 컨트롤 게이트 측면에 소오스 영역; 및 상기 제2 컨트롤 게이트 측면에 드레인 영역을 더 포함하여 형성된다.
그리고 본 발명은 상기 컨트롤 게이트 측면으로 더 연장된 제3 컨트롤 게이트를 더 포함하고 있다.
이때 상기 제3 컨트롤 게이트의 폭은 상기 컨트롤 게이트 폭보다 좁게 형성된다.
상기 제3 컨트롤 게이트 상에 형성된 컨택 플러그를 더 포함하고 있다.
본 발명의 다른 특징에 따르면, 기판 상에 플로팅(Floating) 게이트 절연막 및 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 측면에 유전막을 형성하는 단계; 상기 기판에 컨트롤 게이트 절연막을 형성하는 단계; 상기 유전막 및 상기 컨트롤 게이트 절연막 상에 도전층을 형성하는 단계; 상기 컨트롤 게이트의 양 측부 중에서 일 측부에 컨트롤 게이트 패턴을 형성하는 단계; 상기 컨트롤 게이트 패턴을 마스크로 상기 컨트롤 게이트를 에치백하는 단계; 및 상기 유전막 측면에 제1 폭을 갖는 제1 컨트롤 게이트 및 제2 폭을 가진 제2 컨트롤 게이트;를 포함하고, 상기 제1 컨트롤 게이트 및 제2 컨트롤 게이트는 서로 연결되며 상기 제2 폭은 상기 제1 폭보다 넓은 것을 특징으로 하는 비휘발성 메모리 소자 제조방법을 제공한다.
상기 컨트롤 게이트 절연막은 상기 기판과 상기 제1 컨트롤 게이트 사이에 형성된 제1 컨트롤 게이트 절연막; 및 상기 기판과 상기 제2 컨트롤 게이트 사이에 형성된 제2 컨트롤 게이트 절연막을 포함하며; 상기 제2 컨트롤 게이트 절연막은 상기 제1 컨트롤 게이트 절연막보다 더 연장된다.
상기 제2 컨트롤 게이트의 폭은 상기 플로팅 게이트의 폭의 1.5배 이상 3.5배 이하이다.
상기 컨트롤 게이트 패턴의 폭을 조절하여 상기 컨트롤 게이트의 길이를 조절한다.
상기 에치 백 하는 단계에서 상기 컨트롤 게이트 측면으로 더 연장된 제3 컨트롤 게이트를 형성하는 단계를 포함한다.
또한 상기 제3 컨트롤 게이트 상에 형성된 컨택 플러그를 형성하는 단계를 더 포함한다.
본 발명에 따르면, 비휘발성 메모리 소자의 컨트롤 게이트의 길이를 저비용으로 용이하게 확장할 수 있기 때문에, 컨트롤 게이트가 오프 상태에서의 누설 전류의 발생을 효율적으로 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 평면도를 나타낸 도면이다.
도 2는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 단면도를 나타낸 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 복수의 비휘발성 메모리 소자의 평면도를 나타낸 도면이다.
도 4는 본 발명의 다른 실시 예에 따른 복수의 비휘발성 메모리 소자의 단면도를 나타낸 도면이다.
도 5 내지 도 8은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자 제조방법을 나타낸 도면이다.
도 9는 컨트롤 게이트 길이 확장에 따른 누설 전류 변화를 측정한 결과를 나타낸 도면이다
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
도 1은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 평면도를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자는 활성 영역(11)(active region)에 플로팅 게이트(24)가 있고, 플로팅 게이트(24)를 둘러싸는 컨트롤 게이트(42, 44)가 존재한다. 그리고 활성 영역(11)에 소오스 영역(72) 및 드레인 영역(74)이 배치된다. 드레인 영역(74) 및 소오스 영역(72)은 서로 바뀔 수 있다. 제한을 두지 않는다. 소오스 영역(72) 및 드레인 영역(74)에 전압을 가하기 위해 활성 영역에는 컨택 플러그(101,102)가 위치한다.
한편 컨트롤 게이트는 제1 컨트롤 게이트(42)와 제2 컨트롤 게이트(44)로 나눌 수 있으며 서로는 물리적/전기적으로 연결되어 있다. 그리고 제1 컨트롤 게이트(42)는 채널방향으로 제1 폭(L1)을 갖는다. 그리고 제2 컨트롤 게이트(44)는 채널방향으로 제2 폭(L2)을 갖는다. 채널 방향은 X-X' 방향으로 보면 된다.
여기서 제2 폭(L2)이 제1 폭(L1) 보다 훨씬 길게 형성된다. 즉, 제2 컨트롤 게이트(44)는 채널방향으로 더 길게 연장되어 있다. 컨트롤 게이트(42, 44)는 비 대칭 구조를 가진다고 보아야겠다. 비 대칭 구조는 플로팅 게이트(24)의 양 측부에 형성된 컨트롤 게이트(42, 44)의 길이가 서로 다른 경우이고, 대칭 구조는 플로팅 게이트(24)의 양 측부에 형성된 컨트롤 게이트(42, 44)의 길이가 실질적으로 동일한 경우이다. 도 1에서는 제2 폭(L2)이 제1 폭(L1) 보다 훨씬 길게 형성함으로써, 제2 컨트롤 게이트(44)의 아래에 흐르는 누설 전류를 줄일 수 있다. 누설 전류에 대한 부분은 뒤 부분에서 자세히 설명하고자 한다.
또한 플로팅 게이트(24)의 양 측부 중에서 적어도 일 측부에 형성된 컨트롤 게이트(42, 44)의 길이는 플로팅 게이트(24)의 폭보다 크도록 구성하였다. 제2 컨트롤 게이트(44)의 제2 폭(L2)은 플로팅 게이트(24)의 폭(Lg)의 1.5배 이상 3.5배 이하일 수 있다. 수치적인 예를 들면, 플로팅 게이트(24)의 폭이 약 0.2um인 경우, 제1 컨트롤 게이트(42)의 길이(L1)는 약 0.2um이고 제2 컨트롤 게이트(44)의 길이(L2)는 0.4 내지 0.6um로 설정된다. 칩 면적을 최대로 작게 하면서, 제2 컨트롤 게이트(44) 아래의 기판(10)에 흐르는 누설 전류를 줄일 수 있다.
한편 비휘발성 메모리 소자 옆에는 로직 게이트(80)를 포함한 로직 소자가 배치된다. 그리고 로직 게이트(80)의 측면에는 고농도 영역(75, 76)이 형성된다.
도 1에서 미 설명하고 있는 도면부호 14는 아이솔레이션 영역(isolation region)을 말한다.
도 2는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 단면도를 나타낸 도면이다. 도 1에서 X-X'를 절단한 단면이다.
기판(10) 상에 플로팅 게이트 절연막(22) 및 플로팅 게이트(24)가 배치되어 있다. 플로팅 게이트(24) 양 측면에 유전막(28)이 배치된다. 유전막(28) 측면에 제1 폭(L1)을 갖는 제1 컨트롤 게이트(42) 및 제2 폭(L2)을 가진 제2 컨트롤 게이트(44)를 포함하는 컨트롤 게이트(42,44)를 배치한다. 컨트롤 게이트(42, 44)는 플로팅 게이트(24)의 측벽을 둘러싼 스페이서(spacer)의 형태를 가질 수 있다. 제1 컨트롤 게이트(42) 및 제2 컨트롤 게이트(44)는 서로 연결되며 제2 폭(L2)은 제1 폭(L1)보다 넓은 것을 특징으로 한다. 제2 폭(L2)은 플로팅 게이트(24)의 폭(Lg)을 기준으로 1.5배 이상 3.5배 이하로 하는 것이 바람직하다. 그 이유는 뒷부분에서 자세히 설명한다.
기판(10)과 제1 컨트롤 게이트(42) 사이에 제1 컨트롤 게이트 절연막(31)이 배치되며, 동일하게 기판(10)과 제2 컨트롤 게이트(44) 사이에 제2 컨트롤 게이트 절연막(32)이 배치된다. 제2 컨트롤 게이트 절연막(44)은 제1 컨트롤 게이트 절연막(42)보다 더 연장된 비휘발성 메모리 소자이다. 이렇게 함으로써, 제2 컨트롤 게이트(44) 아래의 기판(10)에 흐르는 누설 전류를 줄일 수 있다.
제1 컨트롤 게이트 측면에 소오스 영역(72)이 배치된다. 제2 컨트롤 게이트(44) 측면에 드레인 영역(74)를 배치한다. 기판(10)에는 단위 셀을 정의하기 위한 분리 절연층들(12, 14, 16)이 형성되어 있다. 분리 절연층들(12, 14, 16)은 단위 메모리 셀을 인접한 셀과 전기적으로 분리시키는 기능을 하며, 얕은 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정을 통하여 형성될 수 있다.
또한 컨트롤 게이트(42, 44)의 측면에는 스페이서(52,54)가 형성되어 있다. 스페이서(52,54) 아래에는 낮은 농도를 갖는 드리프트 영역 (71, 73) 또는 LDD 영역(71, 73)이 형성된다. 드리프트 영역(71, 73)은 고농도 영역(72, 74)을 감싸는 형태로 형성된다. 높은 항복 전압을 얻기 위함이다. 상기 스페이서(52,54)는 로직 게이트(80)의 측면에 형성된 스페이서와 동일한 공정에서 형성된다. 스페이서가 없는 영역은 실리사이드(Not shown)가 기판 표면 및 컨트롤 게이트 표면에 형성될 수 있다.
한편, 로직 게이트(80)와 기판(10) 사이에는 로직게이트 절연막(33)이 배치된다.
도 3은 본 발명의 다른 실시 예에 따른 복수의 비휘발성 메모리 소자의 평면도를 나타낸 도면이다.
도 1에서 제시하였던 단위소자의 비휘발성 메모리 소자가 복수개가 서로 집합 단위로 형성된 경우이다. 복수의 컨트롤 게이트(142, 144, 242, 244)는 인접한 셀에 형성된 컨트롤 게이트와 상호 전기적 물리적으로 연결되어 있기 때문에, 프로그램(program) 및 이레이즈(erase)를 위한 전압 인가 시, 하나의 컨트롤 게이트(142 또는 144)에 전압을 인가하면 전체 셀 어레이 포함된 모든 셀의 컨트롤 게이트에 전압이 인가된다.
도 3에 대한 설명도 앞의 도1에서 설명한 부분과 비슷하다. 활성 영역(111)에 플로팅 게이트(124,224)가 있고, 플로팅 게이트(124, 224)를 둘러싸는 컨트롤 게이트(142, 144, 242, 244)가 존재한다. 그리고 활성 영역(111)에 소오스 영역(172,176) 및 드레인 영역(174)이 배치된다. 소오스 영역(172, 176) 및 드레인 영역(174)에 전압을 가하기 위해 활성 영역(111)에는 컨택 플러그(201,202,203)가 위치한다. 그림에서 보듯이 컨트롤 게이트는 제1 컨트롤 게이트(142 또는 244)와 제2 컨트롤 게이트(144 또는 242)로 나눌 수 있으며 서로는 연결되어 있다. 그리고 제1 컨트롤 게이트(142,144)는 채널방향으로 제1 폭(L1)을 갖는다. 그리고 제2 컨트롤 게이트(144,242)는 채널방향으로 제2 폭(L2)을 갖는다.
여기서 제2 폭(L2) 가 제1 폭(L1) 보다 훨씬 길게 형성된다. 보다 긴 길이(L2)를 가진 제2 컨트롤 게이트(144, 242)가 서로 마주 보고 있다는 것이다. 그리고 보다 긴 길이(L2)를 가진 제2 컨트롤 게이트(144, 242) 사이에 드레인 영역(174)을 형성한다. 드레인 영역(174) 및 소오스 영역(172, 176)은 서로 바뀔 수 있다. 제한을 두지 않는다. 드레인 영역(174) 위에 형성된 컨택 플러그(202)와 소오스 영역(172, 176) 위에 형성된 컨택 플러그(201, 203)가 서로 일직선에 있지 않게 한 것은 컨택 플로그 위에 연결되는 배선(도4 참조, 204, 205, 206) 때문이다. 즉, 서로 다른 전압을 가하기 위하여 서로 만나지 않는 배선을 사용해야 하기 때문에 드레인 영역(174) 위에 형성된 컨택 플러그(202)와 소오스 영역(172,176) 위에 형성된 컨택 플러그(201, 203)를 서로 같은 일직선에 둘 수 없다.
복수의 컨트롤 게이트 측면으로 더 연장된 제3 컨트롤 게이트(146, 246)를 추가로 배치 한다. 제3 컨트롤 게이트(146, 246)의 폭은 제2 컨트롤 게이트(144, 242)의 폭보다 좁다. 제3 컨트롤 게이트(146, 246) 상에 형성된 컨택 플러그(204, 205)를 배치한다. 제3 컨트롤 게이트(146, 246)에 전압을 가하기 위함이다. 제3 컨트롤 게이트(146, 246)는 제1 및 제2 컨트롤 게이트(142,144,242,244)와 전기적/물리적으로 연결되어 있다. 그래서 제3 컨트롤 게이트(146, 246) 상에 형성된 컨택 플러그(204, 205)를 통해 전압을 가하면, 결국, 제1 및 제2 컨트롤 게이트(142,144,242,244)에 전압이 가해지는 것이다. 또한 제3 컨트롤 게이트(146, 246)의 폭은 플로팅 게이트(124, 224)의 폭(Lg)보다 최소한 넓다. 이는 컨택 플러그(204, 205)가 제3 컨트롤 게이트(146, 246) 표면에 잘 형성하기 위해서이다.
도 4는 본 발명의 다른 실시 예에 따른 복수의 비휘발성 메모리 소자의 단면도를 나타낸 도면이다. 도3에서 Y-Y'를 절단한 단면이다.
P 형 도전형 기판(100)에 N형 웰 영역 (110)을 형성한다. 그리고 P형 웰 영역(120)을 형성한다. 여기서 N형 웰 영역 (110)은 P 형 웰 영역(120)과 P 형 도전형 기판(100)을 전기적으로 분리하기 위함이다.
그리고 도 3과 마찬가지로, 기판(100) 상에 플로팅 게이트 절연막(122,222) 및 플로팅 게이트(124,224)가 배치되어 있다. 플로팅 게이트(124, 224) 양 측면에 유전막(128,228)이 배치된다. 유전막(128, 228) 측면에 제1 폭을 갖는 제1 컨트롤 게이트(142,244) 및 제2 폭을 가진 제2 컨트롤 게이트(144,242)를 포함하는 컨트롤 게이트를 배치한다. 컨트롤 게이트는 플로팅 게이트(124,224)의 측벽을 둘러싼 스페이서(spacer)의 형태를 가질 수 있다. 컨트롤 게이트의 높이는 플로팅 게이트(124,224)의 높이보다 최소한 크도록 한다. 이는 컨트롤 게이트와 플로팅 게이트 사이에서 발생하는 커플링 효과 측면에서 더 유리하다. 컨트롤 게이트와 플로팅 게이트가 서로 더 많이 중첩될수록 유리하다.
그런데 제1 컨트롤 게이트(142, 244) 및 제2 컨트롤 게이트(144, 242)는 플로팅 게이트(124, 224) 측면에는 존재하지만, 플로팅 게이트(124, 224) 상면에는 존재하지 않는다. 그 이유는 제조 공정에 기인한 것이다. 즉, 에치 백 공정으로 스페이서 모양의 컨트롤 게이트를 형성하기 때문이다. 제1 컨트롤 게이트(142, 244) 및 제2 컨트롤 게이트(144, 242)는 서로 연결되며 제2 폭(L2)은 제1 폭(L1)보다 넓은 것을 특징으로 한다. 제2 폭(L2)은 플로팅 게이트(124, 224)의 폭(Lg)을 기준으로 1.5배 이상 3.5배 이하로 하는 것이 바람직하다. 그 효과 및 이유는 뒷부분에서 자세히 설명한다.
기판(100)과 제1 컨트롤 게이트(142, 244) 사이에 제1 컨트롤 게이트 절연막(131,231)이 배치되며, 동일하게 기판(100)과 제2 컨트롤 게이트(144, 242) 사이에 제2 컨트롤 게이트 절연막(132,232)이 배치된다. 제2 컨트롤 게이트 절연막(132,232)은 제1 컨트롤 게이트 절연막(131, 231)보다 더 연장된 비휘발성 메모리 소자이다. 그래서 더 길게 형성된 제2 컨트롤 게이트 절연막(132, 232)에 의해 채널길이가 길어져서 그만큼 누설전류가 줄어든다.
여기서 컨택 플러그 아래에 있는 기판 표면에서 컨택 저항을 낮추기 위해서 실리사이드(181, 182, 183)가 형성된다. 제1, 제2 및 제3 컨트롤 게이트 (142, 144, 242, 244) 표면에도 실리사이드(162, 164, 262, 264)가 형성되어 있다.
도 5 내지 도 8은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자 제조방법을 나타낸 도면이다.
도 5를 참조하면, 먼저 기판(10) 상에 단위 셀을 정의하기 위한 분리 절연층들(12, 14, 16)을 형성한다. 분리 절연층들(12, 14, 16)은 단위 메모리 셀을 인접한 셀과 전기적으로 분리시키는 기능을 한다. 예를 들어, 이러한 분리 절연층들(12, 14, 16)은 얕은 트렌치 아이솔레이션(Shallow Trench Isolation, STI)을 이용하여 트렌치를 형성한 다음, 트렌치에 절연물질을 충진하는 방식으로 형성될 수 있다.
이어서, 플로팅 게이트 절연막(22, 또는 터널링 산화막), 플로팅 게이트용 도전막 (24) 및 하드 마스크(26) 막을 순차적으로 증착한 후, 포토리소그래피(photolithography) 공정을 적용한다.
플로팅 게이트 절연막(22)의 두께는 대략 70~100Å 정도의 범위를 갖는 것이 바람직하다.
플로팅 게이트용 도전막(24)의 증착 두께는 대략 1,000Å ~ 5,000Å정도로 폴리 실리콘을 사용한다. 이 두께는 플로팅 게이트(24)의 결합비(coupling ratio)를 결정하는 중요한 요소이다.
또한, 하드마스크(26)는 산화막이나 질화막 혹은 이들을 조합하여 사용할 수 있으며, 그 두께는 하부에 형성될 플로팅 게이트(24)의 높이에 의해 결정되며 대략 500~2,000Å정도의 범위로 증착될 수 있다.
본 발명의 일 실시 예에 따르면, 분리 절연층들(12, 14, 16) 간의 이격 거리는 본 발명의 일 실시 예의 기술적 특징인 컨트롤 게이트의 길이가 확장된 구조를 구현하기 위해서 적절히 조정된다. 이에 대해서는 이후 상세히 설명한다.
여기서, 플로팅 게이트(24)는 2개의 분리 절연층 중에서 한 절연층에 치우쳐서 형성되거나, 대략 2개의 분리 절연층(12, 14)의 중간 지점에 형성될 수 있다. 바람직하게는, 플로팅 게이트(24)는 2개의 분리 절연층(12, 14) 중에서 한 절연층에 치우쳐서 형성되는 것이 좋다. 왜냐하면, 컨트롤 게이트의 길이 확장을 위해 적용되는 포토리소그래피 공정에서 1개의 감광성 패턴만을 사용할 수 있기 때문에, 공정이 단순화되고 비용이 절감되기 때문이다.
다음으로, 하드 마스크(26)를 이용하여 플로팅 게이트용 도전막(24)을 에칭하여 플로팅 게이트(24)를 형성한다. 이때 도면부호 24는 에칭 공정 전의 플로팅 게이트용 도전막 및 에칭 공정 후의 플로팅 게이트를 나타내고 있다. 이후, 기판(10) 표면, 플로팅 게이트(24)의 측면 및 하드 마스크(26) 표면에 유전막 (28)을 형성한다. 이 유전막(28)은 실리콘 산화막이거나 실리콘 질화막일 수 있고, 또는 이들을 조합한 제1 산화막-질화막-제2 산화막(줄여서 'ONO 절연막' 이라 함)와 같은 다중막일 수 있다. 실리콘 산화막, 실리콘 질화막 대신 HfO2, Al2O3 등의 고 유전막(high-k) 을 사용할 수도 있다.
그리고 기판(10) 표면에 제1 컨트롤 게이트 절연막(31), 제2 컨트롤 게이트 절연막(32), 로직 게이트 절연막(33)을 형성하는 과정이 수행된다. 유전막(28)을 ONO 절연막으로 형성할 경우, 마지막 산화막, 즉 제2 산화막을 증착할 때 제1 및 제2 컨트롤 게이트 절연막(31, 32)도 같이 형성된다. 즉 ONO 절연막의 제2 산화막과 제1 및 제2 컨트롤 게이트 절연막(31,32)은 서로 동일한 물질이 되는 것이다. 따라서 공정 비용이 절감되는 측면이 있다.
다음으로 도 6을 참조하면, 플로팅 게이트(24)의 상부와 측벽 및 기판(10)을 덮도록 도전막(40)을 형성하는 과정이 수행된다. 예를 들어, 도전막(40)의 재질은 전기 전도성을 갖는 폴리실리콘을 사용한다. 상기 도전막(40)은 컨트롤 게이트 및 로직 게이트 전극을 형성하는 두께로 형성한다. 로직 게이트 영역(D)에 로직 게이트 패터닝을 위한 마스크 패턴(64)을 형성한다. 그리고 로직 게이트를 먼저 형성한다. 로직 게이트 영역(D)의 폴리실리콘을 식각을 하는 동안 비휘발성 소자 영역에 있는 컨트롤 게이트 도전막(폴리실리콘)이 식각되지 않도록 마스크 패턴(Not shown)으로 보호를 해야 한다.
그리고 로직 게이트가 형성된 후, 플로팅 게이트(24)의 양 측부 중에서 적어도 일 측부에 컨트롤 게이트 길이 확장용 패턴(62)을 형성하고, 이 컨트롤 게이트 길이 확장용 패턴(62)을 마스크로 이용하여 컨트롤 게이트용 도전막(40)을 에치백 (etch back) 식각 공정을 이용하여 컨트롤 게이트(42, 44)를 형성하는 과정이 수행된다. 여기서, 컨트롤 게이트 길이 확장용 패턴(62)은 플로팅 게이트(24)의 좌측에만 형성되거나, 우측에만 형성되거나, 좌측과 우측에 각각 형성될 수도 있다.
본 발명의 일 실시 예에 따르면, 컨트롤 게이트 길이 확장용 패턴(62)(PR)을 이용한 포토리소그래피 공정을 통해 컨트롤 게이트(42, 44)의 길이를 용이하게 확장할 수 있다. 또한, 컨트롤 게이트 길이 확장용 패턴(62)의 길이를 조절함으로써, 컨트롤 게이트(42,44)의 길이를 원하는 수준으로 조절할 수 있다. 이하에서는 도 6에 도시된 바와 같이 컨트롤 게이트 길이 확장용 패턴(62)(PR)이 플로팅 게이트(24)의 우측에만 형성된 경우를 예로 들어 설명한다.
앞서 설명한 바와 같이, 컨트롤 게이트(42,44)의 길이가 확장된 구조를 구현하기 위해 분리 절연층들(12,14) 간의 이격 거리는 길게 설정되어 있고, 플로팅 게이트(24)는 좌측 분리 절연층(12)에 치우쳐 형성되어 있다. 이에 따라, 플로팅 게이트(24)와 우측 분리 절연층(14) 간의 거리가 상대적으로 길게 확보된다. 본 실시 예에서는, 이 영역 즉, 플로팅 게이트(24)와 우측 분리 절연층(14) 사이에 형성되어 있는 컨트롤 게이트용 도전막(40) 상에 컨트롤 게이트 길이 확장용 패턴(62)을 형성한다.
도 7은 컨트롤 게이트용 도전막(40) 상에 컨트롤 게이트 길이 확장용 패턴(62) 유/무를 비교한 그림이다. 도 7(a)는 일반적인 대칭 구조의 컨트롤 게이트 모양을 제조하고자 할 때 사용하는 실시 예이다. 도7(b)는 비대칭 구조의 컨트롤 게이트 모양을 제조하기 위한 본 발명의 실시 예를 나타낸다. 컨트롤 게이트 길이 확장용 패턴(62)이 컨트롤 게이트용 도전막(40) 위에 형성하는데, 플로팅 게이트(24)의 한쪽에 배치된다. 그리고 컨트롤 게이트용 도전막(40)에 컨택을 형성하기 위해 게이트 컨택 패턴(63)도 같이 형성한다. 게이트 컨택 패턴(63)은 플로팅 게이트(24)와 나란한 방향으로 형성된다. 반면, 컨트롤 게이트 길이 확장용 패턴(62)은 플로팅 게이트 측면에서 일정 간격 떨어진 상태에서 평행하게 배치된다. 컨트롤 게이트 길이 확장용 패턴(62)의 길이는 플로팅 게이트(24)의 길이보다 최소한 길게 형성한다.
도 8에 도시된 바와 같이, 이를 마스크로 이용하여 식각 공정을 실시함으로써 비대칭적인 컨트롤 게이트(42, 44)를 형성하게 된다. 본 발명의 일 실시 예에 따르면, 컨트롤 게이트 길이 확장용 패턴(PR)의 폭을 조절함으로써, 최종적으로 형성되는 컨트롤 게이트의 길이(L1, L2)를 조절할 수 있다. 이상의 공정 단계들이 수행되면, 종래의 경우와 비교하여 컨트롤 게이트의 길이가 비대칭적으로 확장된 구조를 갖는 비휘발성 메모리 소자가 제공된다. 앞에서 언급했듯이, 플로팅 게이트(24)의 양 측부 중에서 적어도 일 측부에 형성된 제2 컨트롤 게이트의 길이(L2)는 제1 컨트롤 게이트의 길이(L1)보다 크고, 플로팅 게이트(24)의 폭(Lg)보다 크다.
그리고 저농도 드리프트 영역(71, 73)을 형성한다. 그리고 스페이서(52, 54)를 형성한다. 그리고 고농도 소오스/드레인 영역(72, 74, 75, 76)을 형성한다. 그리고 그 이후에 실리사이드, 컨택 플러그 형성공정이 진행된다.
도 9는 컨트롤 게이트 길이 확장에 따른 누설 전류 변화를 측정한 결과를 나타낸 도면이다. 컨트롤 게이트의 가로 방향의 길이가 증가함에 따라 누설 전류가 감소하는 것을 알 수 있다. 이 때의 누설 전류는, 컨트롤 게이트에 인가되는 전압이 0V인 경우 즉, 컨트롤 게이트가 오프(off) 상태에서 기판(10)으로 누설되는 전류이다. 제2 폭(L2)는 제2컨트롤 게이트(44) 길이이다.
제1 폭(L1)은 제1 컨트롤 게이트(42) 길이이다. L2 - L1= 0um 는 L1 = L2가 같은 길이를 갖는 대칭 구조를 말한다. L2 - L1 = 0.2 um 보다 0.4 um 일 때 가장 작은 누설 전류를 보인다. 계속 L2와 L1 길이 차이를 크게 할수록 누설 전류는 줄어들지만, 그만큼 셀 크기가 증가해서 칩 면적이 증가하는 단점이 있다.
그래서 제1 컨트롤 게이트(42) 및 제2 컨트롤 게이트(44)는 서로 연결되며 제2 폭(L2)은 제1 폭(L1)보다 넓은 것을 특징으로 하면서, 제2 폭(L2)은 플로팅 게이트(24)의 폭(Lg)을 기준으로 1.5배 이상 3.5배 이하로 하는 것이 바람직하다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 비휘발성 메모리 소자의 컨트롤 게이트의 길이를 저비용으로 용이하게 확장할 수 있기 때문에, 컨트롤 게이트가 오프 상태에서의 누설 전류의 발생을 효율적으로 방지할 수 있는 효과가 있다.
이상에서 본 발명에 대한 기술사상을 첨부된 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자라면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
10: 기판
12, 14, 16: 분리 절연층
24: 플로팅 게이트
31, 32: 제1, 제2 컨트롤 게이트 절연막
40: 도전막
42, 44: 제1, 제2 컨트롤 게이트
62: 컨트롤 게이트 길이 조정용 패턴
63 : 게이트 컨택 패턴
80: 로직 게이트
101, 102: 제1, 제2 컨트롤 케이트용 컨택 플러그
146, 246: 제3 컨트롤 게이트
204, 205: 제3 컨트롤 게이트용 컨택 플러그

Claims (13)

  1. 비휘발성 메모리 소자에 있어서,
    기판 상에 플로팅 게이트 절연막 및 플로팅 게이트;
    상기 플로팅 게이트 양 측면에 형성된 유전막;
    상기 유전막 측면에 제1 폭을 갖는 제1 컨트롤 게이트 및 제2 폭을 가진 제2 컨트롤 게이트를 포함하는 컨트롤 게이트;를 포함하고,
    상기 제1 컨트롤 게이트 및 제2 컨트롤 게이트는 서로 연결되며 상기 제2 폭은 상기 제1 폭보다 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 기판과 상기 제1 컨트롤 게이트 사이에 형성된 제1 컨트롤 게이트 절연막; 및
    상기 기판과 상기 제2 컨트롤 게이트 사이에 형성된 제2 컨트롤 게이트 절연막을 더 포함하며;
    상기 제2 컨트롤 게이트 절연막은 상기 제1 컨트롤 게이트 절연막보다 더 연장된 비휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 제2 폭은 상기 플로팅 게이트의 폭의 1.5배 이상 3.5배 이하인 비휘발성 메모리 소자.
  4. 제 1항에 있어서,
    상기 제1 컨트롤 게이트 측면에 소오스 영역;및
    상기 제2 컨트롤 게이트 측면에 드레인 영역을 더 포함하는 비휘발성 메모리 소자.
  5. 제 1항에 있어서,
    상기 컨트롤 게이트 측면으로 더 연장된 제3 컨트롤 게이트를 더 포함하는 비휘발성 메모리 소자.
  6. 제 5항에 있어서,
    상기 제3 컨트롤 게이트의 폭은 상기 컨트롤 게이트 폭보다 좁은 비휘발성 메모리 소자.
  7. 제 5항에 있어서,
    상기 제3 컨트롤 게이트 상에 형성된 컨택 플러그를 더 포함하는 비휘발성 메모리 소자.
  8. 비휘발성 메모리 소자 제조방법에 있어서,
    기판 상에 플로팅(Floating) 게이트 절연막 및 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 측면에 유전막을 형성하는 단계;
    상기 기판에 컨트롤 게이트 절연막을 형성하는 단계;
    상기 유전막 및 상기 컨트롤 게이트 절연막 상에 도전층을 형성하는 단계;
    상기 컨트롤 게이트의 양 측부 중에서 일 측부에 컨트롤 게이트 패턴을 형성하는 단계;
    상기 컨트롤 게이트 패턴을 마스크로 상기 컨트롤 게이트를 에치백하는 단계; 및
    상기 유전막 측면에 제1 폭을 갖는 제1 컨트롤 게이트 및 제2 폭을 가진 제2 컨트롤 게이트;를 포함하고,
    상기 제1 컨트롤 게이트 및 제2 컨트롤 게이트는 서로 연결되며 상기 제2 폭은 상기 제1 폭보다 넓은 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  9. 제 8항에 있어서,
    상기 컨트롤 게이트 절연막은,
    상기 기판과 상기 제1 컨트롤 게이트 사이에 형성된 제1 컨트롤 게이트 절연막; 및
    상기 기판과 상기 제2 컨트롤 게이트 사이에 형성된 제2 컨트롤 게이트 절연막을 포함하며;
    상기 제2 컨트롤 게이트 절연막은 상기 제1 컨트롤 게이트 절연막보다 더 연장되게 형성되는 비휘발성 메모리 소자 제조방법.
  10. 제 8항에 있어서,
    상기 제2 컨트롤 게이트의 폭은 상기 플로팅 게이트의 폭의 1.5배 이상 3.5배 이하인 비휘발성 메모리 소자 제조방법.
  11. 제 8항에 있어서,
    상기 컨트롤 게이트 패턴의 폭을 조절하여 상기 컨트롤 게이트의 길이를 조절하는 비휘발성 메모리 소자 제조방법.
  12. 제 8항에 있어서,
    상기 에치 백 하는 단계에서 상기 컨트롤 게이트 측면으로 더 연장된 제3 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조방법.
  13. 제 12항에 있어서,
    상기 제3 컨트롤 게이트 상에 형성된 컨택 플러그를 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조방법.

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