KR20140090420A - 반도체 메모리 소자의 제조방법 - Google Patents

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Abstract

본 기술은 기판 상에 제1 간격으로 이격된 워드 라인들과, 상기 제1 간격보다 넓은 제2 간격으로 이격된 셀렉트 라인들을 형성하는 단계; 상기 워드 라인들 및 상기 셀렉트 라인들이 형성된 전체 구조 상에 형성되며, 상기 워드 라인들 각각의 상부 모서리에 형성된 돌출부를 포함하는 제1 절연막을 형성하는 단계; 및 상기 돌출부에 의해 상기 워드 라인들 사이의 기판 및 상기 워드 라인들 하부의 기판이 차단될 수 있도록 기울어진 각도로 상기 셀렉트 라인들 하부의 상기 기판 내부에 문턱 전압 조절용 불순물을 주입하는 단계를 포함한다.

Description

반도체 메모리 소자의 제조방법{Manufacturing method of a semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 낸드 플래시 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자는 고집적화에 유리한 구조로 개발되고 있다. 고집적화에 유리한 구조를 가지는 반도체 메모리 소자의 예로서 낸드 플래시 메모리 소자가 있다. 낸드 플래시 메모리 소자는 공통 소스 라인에 병렬로 연결된 다수의 셀 스트링을 포함한다. 셀 스트링 각각은 다수의 메모리 셀 트랜지스터들을 포함한다. 낸드 플래시 메모리 소자는 셀 스트링을 선택하기 위해서 셀 스트링에 연결된 셀렉트 트랜지스터를 더 포함한다.
상술한 셀렉트 트랜지스터는 메모리 셀 트랜지스터들과 다른 문턱 전압을 가진다. 이에 따라, 셀렉트 트랜지스터의 문턱 전압을 조절하기 위하여 셀렉트 트랜지스터의 문턱 전압 조절용 불순물을 셀렉트 트랜지스터 영역에 한하여 주입한다. 이 때, 마스크 공정이 추가되어 반도체 메모리 소자의 제조 공정이 복잡해지는 문제가 있다.
본 발명의 실시 예는 공정을 단순화할 수 있는 반도체 메모리 소자의 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법은 기판 상에 제1 간격으로 이격된 워드 라인들과, 상기 제1 간격보다 넓은 제2 간격으로 이격된 셀렉트 라인들을 형성하는 단계; 상기 워드 라인들 및 상기 셀렉트 라인들이 형성된 전체 구조 상에 형성되며, 상기 워드 라인들 각각의 상부 모서리에 형성된 돌출부를 포함하는 제1 절연막을 형성하는 단계; 및 상기 돌출부에 의해 상기 워드 라인들 사이의 기판 및 상기 워드 라인들 하부의 기판이 차단될 수 있도록 기울어진 각도로 상기 셀렉트 라인들 하부의 상기 기판 내부에 문턱 전압 조절용 불순물을 주입하는 단계를 포함할 수 있다.
상기 불순물을 주입하는 단계 이 후, 상기 워드 라인들 사이의 영역에 에어-갭이 정의되도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 셀렉트 라인들 각각의 측벽에 형성된 상기 제1 절연막의 두께는 상기 제1 절연막의 상기 돌출부 두께보다 얇게 형성된다.
본 기술은 워드 라인 상부 모서리에 형성되는 절연막의 돌출부를 마스크로 이용하여 셀렉트 라인 하부의 기판을 타겟으로 하여 불순물을 주입함으로써 별도의 마스크 공정을 추가하지 않고 셀렉트 트랜지스터의 문턱 전압을 조절할 수 있다. 이로써, 본 기술은 반도체 메모리 소자의 제조 공정을 단순화할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 서술하는 실시예에 한정되는 것은 아니다. 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 소자를 나타내는 평면도이다. 특히, 도 1은 셀렉트 트랜지스터들 및 메모리 셀 트랜지스터들이 형성된 셀 어레이 영역 위주로 도시한 것이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 소자는 제1 방향을 따라 연장되며 교대로 배치된 활성 영역들(A) 및 소자 분리 영역들(B)이 정의된 반도체 기판을 포함한다. 활성 영역들(A)은 소자 분리 영역들(B) 각각에 형성된 소자 분리 트렌치 및 소자 분리막에 의해 구획되는 영역이다.
본 발명의 실시 예에 따른 반도체 메모리 소자는 제1 방향에 교차되는 제2 방향을 따라 연장되며, 반도체 기판 상에 형성된 게이트 라인들(SSL, WL0 내지 WLn, DSL)을 더 포함한다. 게이트 라인들은 셀 스트링(ST)의 드레인 셀렉트 트랜지스터에 접속된 드레인 셀렉트 라인(DSL), 소스 셀렉트 트랜지스터에 접속된 소스 셀렉트 라인(SSL), 및 메모리 셀 트랜지스터들에 접속된 워드 라인들(WL0 내지 WLn)을 포함한다. 워드 라인들(WL0 내지 WLn)은 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 배치된다. 또한, 드레인 셀렉트 라인들(DSL) 끼리 서로 이웃하게 배치되며, 소스 셀렉트 라인들(SSL)끼리 서로 이웃하게 배치된다. 드레인 셀렉트 라인들(DSL) 사이의 간격(L1)과 소스 셀렉트 라인들(SSL) 사이의 간격(L2)은 워드 라인들(WL0 내지 WLn) 사이의 간격(L3)보다 넓게 형성된다.
게이트 라인들(SSL, WL0 내지 WLn, DSL) 사이의 활성 영역(A)은 불순물이 주입되는 접합 영역으로 정의된다. 여기서, 드레인 셀렉트 라인들(DSL) 사이의 접합 영역은 셀 스트링(ST)의 드레인 영역(105)으로 정의되고, 소스 셀렉트 라인들(SSL) 사이의 접합 영역은 셀 스트링(ST)의 소스 영역으로 정의되며, 그 외의 접합 영역은 셀 접합 영역으로 정의된다.
드레인 셀렉트 라인(DSL)과 활성 영역(A)의 교차부에 형성된 드레인 셀렉트 트랜지스터, 소스 셀렉트 라인(SSL)과 활성 영역(A)의 교차부에 형성된 소스 셀렉트 트랜지스터, 워드 라인(WL0 내지 WLn)과 활성 영역(A)의 교차부에 형성된 다수의 메모리 셀 트랜지스터들이 직렬로 연결되어 하나의 셀 스트링(ST)을 구성한다. 셀 스트링들(ST)은 드레인 콘택 플러그들(DCT1, DCT2)을 통해 그에 대응하는 비트 라인들(BL)에 접속된다. 또한, 셀 스트링들(ST)은 소스 콘택 영역(SCT)에 형성된 소스 콘택 라인을 통해 공통 소스 전압이 인가되는 금속 배선(미도시)에 공통으로 연결된다.
상기에서 드레인 콘택 플러그들(DCT1, DCT2)은 드레인 셀렉트 라인(DSL)의 연장 방향을 따라 드레인 영역들에 연결된다. 또한 인접한 드레인 콘택 플러그들(DCT1, DCT2)간 거리를 최대화하여 이들(DCT1, DCT2) 간 전기적 연결을 방지하기 위해 드레인 콘택 플러그들(DCT1, DCT2)은 지그재그(zigzag)로 배치된다. 즉, 드레인 콘택 플러그들(DCT1, DCT2)은 드레인 셀렉트 라인(DSL)의 연장 방향을 따라 2열로 배치된다. 제1 열의 드레인 콘택 플러그들(DCT1)은 서로 이웃한 드레인 셀렉트 라인들(DSL) 중 제2 드레인 셀렉트 라인(DSL_2)보다 제1 드레인 셀렉트 라인(DSL_1)에 더 인접하게 배치되고, 드레인 셀렉트 라인(DSL)의 연장 방향을 따라 배열된 드레인 영역들 중 홀수번째 드레인 영역들에 연결된다. 제2 열의 드레인 콘택 플러그들(DCT2)은 서로 이웃한 드레인 셀렉트 라인들(DSL) 중 제1 드레인 셀렉트 라인(DSL_1)보다 제2 드레인 셀렉트 라인(DSL_2)에 더 인접하게 배치되고, 드레인 셀렉트 라인(DSL)의 연장 방향을 따라 배열된 드레인 영역들 중 짝수번째 드레인 영역들에 연결된다.
소스 콘택 영역(SCT)은 소스 셀렉트 라인(SSL)과 평행한 방향으로 연장되어 소스 셀렉트 라인들(SSL) 사이의 소자 분리 영역들(B) 및 활성 영역들(A) 상부에 배치된다. 이러한 소스 콘택 영역(SCT)에 형성된 소스 콘택 라인은 소스 셀렉트 라인들(SSL) 사이의 다수의 활성 영역들(A)에 형성된 다수의 소스 영역들에 공통으로 접속된다.
워드 라인들(WL0 내지 WLn)과 활성 영역들(A)의 교차부에는 데이터를 저장하는 데이터 저장막이 더 형성된다. 데이터 저장막은 유전체막을 사이에 두고 워드 라인들(WL0 내지 WLn) 하부에 형성된다. 데이터 저장막은 셀렉트 라인들(SSL, DSL) 하부에 더 형성될 수 있다. 셀렉트 라인들(SSL, DSL) 하부의 데이터 저장막은 유전체막을 관통하는 콘택홀에 의해 셀렉트 라인들(SSL, DSL)과 전기적으로 연결될 수 있다. 게이트 라인들(SSL, WL0 내지 WLn, DSL) 하부에 적층되는 적층물의 단면 구조는 이하의 단면도들을 참조하여 보다 구체적으로 설명한다. 또한, 이하의 단면도들을 참조하여 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명한다. 이하의 단면도들은 활성 영역(A)을 따라 절취한 단면을 나타낸 것이다.
도 2a를 참조하면, 반도체 기판(101)의 상부에 게이트 라인들(SSL, WL0 내지 WLn, DSL)을 형성한다. 이 때, 워드 라인들(WL0 내지 WLn) 사이의 간격보다 소스 셀렉트 라인들(SSL) 사이의 간격과 드레인 셀렉트 라인들(DSL) 사이의 간격이 더 넓게 형성된다.
게이트 라인들(SSL, WL0 내지 WLn, DSL)을 형성하는 방법의 일례에 대해 보다 구체적으로 설명하면 다음과 같다.
먼저, 내부에 웰(미도시)이 형성된 반도체 기판(101) 상에 터널 절연막(103) 및 데이터 저장막(105)을 형성한다. 터널 절연막(103)은 반도체 기판(101)의 표면을 산화시켜 형성하거나, 산화막을 증착하여 형성할 수 있다. 터널 절연막(103)은 실리콘 산화막을 포함한다. 데이터 저장막(105)은 플로팅 게이트용 폴리 실리콘막으로 형성될 수 있다.
이어서, 소자 분리 영역(B)을 정의하는 소자 분리 마스크(미도시)를 데이터 저장막(105) 상에 형성한 후, 소자 분리 마스크를 식각 베리어로 하는 식각 공정으로 데이터 저장막(105) 및 터널 절연막(103)을 식각한다. 이로써, 반도체 기판(101)이 노출된다. 이 후, 소자 분리 마스크를 식각 베리어로 하는 식각 공정으로 반도체 기판(101)을 식각하여 트렌치들을 형성하고, 트렌치들 내부를 절연물로 채운다. 이 후, 절연물을 평탄화 공정으로 절연물의 표면을 평탄화한다. 이 때. 소자 분리 마스크가 제거되고, 데이터 저장막(105)이 평탄화 정지막으로 이용될 수 있다. 이어서, 절연물을 식각하여 절연물의 높이를 낮추어 소자 분리 영역(B)에 타겟으로 하는 높이의 소자 분리막을 형성한다. 여기서, 데이터 저장막(105)은 활성 영역(A) 상에 라인 형태로 패터닝되며, 소자 분리 영역(B)에 형성된 소자 분리막에 의해 분리된다.
소자 분리막 형성 후, 전체 구조 상에 유전체막(109)을 형성한다. 유전체막(109)은 산화막/질화막/산화막의 적층 구조로 형성되며, 산화막이나 질화막이 이들보다 높은 유전 상수값을 갖는 절연막으로 대체될 수 있다. 이어서, 셀렉트 라인들(DSL, SSL)이 형성될 영역의 유전체막(109)의 일부를 식각하여 콘택홀을 형성한다. 유전체막(109)에 형성되는 콘택홀은 데이터 저장막(105)을 노출시킨다.
이어서, 콘택홀이 형성된 유전체막(109) 상에 도전막(111)을 형성한다. 도전막(111)은 폴리 실리콘막으로 형성되거나, 폴리 실리콘막, 금속막, 금속 실리사이드막 중 적어도 어느 하나를 포함하는 다층막으로 형성될 수 있다.
이 후, 도전막(111) 상에 게이트 마스크(113)를 형성한다. 게이트 마스크(113)는 게이트 라인들(SSL, WL0 내지 WLn, DSL)이 형성될 영역을 정의하며, 활성 영역(A) 및 소자 분리 영역(B)에 교차되는 방향을 따라 라인 형태로 형성된다.
이어서, 게이트 마스크(113)를 식각 베리어로 하는 식각 공정으로 도전막(111)을 식각한다. 이로써, 게이트 마스크(113)의 형태에 따라 게이트 라인들(SSL, WL0 내지 WLn, DSL)이 패터닝된다. 이 후, 게이트 마스크(113)를 식각 베리어로 하는 식각 공정으로 유전체막(109) 및 데이터 저장막(105)을 식각한다. 그 결과, 데이터 저장막(105)은 게이트 라인들(SSL, WL0 내지 WLn, DSL)과 활성 영역(A)의 교차부에 잔류되며, 게이트 마스크(113)와 활성 영역(A)이 교차부 이외의 영역에서 제거된다. 또한, 워드 라인들(WL0 내지 WLn) 하부의 데이트 저장막(105)은 유전체막(109)을 사이에 두고 워드 라인들(WL0 내지 WLn) 하부에 배치되어 데이터 저장소로서 이용될 수 있다. 이에 비해, 셀렉트 라인들(SSL, DSL) 하부의 데이터 저장막(105)은 셀렉트 라인들(SSL, DSL)과 전기적으로 연결되어 데이터 저장소로서 이용되지 않는다.
게이트 라인들(SSL, WL0 내지 WLn, DSL) 형성 후, 게이트 라인들(SSL, WL0 내지 WLn, DSL)에 의해 반도체 기판(101) 내에 불순물을 주입하여 소스 영역(117S), 셀 접합 영역들(117C), 및 드레인 영역(117D)을 형성할 수 있다.
도 2b를 참조하면, 게이트 라인들(SSL, WL0 내지 WLn, DSL)이 형성된 전체 구조 상에 제1 절연막(121)을 형성한다. 제1 절연막(121)은 USG(Undoped silicate Glass) 산화막 등과 같이 스텝 커버리지(step-coverage) 특성이 좋지 않은 절연물 또는 PVD(Physical Vapor Deposion) 방식 등과 같이 스텝 커버리지 특성이 좋지 않은 증착 방식을 이용하여 형성한다. 이에 따라, 제1 절연막(121)은 게이트 라인들(SSL, WL0 내지 WLn, DSL) 상부 모서리에 형성된 돌출부(P)를 포함한다.
게이트 라인들(SSL, WL0 내지 WLn, DSL)의 측벽에 형성된 제1 절연막(121)의 두께(D1) 및 소스 셀렉트 라인들(SSL) 사이 또는 드레인 셀렉트 라인들(DSL) 사이의 반도체 기판(101) 표면 상에 형성된 제1 절연막(121)의 두께(D2)는 돌출부(P)의 두께(D3)보다 얇게 형성된다. 이에 따라, 후속 불순물 주입 공정에서 돌출부(P)는 마스크 역할을 할 수 있고, 돌출부(P)를 제외한 나머지 영역의 제1 절연막(121)을 투과하여 타겟으로 하는 깊이로 불순물이 주입될 수 있다. 본 발명의 제1 실시 예에서 돌출부(P)는 워드 라인들(WL0 내지 WLn) 사이의 영역을 개구시키도록 워드 라인들(WL0 내지 WLn) 사이의 영역에서 이격되어 형성될 수 있다.
상기에서 제1 절연막(121)은 1회의 증착 공정을 실시하거나 2회 이상의 증착 공정을 반복하여 타겟으로 하는 두께로 형성될 수 있다.
이어서, 돌출부(P)에 의해 워드 라인들(WL0 내지 WLn) 사이의 반도체 기판(101) 및 워드 라인들(WL0 내지 WLn) 하부의 반도체 기판(101)이 차단될 수 있도록 기울어진 각도로 셀렉트 트랜지스터의 문턱 전압 조절용 불순물을 주입한다. 이 때, 소스 셀렉트 라인들(SSL) 사이의 간격과 드레인 셀렉트 라인들(DSL) 사이의 간격은 워드 라인들(WL0 내지 WLn) 사이의 간격보다 넓게 형성되었으므로 불순물 주입 각도는 셀렉트 라인들(DSL, SSL) 하부의 반도체 기판(101) 내에 불순물이 주입될 수 있도록 제어될 수 있다. 불순물 주입 에너지는 셀렉트 라인들(DSL, SSL) 하부의 반도체 기판(101) 내에 타겟으로 하는 깊이로 불순물이 주입되되, 돌출부(P)를 투과하지 않을 정도로 제어될 수 있다. 불순물 주입 시, 불순물 종류 및 불순물 주입량은 반도체 메모리 소자의 설계에 따라 다양하게 변경될 수 있다.
셀렉트 트랜지스터의 문턱 전압 조절용 불순물이 주입된 영역은 셀렉트 트랜지스터의 채널영역(123)으로 정의될 수 있다.
도 2c를 참조하면, 돌출부(P)에 의해 개구된 워드 라인들(WL0 내지 WLn) 사이의 영역에 에어-갭(127)이 정의되도록 제2 절연막(125)을 형성한다. 제2 절연막(125)은 1회의 증착 공정을 실시하거나 2회 이상의 증착 공정을 반복하여 타겟으로 하는 두께로 형성될 수 있다.
상술한 바와 같이 본 발명의 제1 실시 예에서는 제1 절연막(121)의 돌출부(P)를 마스크로 셀렉트 트랜지스터 문턱 전압 조절용 불순물을 주입하므로 별도의 불순물 주입 마스크를 형성하지 않아도 된다. 이에 따라, 본 발명의 제1 실시 예에서는 불순물 주입 마스크를 별도로 형성하기 위해 수반되어야 하는 포토리소그래피 공정, 포토레지스트 패턴 스트립 공정 및 세정 공정을 실시하지 않아도 되므로 반도체 메모리 소자의 제조 공정을 단순화할 수 있다. 또한 본 발명의 제1 실시 예에서는 불순물 주입 마스크를 별도로 형성하는 과정에서 발생할 수 있는 폴리머로 인해 반도체 메모리 소자의 동작 특성이 열화되는 현상을 방지할 수 있다.
또한, 본 발명의 제1 실시 예에서는 에어-갭(127)에 의해 워드 라인들(WL0 내지 WLn)간 간섭 현상을 줄여서 반도체 메모리 소자의 동작 특성을 향상시킬 수 있다.
도 2b에서 상술한 바와는 다르게, 본 발명의 제2 실시 예에서는 도 2a에서 상술한 공정 진행 후, 도 3에 도시된 바와 같이 워드 라인들(WL0 내지 WLn) 사이에서 서로 이웃한 제1 절연막(221)의 돌출부들끼리 서로 연결되도록 제1 절연막(221)을 형성할 수 있다. 이 경우, 제1 절연막(221)에 의해 워드 라인들(WL0 내지 WLn) 사이에 에어-갭(227)이 정의될 수 있다.
본 발명의 제2 실시 예에 따른 제1 절연막(221)의 두께는 돌출부들끼리 연결된 영역에서보다 게이트 라인들(SSL, WL0 내지 WLn, DSL)의 측벽 상부와 소스 셀렉트 라인들(SSL) 사이 또는 드레인 셀렉트 라인들(DSL) 사이의 반도체 기판(101) 표면 상에서 더 얇게 형성된다.
이어서, 제1 절연막(221)의 돌출부들끼리 연결된 영역이 마스크 역할을 할 수 있도록 기울어진 각도로 셀렉트 트랜지스터의 문턱 전압 조절용 불순물을 주입한다. 이 때, 소스 셀렉트 라인들(SSL) 사이의 간격과 드레인 셀렉트 라인들(DSL) 사이의 간격은 워드 라인들(WL0 내지 WLn) 사이의 간격보다 넓게 형성되었으므로 불순물 주입 각도는 셀렉트 라인들(DSL, SSL) 하부의 반도체 기판(101) 내에 불순물이 주입될 수 있도록 제어될 수 있다. 불순물 주입 에너지는 셀렉트 라인들(DSL, SSL) 하부의 반도체 기판(101) 내에 타겟으로 하는 깊이로 불순물이 주입될 수 있도록 제어된다. 불순물 주입 시, 불순물 종류 및 불순물 주입량은 반도체 메모리 소자의 설계에 따라 다양하게 변경될 수 있다.
셀렉트 트랜지스터의 문턱 전압 조절용 불순물이 주입된 영역은 셀렉트 트랜지스터의 채널영역(223)으로 정의될 수 있다.
본 발명의 제2 실시 예 또한, 본 발명의 제1 실시 예에서와 마찬가지로 셀렉트 트랜지스터의 문턱 전압 조절용 불순물을 주입하는 과정에서 별도의 마스크를 형성하지 않고, 워드 라인들(WL0 내지 WLn) 사이에 에어-갭(227)을 형성하으므로 제1 실시 예에서와 동일한 효과를 가질 수 있다.
도 2a 내지 도 3에서 상술한 공정 진행 후, 공지된 후속 공정을 진행한다. 예를 들어, 도 1에 도시된 드레인 콘택 플러그들(DCT1, DCT2), 소스 콘택 라인(SCT), 및 비트 라인들(BL)을 형성하기 위한 후속 공정을 진행한다.
101: 반도체 기판 SSL, DSL: 셀렉트 라인
WL0 내지 WLn: 워드 라인 123: 채널 영역
121, 221, 125: 절연막 127, 227: 에어-갭

Claims (5)

  1. 기판 상에 제1 간격으로 이격된 워드 라인들과, 상기 제1 간격보다 넓은 제2 간격으로 이격된 셀렉트 라인들을 형성하는 단계;
    상기 워드 라인들 및 상기 셀렉트 라인들이 형성된 전체 구조 상에 형성되며, 상기 워드 라인들 각각의 상부 모서리에 형성된 돌출부를 포함하는 제1 절연막을 형성하는 단계; 및
    상기 돌출부에 의해 상기 워드 라인들 사이의 기판 및 상기 워드 라인들 하부의 기판이 차단될 수 있도록 기울어진 각도로 상기 셀렉트 라인들 하부의 상기 기판 내부에 문턱 전압 조절용 불순물을 주입하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 불순물을 주입하는 단계 이 후,
    상기 워드 라인들 사이의 영역에 에어-갭이 정의되도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 셀렉트 라인들 각각의 측벽에 형성된 상기 제1 절연막의 두께는
    상기 제1 절연막의 상기 돌출부 두께보다 얇게 형성되는 반도체 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 돌출부는 상기 워드 라인들 사이의 영역을 개구시키도록 형성되는 반도체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 워드 라인들 사이의 공간에서 서로 이웃한 상기 돌출부는 상기 워드 라인들 사이의 공간에 에어-갭이 정의되도록 연결되어 형성되는 반도체 메모리 소자의 제조방법.
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