JP2008047863A - 不揮発性メモリのウェルピックアップ構造を製造する方法 - Google Patents

Abstract

【課題】 不揮発性メモリのウェルピックアップ構造を製造する方法を提供する。
【解決手段】 第1の導電型のウェル、デバイス分離構造及びダミーメモリ列を備える基板を提供する。ダミーメモリ列の各々は、第２の導電型のソース領域及び第２の導電型のドレイン領域を備える。基板の上に、開口を有する第１の層間絶縁層が形成され、その開口は、２つの隣接する第２の導電型のドレイン領域と、２つの隣接する第２の導電型のドレイン領域の間のデバイス分離構造とを露出させる。開口によって露出されたデバイス分離構造の一部が除去された後、開口によって露出された基板に第1の導電型のウェル延長ドープ領域が形成される。開口に、ウェルピックアップ導電層が形成される。基板の上に、ウェルピックアップ導電層を電気的に接続するダミービット線が形成される。
【選択図】 図２Ｄ

Description

本発明は、半導体デバイスを製造する方法に関し、特に、不揮発性メモリのウェルピックアップ構造を製造する方法に関する。

不揮発性メモリは、パーソナルコンピュータシステム及び電子機器の内部で広く使用されてきているタイプのメモリである。不揮発性メモリは、何回でもデータを格納し、データを読み出し、又はデータを消去することができ、デバイスに対する電源が遮断された後であってもあらゆる格納されたデータが保持される。

一般に、不揮発性メモリセルは、ドープポリシリコンから作製される浮遊ゲート及び制御ゲートを含む積層ゲートから構成される。浮遊ゲートは、制御ゲートと基板との間に、いかなる回路とも電気的に接続されない浮遊状態で配置される。制御ゲートは、ワード線に電気的に接続される。さらに、基板と浮遊ゲートとの間にトンネル酸化物層が配置され、浮遊ゲートと制御ゲートとの間にゲート間誘電体層が位置する。

一方、製造業で使用されることが多いフラッシュメモリアレイには、ＮＯＲ（Ｎｏｔ−ＯＲ）タイプのアレイとＮＡＮＤ（Ｎｏｔ−ＡＮＤ）タイプのアレイとがある。ＮＡＮＤタイプのアレイの不揮発性メモリ構造では、ＮＯＲタイプのアレイの不揮発性メモリに比較して優れた集積密度及び面積利用を提供するように、さまざまなメモリセルが直列に接続されており、それは、さまざまな電子製品において広く使用されてきている。

従来のＮＡＮＤタイプ不揮発性メモリでは、基板にセルウェルが配置される。セルウェルの抵抗が高いため、デバイスのチャネル領域は導電性が低く、そのため、デバイスの動作速度及びデバイスの性能が影響を受ける。したがって、従来のＮＡＮＤタイプの不揮発性メモリでは、ウェルの抵抗を低下させるために、通常、十分なウェルピックアップ構造が形成される。たとえば、ＮＡＮＤ不揮発性メモリの読出し動作が行われる時、ウェルピックアップ構造は、メモリ閾値電圧分布が広くならないように、セルウェルを微細基底状態で維持することができる。ＮＡＮＤタイプの不揮発性メモリに対する消去動作が行われる時、ウェルピックアップ構造を使用して、消去速度を上昇させるように、セルウェルを消去電圧（約２０Ｖ）まで急速に充電することができる。

現在、ウェルピックアップ構造を形成する２つの方法がある。１つの方法は、活性領域を画定するとき、メモリアレイの活性領域の延在方向に沿った一部の領域が、ウェルピックアップ構造のための領域であるように維持することである。このウェルピックアップ構造がメモリアレイに位置するため、ワード線の一部の領域が占有される。さらに、ウェルピックアップ構造の領域の幅はワード線の幅とは異なる。活性領域を画定するとき、光近接効果により線の幅は均一でない。ワード線、ビット線プラグ及びビット線を形成するマスクは、正確に調整されるべきであり、そのためプロセスウィンドウが縮小される。他の方法は、２つのメモリアレイの間のビット線に沿った一部の領域が、ウェルピックアップ構造のための領域であるように維持される、というものである。同様に、このウェルピックアップ構造もまた、ビット線の一部の領域を占有し、光近接効果により線の幅は均一でなく、そのためプロセスウィンドウが縮小される。

本発明の１つの目的は、デバイス集積密度を上昇させるために、ワード線又はビット線の面積を占有しないことが可能な不揮発性メモリのウェルピックアップ構造を製造する方法を提供することである。

本発明の別の目的は、不揮発性メモリのウェルピックアップ構造を製造する方法であって、単純であり、光近接効果により線の幅が不均一になる問題を回避することができ、それにより正確なマスクを製造するコストを削減することができ、プロセスウィンドウが拡大される、方法を提供することである。

本発明は、以下のステップを含む、不揮発性メモリのウェルピックアップ構造を製造する方法を提供する。第1の導電型のウェルを有する基板が提供される。基板に複数のデバイス分離構造が形成され、基板の上に複数のダミーメモリ列が形成される。ダミーメモリ列の各々は第２の導電型のソース領域及び第２の導電型のドレイン領域を備える。基板の上に第１の層間絶縁層を形成した後に、この第１の層間絶縁層に開口が形成される。開口は、ダミーメモリ列の第２の導電型のドレイン領域と、第２の導電型のソース領域間のデバイス分離構造とを露出させる。開口によって露出されたデバイス分離構造の一部が除去され、その後、開口によって露出された基板に第1の導電型のウェル延長ドープ領域が形成される。開口にウェルピックアップ導電層が形成され、ウェルピックアップ導電層は、第1の導電型のウェル延長ドープ領域を通って第1の導電型のウェルに電気的に接続される。その後、及び基板の上に複数のダミービット線が形成され、このダミービット線はウェルピックアップ導電層に電気的に接続される。

本発明の一実施の形態によれば、ウェルピックアップ導電層は、基板の上に第１の導電材料層を形成し、それにより開口を充填し、その後第１の層間絶縁層の上の第１の導電材料層を除去し、それにより開口にウェルピックアップ導電層を形成することによって形成される。

本発明の一実施の形態によれば、第１の導電材料層の材料は、タングステン、銅又はアルミニウムを含む。

本発明の一実施の形態によれば、第１の層間絶縁層の上の第１の導電材料層は、化学機械研磨プロセスによって除去される。

本発明の一実施の形態によれば、方法は、層間絶縁層に開口を形成した後、且つ開口にウェルピックアップ導電層を形成する前に、接着層／障壁層を形成することをさらに含む。

本発明の一実施の形態によれば、接着層／障壁層の材料は、タンタル、窒化タンタル、チタン、窒化チタン及びそれらの組合せから構成されるグループから選択される。

本発明の一実施の形態によれば、方法は、第1の導電型のウェル延長ドープ領域を形成した後、急速熱アニーリングプロセスを実施することをさらに含む。

本発明の一実施の形態によれば、方法は、ダミービット線とウェルピックアップ導電層とを電気的に接続するために基板の上に複数のプラグを形成することをさらに含む。

本発明の一実施の形態によれば、プラグは、基板の上に第２の層間絶縁層を形成すること、第２の層間絶縁層及び第１の層間絶縁層をパターニングすることであって、それによりウェルピックアップ導電層を露出させる複数のプラグ開口を形成する、パターニングすること、第２の層間絶縁層の上に第２の導電材料層を形成することであって、それによりプラグ開口を充填する、第２の導電材料層を形成すること、及び第２の層間絶縁層の上の第２の導電材料層の一部を除去することによって形成される。

本発明の一実施の形態によれば、第２の導電材料層の材料は、タングステン、銅、アルミニウム又はドープポリシリコンを含む。

本発明の一実施の形態によれば、第１の層間絶縁層の開口は、第１の層間絶縁層の上にパターニングされたマスク層を形成すること、マスク層をマスクとして使用することにより第１の層間絶縁層の一部を除去することであって、それにより開口を形成する、第１の層間絶縁層の一部を除去すること、及びマスク層を除去することによって形成される。

本発明は、以下のステップを含む、不揮発性メモリのウェルピックアップ構造を製造する方法を提供する。第1の導電型のウェルを有する基板が提供される。次に、この基板に複数のデバイス分離構造が形成され、このデバイス分離構造は第１の方向に向かって延在する。基板の上に複数のメモリ列が形成される。メモリ列の各々は、第２の導電型のソース領域及び第２の導電型のドレイン領域を備える。その後、基板の上に第１の層間絶縁層が形成され、この第１の層間絶縁層に開口及びトレンチが形成される。開口は、メモリ列の２つの隣接する第２の導電型のドレイン領域と２つの隣接する第２の導電型のドレイン領域間のデバイス分離構造とを露出させる。トレンチは、第２の方向に向かって延在するとともに第２の導電型のソース領域を露出させ、第２の方向は第１の方向と交差（interlace）する。開口によって露出されたデバイス分離構造の一部が除去され、その後開口によって露出された基板に第1の導電型のウェル延長ドープ領域が形成される。開口にウェルピックアップ導電層が形成されるとともに、トレンチにソース線が形成される。ウェルピックアップ導電層は、第1の導電型のウェル延長ドープ領域を通って第1の導電型のウェルに電気的に接続される。その後、基板の上に複数のビット線及び複数のダミービット線が形成され、ビット線は第２の導電型のソース領域に電気的に接続され、ダミービット線はウェルピックアップ導電層及びソース線にそれぞれ電気的に接続され、ウェルピックアップ導電層とソース線との間のダミービット線は開放している。

本発明の一実施の形態によれば、ウェルピックアップ導電層及びソース線は、基板の上に第１の導電材料層を形成することであって、それにより開口及びトレンチを充填する、第１の導電材料層を形成すること、及び第１の層間絶縁層の上の第１の導電材料層を除去することであって、それにより開口にウェルピックアップ導電層を形成するとともにトレンチにソース線を形成することによって形成される。

本発明の一実施の形態によれば、第１の層間絶縁層の上の第１の導電材料層は、化学機械研磨プロセスによって除去される。

本発明の一実施の形態によれば、第１の導電材料層の材料は、タングステン、銅又はアルミニウムを含む。

本発明の一実施の形態によれば、方法は、トレンチを覆うマスク層を形成するとともに、開口のデバイス分離構造の一部を除去する前に第１の層間絶縁層の上の開口を露出させること、及び基板に第1の導電型のウェル延長ドープ領域を形成した後にマスク層を除去することをさらに含む。

本発明の一実施の形態によれば、方法は、第1の導電型のウェル延長ドープ領域を形成した後に急速熱アニーリングプロセスを実施することをさらに含む。

本発明の一実施の形態によれば、方法は、ビット線と第２の導電型のドレイン領域とを電気的に接続する複数の第１のプラグと、ダミービット線とウェルピックアップ導電層とを電気的に接続する複数の第２のプラグと、ダミービット線とソース線とを電気的に接続する複数の第３のプラグとを形成することをさらに含む。

本発明の一実施の形態によれば、第１のプラグ、第２のプラグ及び第３のプラグは、基板の上に第２の層間絶縁層を形成すること、第２の層間絶縁層及び第１の層間絶縁層をパターニングすることであって、それにより、第２の導電型のドレイン領域を露出させる複数の第１のプラグ開口と、ウェルピックアップ導電層を露出させる複数の第２のプラグ開口と、ソース線を露出させる複数の第３のプラグ開口とを形成する、パターニングすること、第２の層間絶縁層の上に第２の導電材料層を形成することであって、それにより第１のプラグ開口、第２のプラグ開口及び第３のプラグ開口を充填する、第２の導電材料層を形成すること、及び第２の層間絶縁層の上の第２の導電材料層の一部を除去することによって形成される。

本発明の一実施の形態によれば、ビット線及びダミービット線は、第２の層間絶縁層の上に第３の導電材料層を形成すること、及び第３の導電材料層をパターニングすることであって、それによりビット線及びダミービット線を形成し、第２のプラグに形成されるダミービット線と第３のプラグに形成されるダミービット線とは開放している、パターニングすることによって形成される。

本発明では、第1の導電型のウェル延長ドープ領域は、メモリアレイの２つの隣接する第２の導電型のドレイン領域の間に第1の導電型のウェルの延長であるように形成される。そして、第1の導電型のウェル延長ドープ領域は、ウェルピックアップ導電層及びウェルピックアッププラグを通してビット線に電気的に接続される。したがって、第1の導電型のウェルの抵抗を低減することができ、それによりチャネル領域の電気伝導率が上昇する。その結果、デバイス動作速度が上昇し、デバイス性能が向上する。

さらに、ウェルピックアップ構造及びソース線プラグが同じ２つのメモリ列に位置するため、ウェルピックアップ構造は、メモリアレイの面積又はワード線及びビット線のための領域を付加的に占有することはなく、線の幅が不均一であるという問題が存在しない。このため、光近接効果を回避することができ、プロセスウィンドウが拡大される。近接効果を回避することができ、プロセスウィンドウを拡大することができる。

さらに、ウェルピックアップ構造及びソース線プラグは同時に形成され、そのため、プロセスが簡略化し、プロセスウィンドウをさらに拡大することができる。

本発明の上述した、及びそれ以外の目的、特徴及び利点が理解されるために、図面を添付した好ましい実施形態を以下詳細に説明する。

添付図面は、本発明がさらに理解されるように含まれており、本明細書に組み込まれるとともにその一部を構成する。図面は、本発明の実施形態を例示し、記述とともに本発明の原理を説明する役割を果たす。

ここで、本発明の現在の好ましい実施形態を詳細に参照する。その例を添付図面に示す。可能な場合はいつでも、図面及び説明において同じか又は同様の部分を参照するために同じ参照符号を使用する。

図１Ａ〜図１Ｆは、本発明の一実施形態による不揮発性メモリのウェルピックアップ構造を製造するプロセスを示す平面図である。図２Ａ〜図２Ｆは、図１Ａ〜図１Ｆの線Ａ−Ａ'に沿った断面図である。図３Ａ〜図３Ｆは、図１Ａ〜図１Ｆの線Ｂ−Ｂ'に沿った断面図である。図４Ａ〜図４Ｆは、図１Ａ〜図１Ｆの線Ｃ−Ｃ'に沿った断面図である。

図１Ａ、図２Ａ、図３Ａ及び図４Ａに示すように、シリコン基板等の基板１００が提供される。基板１００は第1の導電型のウェル１０２を有する。そして、複数のデバイス分離構造１０４が、隣接するデバイス分離構造１０４間に活性領域１０６を画定するように基板１００に形成される。デバイス分離構造１０４は、たとえば、浅いトレンチ分離（shallow trench isolation）構造か又はフィールド酸化層である。浅いトレンチ分離構造又はフィールド酸化層を、任意の既知の方法によって形成することができる。デバイス分離構造１０４は、Ｘ方向（列方向）に沿って並列に配置される。

基板１００上には複数のメモリ列１０８が形成される。メモリ列１０８の各々は、たとえば、２つの選択トランジスタ１１０ａ、１１０ｂと、複数のメモリセル１１２と、第２の導電型のドレイン領域１１４と、第２の導電型のソース領域１１６とを備える。複数のメモリセル１１２は、第２の導電型のソース領域１１６と第２の導電型のドレイン領域１１４との間に直列に接続される。選択トランジスタ１１０ｂは、メモリセル１１２と第２の導電型のソース領域１１６との間に形成され、選択トランジスタ１１０ａは、メモリセル１１２と第２の導電型のドレイン領域１１４との間に形成される。メモリセル１１２のうちの隣接する２つは、それらの間のドープ領域１１８を介して互いに接続され、メモリセル１１２及び選択トランジスタ１１０ａは、それらの間のドープ領域１１８を通して互いに接続され、メモリセル１１２及び選択トランジスタ１１０ｂもまた、それらの間のドープ領域１１８を通して互いに接続される。

メモリセル１１２の各々は、基板１００上に、トンネル誘電体層１２０ａ、浮遊ゲート１２０ｂ、ゲート間誘電体層１２０ｃ及び制御ゲート１２０ｄを備える。Ｙ方向（行方向）では、各行のメモリセル１１２の制御ゲート１２０ｄは、１つのワード線１２２に接続され、ワード線１２２は、Ｙ方向（行方向）に沿って並列に配置される。

選択トランジスタ１１０ａ、１１０ｂは、それぞれ、基板１００上に選択ゲート誘電体層１２４ａ及び選択ゲート１２０ｂを備える。Ｙ方向（行方向）において、各行における選択トランジスタ１１０ａ、１１０ｂの選択制御ゲート１２４ｄは、１つの選択ゲート線１２６に接続され、選択ゲート線１２６は、Ｙ方向（行方向）に沿って並列に配置される。メモリ列１０８を、任意の既知の方法によって形成することができ、そのため本明細書では説明しない。メモリ列１０８では、メモリ列１０８のうちの少なくとも２つの上にソース線プラグ及びウェルピックアップ構造が形成され、この２つのメモリ列１０８はデータを格納するためには使用されない。このため、これら２つのメモリ列１０８は、以下の説明におけるいわゆるダミーメモリ列１０８ａである。

図１Ｂ、図２Ｂ、図３Ｂ及び図４Ｂを参照すると、基板１００の上に層間絶縁層１２８が形成されている。層間絶縁層１２８の材料は、たとえば酸化シリコン、リンケイ酸塩ガラス、ホウ素リンケイ酸塩ガラス又は他の適当な誘電体材料であり、層間絶縁層１２８は、たとえば化学気相成長によって形成される。次に、層間絶縁層１２８の上にマスク層１３０が形成される。マスク層１３０の材料は、たとえば、窒化シリコン又は他の適当な材料であり、マスク層１３０はたとえば化学気相成長によって形成される。

そして、マスク層１３０の上に、パターニングフォトレジスト層（図示せず）が形成され、そのパターニングフォトレジスト層は、第２の導電型のドレイン領域１１４に対応するブロック領域と、ダミーメモリ列１０８ａの第２の導電型のソース領域１１６に対応するストリップ領域とを露出させる。パターニングフォトレジスト層は、たとえば、スピンオンコーティングによってフォトレジスト層を形成した後、フォトリソグラフィプロセスとともにパターニングプロセスを実施することによって形成される。その後、パターニングフォトレジスト層をマスクとして使用することによって、露出したマスク層１３０が除去されるが、この除去方法は、たとえばエッチングプロセスである。次に、パターニングフォトレジスト層が除去されるが、この除去方法は、たとえば、灰化プロセスによってフォトレジスト層の大部分を除去し、その後、洗浄プロセスによってフォトレジスト残留物を除去するというものである。次に、パターニングされたマスク層１３０をマスクとして使用することにより、露出した層間絶縁層１２８が除去され、開口１３２及びトレンチ１３４が形成される。露出した層間絶縁層１２８は、たとえばエッチングプロセスによって除去される。特に、開口１３２は、２つの隣接する第２の導電型のドレイン領域１１４と、これら２つの隣接する第２の導電型のドレイン領域１１４の間のデバイス分離構造１０４とを露出させる。さらに、トレンチ１３４は、Ｙ方向における第２の導電型のソース領域１１６のすべてを露出させる。第１の導電型はたとえばＰ型であり、第２の導電型はたとえばＮ型である。また、第１の導電型はＮ型であってもよく、第２の導電型はＰ型であってもよい。

図１Ｃ、図２Ｃ、図３Ｃ及び図４Ｃを参照する。マスク層１３０の上にマスク層１３６が形成され、このマスク層１３６は、トレンチ１３４全体を覆い、開口１３８を有する。開口１３８及び開口１３２は、ともに、第２の導電型のドレイン領域１１４を露出させる。マスク層１３６の材料は、たとえばフォトレジストであり、マスク層１３６は、たとえばスピンオンコーティングによってフォトレジスト層（図示せず）を形成した後、フォトリソグラフィプロセスによってフォトレジスト層をパターニングすることによって形成される。その後、開口１３８及び開口１３２によって露出されるデバイス分離構造１０４は、デバイス分離構造１０４ａを形成するように除去される。デバイス分離構造１０４ａの上面は、基板１００の表面より低い。開口１３２、１３８においてデバイス分離構造１０４の一部を除去する方法は、たとえば、マスク層１３６及びマスク層１３０をマスクとして使用したエッチングプロセスによるものである。

次に、開口１３８及び開口１３２によって露出された基板１００に、第1の導電型のウェル延長ドープ領域１４０が形成される。第1の導電型のウェル延長ドープ領域１４０は、たとえば、開口１３２、１３８によって露出される基板１００に第1の導電型のウェル延長ドープ領域１４０を形成するように、マスク層１３６及びマスク層１３０をマスクとして使用してイオン注入プロセスを実施することによって形成される。特に、デバイス分離構造１０４の一部が除去されたため、イオンを深く注入することができ、それにより、ドープ深さがより深く且つドープ面積がより広い第1の導電型のウェル延長ドープ領域１４０が形成される。

次に、図１Ｄ、図２Ｄ、図３Ｄ及び図４Ｄを参照すると、マスク層１３６が除去されてトレンチ１３４が露出されている。マスク層１３６は、たとえば、灰化プロセスを行ってフォトレジスト層の大部分を除去し、その後、洗浄プロセスによってフォトレジスト残留物を除去することによって除去される。一実施形態によれば、マスク層１３６を除去した後、急速熱アニーリングプロセスをさらに実施することにより、エッチングプロセスによって損傷された基板１００の露出面を修復する。

その後、開口１３２にウェルピックアップ導電層１４２が形成され、トレンチ１３４にソース線１４４が形成される。ウェルピックアップ導電層１４２は、第1の導電型のウェル延長ドープ領域１４０を通って第1の導電型のウェル１０２に電気的に接続される。ウェルピックアップ導電層１４２及びソース線１４４は、たとえば以下のステップによって形成される。開口１３２及びトレンチ１３４を充填するように基板１００の上に導電材料層が形成され、その後、マスク層１３０を研磨停止層として使用することにより化学機械研磨プロセスが実行されて、導電材料層の一部が除去される。一実施形態では、ウェルピックアップ導電層１４２は、たとえば、接着層／障壁層１４２ａ及び導電層１４２ｂから構成され、ソース線１４４は、たとえば、接着層／障壁層１４４ａ及び導電層１４４ｂから構成される。接着層／障壁層１４２ａ及び接着層／障壁層１４４ａは、スパイク効果を防止するために金属材料の接着又は金属材料のブロック拡散を向上させることができる。接着層／障壁層１４２ａ及び接着層／障壁層１４４ａは、たとえば、タンタル、窒化タンタル、チタン、窒化チタン及びそれらの組合せから作製され、物理気相成長又は化学気相成長によって形成される。導電層１４２ｂ及び導電層１４４ｂの材料は、たとえば、アルミニウム、タングステン又は銅であり、それらの形成方法は、物理気相成長又は化学気相成長である。

図１Ｅ、図２Ｅ、図３Ｅ及び図４Ｅを参照すると、マスク層１３０が除去されている。そして、層間絶縁層１２８上に層間絶縁層１４６が形成されている。層間絶縁層１４６及び層間絶縁層１２８は、プラグ開口１４８、１５０、１５２を形成するようにパターニングされる。プラグ開口１４８は、ウェルピックアップ導電層１４２の上に位置し、ウェルピックアップ導電層１４２を露出させ、プラグ開口１５０は、第２の導電型のドレイン領域１１４を露出させ、プラグ開口１５２はソース線１４４を露出させる。プラグ開口１４８及びプラグ開口１５２は、同じ２つの隣接するダミーメモリ列１０８ａの上に配置される。層間絶縁層１４６、１２８をパターニングする方法は、たとえばフォトリソグラフィプロセス及びエッチングプロセスである。

図１Ｆ、図２Ｆ、図３Ｆ及び図４Ｆを参照すると、プラグ開口１４８、１５０、１５２を充填するように、層間絶縁層１４６の上に導電材料層（図示せず）が形成される。導電材料層の材料は、たとえば、タングステン、銅、アルミニウム又はドープポリシリコンである。一実施形態では、ドープポリシリコンが導電材料層の材料として使用される場合、それは、化学気相成長によってポリシリコン材料を形成した後、イオン注入プロセスを実施するか又はインサイチュドーピングとともに化学気相成長プロセスを実施することによって形成される。別の実施形態では、導電材料層がタングステン、銅又はアルミニウムである場合、それを、物理気相成長又は化学気相成長によって形成することができる。また、接着層／障壁層（図示せず）を選択的に形成することができる。その後、化学機械研磨プロセスが行われることにより、層間絶縁層１４６の上の導電材料層が除去され、したがって、プラグ開口１４８にウェルピックアッププラグ１５４が形成され、プラグ開口１５０にビット線プラグ１５６が形成され、プラグ開口１５２にソース線プラグ１５８が形成される。ビット線プラグ１５６は、第２の導電型のドレイン領域１１４に電気的に接続され、ウェルピックアッププラグ１５４は、ウェルピックアップ導電層１４２に電気的に接続され、ソース線プラグ１５８は、ソース線１４４に電気的に接続される。特に、ソース線プラグ１５８及びウェルピックアッププラグ１５４は、同じ２つの隣接するメモリ列１０８ａの上に位置する。

次に、層間絶縁層１４６の上に導電材料層（図示せず）が形成される。導電材料層の材料は、たとえば、タングステン、銅、アルミニウム又はドープポリシリコンである。一実施形態では、ドープポリシリコンが導電材料層の材料として使用される場合、それは、化学気相成長によってポリシリコン材料を形成した後、イオン注入プロセスを実施するか又はインサイチュドーピングとともに化学気相成長プロセスを実施することによって形成される。別の実施形態では、導電材料層がタングステン、銅又はアルミニウムである場合、それを、物理気相成長又は化学気相成長によって形成することができる。また、接着層／障壁層（図示せず）を選択的に形成することができる。そして、複数のビット線１６２及びダミービット線１６０ａ、１６０ｂを形成するように、導電材料層がパターニングされる。ダミービット線１６０ａ、１６０ｂは、それぞれ、ウェルピックアッププラグ１５４及びソース線プラグ１５８の上に配置され、ウェルピックアッププラグ１５４とソース線プラグ１５８との間のダミービット線１６０ａ、１６０ｂは開放している（互いに電気的に接続されていない）。

第1の導電型のウェル延長ドープ領域１４０、ウェルピックアップ導電層１４２、ウェルピックアッププラグ１５４及びダミービット線１６０ａは、互いに電気的に接続されることによりウェルピックアップ構造を形成することが留意されるべきである。したがって、第1の導電型のウェル１０２のための電気的延長経路としてウェルピックアップ構造を使用することにより、チャネル領域の導電性を向上させるように第1の導電型のウェル１０２の抵抗を低減することができる。その結果、不揮発性メモリの動作速度を上昇させることができ、デバイス性能を向上させることができる。

従来のプロセスでは、各ソース線プラグ１５８は、２つのメモリ列（ダミーメモリ列１０８ａ）の空間を占有する。しかしながら、本発明では、ウェルピックアップ構造及びソース線プラグ１５８は同じ２つの隣接するメモリ列の上に位置する。したがって、ウェルピックアップ構造は、メモリアレイの面積又はワード線及びビット線のための領域を付加的に占有せず、線の幅が不均一である問題が存在しない。このため、光近接効果を回避することができ、プロセスウィンドウが拡大される。近接効果を回避することができ、プロセスウィンドウを拡大させることができる。さらに、本発明では、ウェルピックアップ構造の数は、ソース線プラグの数によって決まる。

さらに、本発明のウェルピックアップ構造を形成する方法に、ソース線プラグを形成する前にいくつかの簡単なプロセスが追加されることにより、ウェルピックアップ構造及びソース線プラグを同時に形成することができる。したがって、本発明のウェルピックアップ構造を形成する方法は単純であり、広いプロセスウィンドウを有する。

当業者には、本発明の範囲及び精神から逸脱することなく本発明の構造に対してさまざまな変更及び変形を行うことができる、ということが明らかとなろう。上述したことに鑑みて、本発明は、添付の特許請求の範囲及びそれらの均等物の範囲内にある本発明の変更及び変形を包含するように意図されている。

本発明の一実施形態による不揮発性メモリのウェルピックアップ構造を製造するプロセスを示す平面図である。 本発明の一実施形態による不揮発性メモリのウェルピックアップ構造を製造するプロセスを示す平面図である。 本発明の一実施形態による不揮発性メモリのウェルピックアップ構造を製造するプロセスを示す平面図である。 本発明の一実施形態による不揮発性メモリのウェルピックアップ構造を製造するプロセスを示す平面図である。 本発明の一実施形態による不揮発性メモリのウェルピックアップ構造を製造するプロセスを示す平面図である。 本発明の一実施形態による不揮発性メモリのウェルピックアップ構造を製造するプロセスを示す平面図である。 図１Ａの線Ａ−Ａ'に沿った断面図である。 図１Ｂの線Ａ−Ａ'に沿った断面図である。 図１Ｃの線Ａ−Ａ'に沿った断面図である。 図１Ｄの線Ａ−Ａ'に沿った断面図である。 図１Ｅの線Ａ−Ａ'に沿った断面図である。 図１Ｆの線Ａ−Ａ'に沿った断面図である。 図１Ａの線Ｂ−Ｂ'に沿った断面図である。 図１Ｂの線Ｂ−Ｂ'に沿った断面図である。 図１Ｃの線Ｂ−Ｂ'に沿った断面図である。 図１Ｄの線Ｂ−Ｂ'に沿った断面図である。 図１Ｅの線Ｂ−Ｂ'に沿った断面図である。 図１Ｆの線Ｂ−Ｂ'に沿った断面図である。 図１Ａの線Ｃ−Ｃ'に沿った断面図である。 図１Ｂの線Ｃ−Ｃ'に沿った断面図である。 図１Ｃの線Ｃ−Ｃ'に沿った断面図である。 図１Ｄの線Ｃ−Ｃ'に沿った断面図である。 図１Ｅの線Ｃ−Ｃ'に沿った断面図である。 図１Ｆの線Ｃ−Ｃ'に沿った断面図である。

Claims (20)

1. 不揮発性メモリのウェルピックアップ構造を製造する方法であって、
   第１の導電型のウェルを有する基板を提供すること、
   該基板に複数のデバイス分離構造を形成すること、
   前記基板の上に複数のダミーメモリ列を形成することであって、該ダミーメモリ列の各々は第２の導電型のソース領域及び第２の導電型のドレイン領域を備える、ダミーメモリ列を形成すること、
   前記基板の上に第１の層間絶縁層を形成すること、
   該第１の層間絶縁層に開口を形成することであって、該開口は、前記ダミーメモリ列の前記第２の導電型のドレイン領域と、該第２の導電型のドレイン領域間の前記デバイス分離構造とを露出させる、開口を形成すること、
   該開口によって露出された前記デバイス分離構造の一部を除去すること、
   前記開口によって露出された前記基板に第1の導電型のウェル延長ドープ領域を形成すること、
   前記開口にウェルピックアップ導電層を形成することであって、該ウェルピックアップ導電層は、前記第1の導電型のウェル延長ドープ領域を通って前記第1の導電型のウェルに電気的に接続される、ウェルピックアップ導電層を形成すること、及び
   前記基板の上に複数のダミービット線を形成することであって、該ダミービット線は前記ウェルピックアップ導電層に電気的に接続される、ダミービット線を形成すること
   を含む、不揮発性メモリのウェルピックアップ構造を製造する方法。
2. 前記ウェルピックアップ導電層を形成する前記ステップは、
   前記基板の上に第１の導電材料層を形成することであって、それにより前記開口を充填する、第１の導電材料層を形成すること、及び
   前記第１の層間絶縁層の上の前記第１の導電材料層を除去することであって、それにより前記開口に前記ウェルピックアップ導電層を形成する、第１の導電材料層を除去すること
   を含む、請求項１に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
3. 前記第１の導電材料層の材料は、タングステン、銅又はアルミニウムを含む、請求項２に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
4. 前記第１の層間絶縁層の上の前記第１の導電材料層を除去することは、化学機械研磨プロセスを実施することを含む、請求項２に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
5. 前記第１の層間絶縁層に前記開口を形成した後、且つ該開口に前記ウェルピックアップ導電層を形成する前に、接着層／障壁層を形成することをさらに含む、請求項２に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
6. 前記接着層／障壁層の材料は、タンタル、窒化タンタル、チタン、窒化チタン及びそれらの組合せから構成されるグループから選択される、請求項５に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
7. 前記第1の導電型のウェル延長ドープ領域を形成した後、急速熱アニーリングプロセスを実施することをさらに含む、請求項１に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
8. 前記ダミービット線と前記ウェルピックアップ導電層とを電気的に接続するために前記基板の上に複数のプラグを形成することをさらに含む、請求項１に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
9. 前記プラグを形成する前記ステップは、
   前記基板の上に第２の層間絶縁層を形成すること、
   前記第２の層間絶縁層及び前記第１の層間絶縁層をパターニングすることであって、それにより前記ウェルピックアップ導電層を露出させる複数のプラグ開口を形成する、パターニングすること、
   前記第２の層間絶縁層の上に第２の導電材料層を形成することであって、それにより前記プラグ開口を充填する、第２の導電材料層を形成すること、及び
   前記第２の層間絶縁層の上の前記第２の導電材料層の一部を除去すること
   を含む、請求項８に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
10. 前記第２の導電材料層の材料は、タングステン、銅、アルミニウム又はドープポリシリコンを含む、請求項９に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
11. 前記第１の層間絶縁層に前記開口を形成する前記ステップは、
    前記第１の層間絶縁層の上にパターニングされたマスク層を形成すること、
    前記マスク層をマスクとして使用することにより前記第１の層間絶縁層の一部を除去することであって、それにより前記開口を形成する、第１の層間絶縁層の一部を除去すること、及び
    前記マスク層を除去すること
    を含む、請求項１に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
12. 不揮発性メモリのウェルピックアップ構造を製造する方法であって、
    第1の導電型のウェルを有する基板を提供すること、
    該基板に複数のデバイス分離構造を形成することであって、該デバイス分離構造は第１の方向に向かって延在する、デバイス分離構造を形成すること、
    前記基板の上に複数のメモリ列を形成することであって、該メモリ列の各々は、第２の導電型のソース領域及び第２の導電型のドレイン領域を備える、メモリ列を形成すること、
    前記基板の上に第１の層間絶縁層を形成すること、
    前記第１の層間絶縁層に開口及びトレンチを形成することであって、該開口は、前記メモリ列の前記２つの隣接する第２の導電型のドレイン領域と該２つの隣接する第２の導電型のドレイン領域間の前記デバイス分離構造とを露出させ、前記トレンチは、第２の方向に向かって延在するとともに前記第２の導電型のソース領域を露出させ、前記第２の方向は前記第１の方向と交差する、開口及びトレンチを形成すること、
    前記開口によって露出された前記デバイス分離構造の一部を除去すること、
    前記開口によって露出された前記基板に第1の導電型のウェル延長ドープ領域を形成すること、
    前記開口にウェルピックアップ導電層を形成するとともに、前記トレンチにソース線を形成することであって、該ウェルピックアップ導電層は、前記第1の導電型のウェル延長ドープ領域を通って前記第1の導電型のウェルに電気的に接続される、ウェルピックアップ導電層及びソース線を形成すること、及び
    前記基板の上に複数のビット線及び複数のダミービット線を形成することであって、前記ビット線は前記第２の導電型のソース領域に電気的に接続され、前記ダミービット線は前記ウェルピックアップ導電層及び前記ソース線にそれぞれ電気的に接続され、前記ウェルピックアップ導電層と前記ソース線との間の前記ダミービット線は開放している、ビット線及びダミービット線を形成すること
    を含む、不揮発性メモリのウェルピックアップ構造を製造する方法。
13. 前記ウェルピックアップ導電層及び前記ソース線を形成する前記ステップは、
    前記基板の上に第１の導電材料層を形成することであって、それにより前記開口及び前記トレンチを充填する、第１の導電材料層を形成すること、及び
    前記第１の層間絶縁層の上の前記第１の導電材料層を除去することであって、それにより前記開口に前記ウェルピックアップ導電層を形成するとともに前記トレンチに前記ソース線を形成する、第１の導電材料層を除去すること
    を含む、請求項１２に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
14. 前記第１の層間絶縁層の上の前記第１の導電材料層を除去することは、化学機械研磨プロセスを実施することを含む、請求項１３に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
15. 前記第１の導電材料層の材料は、タングステン、銅又はアルミニウムを含む、請求項１４に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
16. 前記トレンチを覆うマスク層を形成するとともに、前記開口の前記デバイス分離構造の一部を除去する前に前記第１の層間絶縁層の上の前記開口を露出させること、及び
    前記基板に前記第1の導電型のウェル延長ドープ領域を形成した後に前記マスク層を除去すること
    をさらに含む、請求項１２に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
17. 前記第1の導電型のウェル延長ドープ領域を形成した後に急速熱アニーリングプロセスを実施することをさらに含む、請求項１２に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
18. 前記ビット線と前記第２の導電型のドレイン領域とを電気的に接続する複数の第１のプラグと、前記ダミービット線と前記ウェルピックアップ導電層とを電気的に接続する複数の第２のプラグと、前記ダミービット線と前記ソース線とを電気的に接続する複数の第３のプラグとを形成することをさらに含む、請求項１２に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
19. 前記第１のプラグ、第２のプラグ及び第３のプラグを形成する前記ステップは、
    前記基板の上に第２の層間絶縁層を形成すること、
    前記第２の層間絶縁層及び前記第１の層間絶縁層をパターニングすることであって、それにより前記第２の導電型のドレイン領域を露出させる複数の第１のプラグ開口と、前記ウェルピックアップ導電層を露出させる複数の第２のプラグ開口と、前記ソース線を露出させる複数の第３のプラグ開口とを形成する、パターニングすること、
    前記第２の層間絶縁層の上に第２の導電材料層を形成することであって、それにより前記第１のプラグ開口、第２のプラグ開口及び第３のプラグ開口を充填する、第２の導電材料層を形成すること、及び
    前記第２の層間絶縁層の上の前記第２の導電材料層の一部を除去すること
    を含む、請求項１８に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。
20. 前記ビット線及び前記ダミービット線を形成する前記ステップは、
    前記第２の層間絶縁層の上に第３の導電材料層を形成すること、及び
    前記第３の導電材料層をパターニングすることであって、それにより前記ビット線及び前記ダミービット線を形成し、前記第２のプラグに形成される前記ダミービット線と前記第３のプラグに形成される前記ダミービット線とは開放している、パターニングすること
    を含む、請求項１９に記載の不揮発性メモリのウェルピックアップ構造を製造する方法。

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