JP2002289791A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 136
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 238000000034 method Methods 0.000 title description 32
- 239000000758 substrate Substances 0.000 claims abstract description 139
- 239000000463 material Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 119
- 239000011229 interlayer Substances 0.000 claims description 101
- 125000006850 spacer group Chemical group 0.000 claims description 24
- 238000000227 grinding Methods 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 7
- 238000007667 floating Methods 0.000 claims description 3
- 239000012528 membrane Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 45
- 229910052710 silicon Inorganic materials 0.000 description 45
- 239000010703 silicon Substances 0.000 description 45
- 229910052581 Si3N4 Inorganic materials 0.000 description 39
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 39
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 38
- 229910052751 metal Inorganic materials 0.000 description 37
- 239000002184 metal Substances 0.000 description 37
- 229910052814 silicon oxide Inorganic materials 0.000 description 34
- 229910021417 amorphous silicon Inorganic materials 0.000 description 33
- 238000005468 ion implantation Methods 0.000 description 29
- 230000004888 barrier function Effects 0.000 description 28
- 150000002500 ions Chemical class 0.000 description 28
- 238000005516 engineering process Methods 0.000 description 27
- 230000001133 acceleration Effects 0.000 description 24
- 238000005530 etching Methods 0.000 description 19
- 230000004048 modification Effects 0.000 description 19
- 238000012986 modification Methods 0.000 description 19
- 238000005498 polishing Methods 0.000 description 18
- 239000010937 tungsten Substances 0.000 description 13
- 229910052721 tungsten Inorganic materials 0.000 description 13
- 239000012535 impurity Substances 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- 239000010941 cobalt Substances 0.000 description 11
- 229910017052 cobalt Inorganic materials 0.000 description 11
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 239000002344 surface layer Substances 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000001994 activation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 101000777456 Mus musculus Disintegrin and metalloproteinase domain-containing protein 15 Proteins 0.000 description 1
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000011268 mixed slurry Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- KUAZQDVKQLNFPE-UHFFFAOYSA-N thiram Chemical compound CN(C)C(=S)SSC(=S)N(C)C KUAZQDVKQLNFPE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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Abstract
(57)【要約】 （修正有）
【課題】 同一基板面内において、高さが異なる複数の
素子を形成する場合に、ＳＡＣ構造のプラグ電極の短絡
を防ぐ。 【解決手段】 主面内に第１の領域と第２の領域とが画
定された半導体基板と、第２の領域上に形成された第１
の下地膜と、第１の領域の一部の上に形成され、基板側
から順番に導電膜と絶縁膜とが積層された第１の積層構
造と、第１の下地膜の上に形成され、基板側から順番に
導電膜と絶縁膜とが積層された第２の積層構造であっ
て、第１の積層構造の絶縁膜と第２の積層構造の絶縁膜
とが同一材料で形成され、半導体基板の主面から第２の
積層構造の上面までの高さが、半導体基板の主面から第
１の積層構造の上面までの高さと等しいかまたはそれよ
りも低い第２の積層構造とを有する。
素子を形成する場合に、ＳＡＣ構造のプラグ電極の短絡
を防ぐ。 【解決手段】 主面内に第１の領域と第２の領域とが画
定された半導体基板と、第２の領域上に形成された第１
の下地膜と、第１の領域の一部の上に形成され、基板側
から順番に導電膜と絶縁膜とが積層された第１の積層構
造と、第１の下地膜の上に形成され、基板側から順番に
導電膜と絶縁膜とが積層された第２の積層構造であっ
て、第１の積層構造の絶縁膜と第２の積層構造の絶縁膜
とが同一材料で形成され、半導体基板の主面から第２の
積層構造の上面までの高さが、半導体基板の主面から第
１の積層構造の上面までの高さと等しいかまたはそれよ
りも低い第２の積層構造とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より詳細には、ＭＯＳＦＥＴを含
むＤＲＡＭメモリセルやＳＲＡＭメモリセルと、アナロ
グキャパシタやフラッシュメモリセル等の異なる素子を
同一基板上に混載させる半導体技術に関する。
その製造方法に関し、より詳細には、ＭＯＳＦＥＴを含
むＤＲＡＭメモリセルやＳＲＡＭメモリセルと、アナロ
グキャパシタやフラッシュメモリセル等の異なる素子を
同一基板上に混載させる半導体技術に関する。
【０００２】
【従来の技術】本明細書において、オフセット絶縁膜と
は、導電層上に形成され、平面視同一の形状を有した絶
縁膜（キャップ層）を意味する。導電層が多層の構造を
有していても良いし、オフセット絶縁膜を多層構造で形
成しても良い。また、本明細書において、積層構造又は
積層構造体という用語は、電極と、その上に形成された
オフセット絶縁膜のような絶縁膜と、の積層構造（体）
を含む構造体を意味する。素子領域とは、その領域中に
少なくとも１以上の活性領域を含む領域を意味する。半
導体基板の主面は２次元平面を形成しており、表面の凹
凸等はほとんど問題にならない。「高さ」とは、このよ
うな２次元平面から、その法線方向に測定した高さを意
味するものとする。
は、導電層上に形成され、平面視同一の形状を有した絶
縁膜（キャップ層）を意味する。導電層が多層の構造を
有していても良いし、オフセット絶縁膜を多層構造で形
成しても良い。また、本明細書において、積層構造又は
積層構造体という用語は、電極と、その上に形成された
オフセット絶縁膜のような絶縁膜と、の積層構造（体）
を含む構造体を意味する。素子領域とは、その領域中に
少なくとも１以上の活性領域を含む領域を意味する。半
導体基板の主面は２次元平面を形成しており、表面の凹
凸等はほとんど問題にならない。「高さ」とは、このよ
うな２次元平面から、その法線方向に測定した高さを意
味するものとする。
【０００３】半導体集積回路の大規模化に伴い、半導体
素子の微細化が求められている。より微細な寸法のゲー
ト電極、配線、又はコンタクトホールを有する半導体集
積回路を実現するために、従来からフォトリソグラフィ
ーにおける露光波長を短波長化して解像力を向上させて
きた。
素子の微細化が求められている。より微細な寸法のゲー
ト電極、配線、又はコンタクトホールを有する半導体集
積回路を実現するために、従来からフォトリソグラフィ
ーにおける露光波長を短波長化して解像力を向上させて
きた。
【０００４】最小解像寸法を縮小させる一方で、リソグ
ラフィー工程間の位置合わせマージンを小さくするため
のデバイス構造が検討されている。
ラフィー工程間の位置合わせマージンを小さくするため
のデバイス構造が検討されている。
【０００５】このようなデバイス構造としては、セルフ
アラインコンタクト（Ｓｅｌｆ−Ａｌｉｇｎ Ｃｏｎｔ
ａｃｔ：以下ＳＡＣと称する。）構造が知られている。
アラインコンタクト（Ｓｅｌｆ−Ａｌｉｇｎ Ｃｏｎｔ
ａｃｔ：以下ＳＡＣと称する。）構造が知られている。
【０００６】図２１は、ＳＡＣの概略構造を示す断面図
である。図２１に示すように、シリコン基板５００に素
子分離領域５０１が形成されている。素子分離領域５０
１の上、及びそこからある距離だけ離れたシリコン基板
５００上に、積層構造体Ｇ１が多数形成されている。積
層構造体Ｇ１は、ゲート絶縁膜５０３上に形成されてお
り、ゲート電極層５０５とバリアメタル層５０７とオフ
セット絶縁膜５１１との積層構造を有する。以後の説明
においては、ゲート電極層５０５とバリアメタル層５０
７とオフセット絶縁膜５１１とを含む積層を積層構造体
Ｇ１と称する。積層構造体Ｇ１の側壁にスペーサ膜（側
壁絶縁膜）５１５が形成されている。
である。図２１に示すように、シリコン基板５００に素
子分離領域５０１が形成されている。素子分離領域５０
１の上、及びそこからある距離だけ離れたシリコン基板
５００上に、積層構造体Ｇ１が多数形成されている。積
層構造体Ｇ１は、ゲート絶縁膜５０３上に形成されてお
り、ゲート電極層５０５とバリアメタル層５０７とオフ
セット絶縁膜５１１との積層構造を有する。以後の説明
においては、ゲート電極層５０５とバリアメタル層５０
７とオフセット絶縁膜５１１とを含む積層を積層構造体
Ｇ１と称する。積層構造体Ｇ１の側壁にスペーサ膜（側
壁絶縁膜）５１５が形成されている。
【０００７】相互に隣接する複数の積層構造体Ｇ１の間
には、それぞれの積層構造体Ｇ１の側壁に形成されたス
ペーサ膜５１５に挟まれるように、コンタクトホールが
形成されている。このコンタクトホール内に、ドーピン
グされた非結晶シリコンによるプラグ電極５２１が形成
されている。プラグ電極５２１の下面は、シリコン基板
５００の表面に接続されている。プラグ電極５２１は、
例えば積層構造体Ｇ１の上部に形成される上部構造とシ
リコン基板５００に形成される下部構造とを接続する。
には、それぞれの積層構造体Ｇ１の側壁に形成されたス
ペーサ膜５１５に挟まれるように、コンタクトホールが
形成されている。このコンタクトホール内に、ドーピン
グされた非結晶シリコンによるプラグ電極５２１が形成
されている。プラグ電極５２１の下面は、シリコン基板
５００の表面に接続されている。プラグ電極５２１は、
例えば積層構造体Ｇ１の上部に形成される上部構造とシ
リコン基板５００に形成される下部構造とを接続する。
【０００８】例えば化学機械研磨（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）
法を用いれば、プラグ電極５２１の上面を、オフセット
絶縁膜５１１の上面とほぼ面一に形成することができ
る。
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）
法を用いれば、プラグ電極５２１の上面を、オフセット
絶縁膜５１１の上面とほぼ面一に形成することができ
る。
【０００９】ＳＡＣ技術を用いると、隣接する積層構造
体Ｇ１間にプラグ電極５２１が自己整合的に形成される
ため、コンタクトホールの形成及びプラグ電極の形成工
程における位置合わせのマージンを大きくすることがで
きる。
体Ｇ１間にプラグ電極５２１が自己整合的に形成される
ため、コンタクトホールの形成及びプラグ電極の形成工
程における位置合わせのマージンを大きくすることがで
きる。
【００１０】
【発明が解決しようとする課題】半導体集積回路技術の
進歩に伴って、１つの半導体チップ内に多彩な集積回路
を混載して１或いはそれ以上のシステムを形成する、い
わゆるシステムＬＳＩが実現可能となってきた。システ
ムＬＳＩにおいては、論理用（ロジック）ＩＣセル部、
メモリ（Ｄｙｎａｉｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ：ＤＲＡＭ、Ｓｔａｔｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ又はフラ
ッシュメモリなどを含む）セル部及びアナログセル部な
どの様々なＩＣが混載されている。これら種々のＩＣの
混載化及び占有面積の低減のために、ＳＡＣ技術の重要
性はますます高まってきている。シリコン基板面内にお
いて、オフセット絶縁膜の上面の高さを、各ＩＣ間にお
いていかに面一に形成するかが、システムＬＳＩの微細
化・高信頼化に関する重要なポイントとなる。
進歩に伴って、１つの半導体チップ内に多彩な集積回路
を混載して１或いはそれ以上のシステムを形成する、い
わゆるシステムＬＳＩが実現可能となってきた。システ
ムＬＳＩにおいては、論理用（ロジック）ＩＣセル部、
メモリ（Ｄｙｎａｉｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ：ＤＲＡＭ、Ｓｔａｔｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ又はフラ
ッシュメモリなどを含む）セル部及びアナログセル部な
どの様々なＩＣが混載されている。これら種々のＩＣの
混載化及び占有面積の低減のために、ＳＡＣ技術の重要
性はますます高まってきている。シリコン基板面内にお
いて、オフセット絶縁膜の上面の高さを、各ＩＣ間にお
いていかに面一に形成するかが、システムＬＳＩの微細
化・高信頼化に関する重要なポイントとなる。
【００１１】メモリセル部とアナログセル部の例とし
て、ＤＲＡＭセル部とアナログ容量部とを同一基板上に
形成した場合の問題点について、図２２（Ａ）から図２
４（Ｆ）までを参照して説明する。
て、ＤＲＡＭセル部とアナログ容量部とを同一基板上に
形成した場合の問題点について、図２２（Ａ）から図２
４（Ｆ）までを参照して説明する。
【００１２】図２２（Ａ）に示すように、シリコン基板
４００上に、第１の素子領域４００ａと第２の素子領域
４００ｂとが画定される。第１の素子領域４００ａに、
積層構造体（ワード線）Ｇ１を多数有するＤＲＡＭセル
部が形成される。ＤＲＡＭセル部の構造は、図２１に示
したＳＡＣ構造と同様の構造を有している。第２の素子
領域４００ｂに、アナログ容量素子Ｃｐを有するアナロ
グ容量部が形成される。
４００上に、第１の素子領域４００ａと第２の素子領域
４００ｂとが画定される。第１の素子領域４００ａに、
積層構造体（ワード線）Ｇ１を多数有するＤＲＡＭセル
部が形成される。ＤＲＡＭセル部の構造は、図２１に示
したＳＡＣ構造と同様の構造を有している。第２の素子
領域４００ｂに、アナログ容量素子Ｃｐを有するアナロ
グ容量部が形成される。
【００１３】第１の素子領域４００ａ上に、ゲート酸化
膜４０３が形成される。ゲート酸化膜４０３の上に、ゲ
ート電極層４０５ａとバリアメタル層４０７ａとオフセ
ット絶縁膜４１１ａとの積層を含む第１の積層構造Ｇ１
が形成される。積層構造体Ｇ１の側壁にスペーサ膜（側
壁絶縁膜）４１５ａが形成される。
膜４０３が形成される。ゲート酸化膜４０３の上に、ゲ
ート電極層４０５ａとバリアメタル層４０７ａとオフセ
ット絶縁膜４１１ａとの積層を含む第１の積層構造Ｇ１
が形成される。積層構造体Ｇ１の側壁にスペーサ膜（側
壁絶縁膜）４１５ａが形成される。
【００１４】第２の素子領域４００ｂ上に、形成された
アナログ容量素子Ｃｐは、下部電極４３０、誘電体層４
２９及び第２の積層構造体を含む。第２の積層構造体
は、上部電極４０５ｂとバリアメタル層４０７ｂとオフ
セット絶縁膜４１１ｂとの３層構造を有する。この第２
の積層構造体は、アナログ容量Ｃｐを含む。アナログ容
量Ｃｐの側壁に、スペーサ膜４１５ｂが形成されてい
る。ゲート電極層４０５ａ、バリアメタル層４０７ａ及
びオフセット絶縁膜４１１ａは、それぞれ、上部電極４
０５ｂ、バリアメタル層４０７ｂ及びオフセット絶縁膜
４１１ｂと共通の層により形成されている。
アナログ容量素子Ｃｐは、下部電極４３０、誘電体層４
２９及び第２の積層構造体を含む。第２の積層構造体
は、上部電極４０５ｂとバリアメタル層４０７ｂとオフ
セット絶縁膜４１１ｂとの３層構造を有する。この第２
の積層構造体は、アナログ容量Ｃｐを含む。アナログ容
量Ｃｐの側壁に、スペーサ膜４１５ｂが形成されてい
る。ゲート電極層４０５ａ、バリアメタル層４０７ａ及
びオフセット絶縁膜４１１ａは、それぞれ、上部電極４
０５ｂ、バリアメタル層４０７ｂ及びオフセット絶縁膜
４１１ｂと共通の層により形成されている。
【００１５】シリコン基板４００の上面から測ったオフ
セット絶縁膜４１１ａ、４１１ｂの上面までの高さは、
アナログ容量部の方がＤＲＡＭセル部よりも、下部電極
４３０と誘電体層４２９（両者を併せて下部構造と称す
る）の厚さの分だけ高くなる。
セット絶縁膜４１１ａ、４１１ｂの上面までの高さは、
アナログ容量部の方がＤＲＡＭセル部よりも、下部電極
４３０と誘電体層４２９（両者を併せて下部構造と称す
る）の厚さの分だけ高くなる。
【００１６】シリコン基板４００の上面に、積層構造体
Ｇ１とアナログ容量素子Ｃｐとを覆い、オフセット絶縁
膜４１１ａ、４１１ｂとは異なるエッチング特性を有す
る層間絶縁膜４１０ａ、４１０ｂを形成する。層間絶縁
膜４１０ａは第１の素子領域４００ａ上に形成されてお
り、層間絶縁膜４１０ｂは、第２の素子領域４００ｂ上
に形成されているが、実際には同じ膜である。層間絶縁
膜４１０ａの上面の高さよりも、層間絶縁膜４１０ｂ上
面の高さの方が高くなる。オフセット絶縁膜に対して層
間絶縁膜を選択的にエッチングできる条件を用いて、層
間絶縁膜４１０ａ、４１０ｂを、その上面からＣＭＰ法
により削る。オフセット絶縁膜４１１ｂの上面が露出し
た時点で研磨が自動的に停止する。
Ｇ１とアナログ容量素子Ｃｐとを覆い、オフセット絶縁
膜４１１ａ、４１１ｂとは異なるエッチング特性を有す
る層間絶縁膜４１０ａ、４１０ｂを形成する。層間絶縁
膜４１０ａは第１の素子領域４００ａ上に形成されてお
り、層間絶縁膜４１０ｂは、第２の素子領域４００ｂ上
に形成されているが、実際には同じ膜である。層間絶縁
膜４１０ａの上面の高さよりも、層間絶縁膜４１０ｂ上
面の高さの方が高くなる。オフセット絶縁膜に対して層
間絶縁膜を選択的にエッチングできる条件を用いて、層
間絶縁膜４１０ａ、４１０ｂを、その上面からＣＭＰ法
により削る。オフセット絶縁膜４１１ｂの上面が露出し
た時点で研磨が自動的に停止する。
【００１７】図２３（Ｂ）に示すように、層間絶縁膜４
１０ａ及び４１０ｂの上面の高さがほぼ一致し、第１の
素子領域４００ａと第２の素子領域４００ｂｂとで層間
絶縁膜４１０ａ、４１０ｂの上面がほぼ面一になる。
１０ａ及び４１０ｂの上面の高さがほぼ一致し、第１の
素子領域４００ａと第２の素子領域４００ｂｂとで層間
絶縁膜４１０ａ、４１０ｂの上面がほぼ面一になる。
【００１８】図２３（Ｃ）に示すように、第２の素子領
域４００ｂ上を覆うとともに、図２３（Ｃ）には示され
ていないが第１の素子領域４００ａの一部領域上を覆う
レジストマスク４３５を形成する。レジストマスク４３
５は、図２３（Ｃ）の第１の素子領域４００ａ上に、紙
面に平行な方向に延在する開口を有する。レジストマス
ク４３５を用いて、第１の素子領域４００ａ上の層間絶
縁膜４１０ａをエッチングする。積層構造体Ｇ１間に、
シリコン基板４００の表面にまで達するコンタクトホー
ル４４０が形成される。レジストマスク４３５を除去す
る。
域４００ｂ上を覆うとともに、図２３（Ｃ）には示され
ていないが第１の素子領域４００ａの一部領域上を覆う
レジストマスク４３５を形成する。レジストマスク４３
５は、図２３（Ｃ）の第１の素子領域４００ａ上に、紙
面に平行な方向に延在する開口を有する。レジストマス
ク４３５を用いて、第１の素子領域４００ａ上の層間絶
縁膜４１０ａをエッチングする。積層構造体Ｇ１間に、
シリコン基板４００の表面にまで達するコンタクトホー
ル４４０が形成される。レジストマスク４３５を除去す
る。
【００１９】図２４（Ｄ）に示すように、第１及び第２
の素子領域４００ａ、４００ｂ上に不純物をドープした
非晶質シリコン層（４３１ａ、４３１ｂ）を、積層構造
体Ｇ１及びアナログ容量素子Ｃｐの上面以上の高さまで
堆積する。ＣＭＰ法などにより非晶質シリコン膜４３１
ａ、４３１ｂをその上面から研磨する。オフセット絶縁
膜４１１ｂの上面においてＣＭＰを停止する。図２４
（Ｅ）に示すように、非晶質シリコン膜４３１ａがオフ
セット絶縁膜４１１ａ上に残ってしまう。従って、第１
の素子領域４００ａにおいて、プラグ電極用の非晶質シ
リコン膜４３１ａを積層構造体Ｇ１で電気的に分離でき
ず、ＳＡＣ構造をうまく形成することができない。
の素子領域４００ａ、４００ｂ上に不純物をドープした
非晶質シリコン層（４３１ａ、４３１ｂ）を、積層構造
体Ｇ１及びアナログ容量素子Ｃｐの上面以上の高さまで
堆積する。ＣＭＰ法などにより非晶質シリコン膜４３１
ａ、４３１ｂをその上面から研磨する。オフセット絶縁
膜４１１ｂの上面においてＣＭＰを停止する。図２４
（Ｅ）に示すように、非晶質シリコン膜４３１ａがオフ
セット絶縁膜４１１ａ上に残ってしまう。従って、第１
の素子領域４００ａにおいて、プラグ電極用の非晶質シ
リコン膜４３１ａを積層構造体Ｇ１で電気的に分離でき
ず、ＳＡＣ構造をうまく形成することができない。
【００２０】このような現象は、同一基板上にＳＡＣ構
造を有する素子と一緒に、ＳＡＣ構造に含まれるオフセ
ット絶縁膜と上面の高さが異なる別の素子を形成する場
合に生じうる。
造を有する素子と一緒に、ＳＡＣ構造に含まれるオフセ
ット絶縁膜と上面の高さが異なる別の素子を形成する場
合に生じうる。
【００２１】本発明の目的は、プラグ電極形成前の工程
において、ＳＡＣ構造に含まれるオフセット絶縁膜と異
なる上面の高さを有する素子とＳＡＣ構造を含む素子と
を同一基板上に形成するための半導体技術を提供するこ
とである。
において、ＳＡＣ構造に含まれるオフセット絶縁膜と異
なる上面の高さを有する素子とＳＡＣ構造を含む素子と
を同一基板上に形成するための半導体技術を提供するこ
とである。
【００２２】
【課題を解決するための手段】本発明の一観点によれ
ば、主面内に第１の領域と第２の領域とが画定された半
導体基板と、前記半導体基板の主面の前記第１の領域の
一部の上に形成され、基板側から順番に導電膜と絶縁膜
とが積層された第１の積層構造と、前記半導体基板の主
面の前記第２の領域上に形成された第１の下地膜と、該
第１の下地膜の上に形成され、基板側から順番に導電膜
と絶縁膜とが積層された第２の積層構造であって、前記
第１の積層構造の絶縁膜と前記第２の積層構造の絶縁膜
とが同一材料で形成され、前記半導体基板の主面から前
記第２の積層構造の上面までの高さが、前記半導体基板
の主面から前記第１の積層構造の上面までの高さと等し
いかまたはそれよりも低い前記第２の積層構造とを有す
る半導体装置が提供される。
ば、主面内に第１の領域と第２の領域とが画定された半
導体基板と、前記半導体基板の主面の前記第１の領域の
一部の上に形成され、基板側から順番に導電膜と絶縁膜
とが積層された第１の積層構造と、前記半導体基板の主
面の前記第２の領域上に形成された第１の下地膜と、該
第１の下地膜の上に形成され、基板側から順番に導電膜
と絶縁膜とが積層された第２の積層構造であって、前記
第１の積層構造の絶縁膜と前記第２の積層構造の絶縁膜
とが同一材料で形成され、前記半導体基板の主面から前
記第２の積層構造の上面までの高さが、前記半導体基板
の主面から前記第１の積層構造の上面までの高さと等し
いかまたはそれよりも低い前記第２の積層構造とを有す
る半導体装置が提供される。
【００２３】上記の半導体装置では、前記第１の積層構
造の上面が最上面になる。
造の上面が最上面になる。
【００２４】本発明の他の観点によれば、（ａ）第１の
領域と第２の領域とが画定された半導体基板を準備する
工程と、（ｂ）前記半導体基板の前記第２の領域上に、
第１の下地膜を形成する工程と、（ｃ）前記第１の領域
上及び前記第１の下地膜の上に、第１の導電膜を形成す
る工程と、（ｄ）前記第１の導電膜の上に、第１の絶縁
膜を形成する工程と、（ｅ）少なくとも前記第１の導電
膜と第１の絶縁膜との２層をパターニングし、前記第１
の領域上においては、前記半導体基板の上に、前記第１
の導電膜の一部と前記第１の絶縁膜の一部とが積層され
た第１の積層構造を残し、前記第２の領域上においては
前記第１の下地膜の上に、前記第１の導電膜の一部と前
記第１の絶縁膜の一部とが積層された第２の積層構造を
残す工程と、（ｆ）前記第２の積層構造の上面が前記第
１の積層構造の上面と等しい高さ、もしくは該第１の積
層構造の上面よりも低くなるように、前記第２の積層構
造を薄くする工程とを有する半導体装置の製造方法が提
供される。
領域と第２の領域とが画定された半導体基板を準備する
工程と、（ｂ）前記半導体基板の前記第２の領域上に、
第１の下地膜を形成する工程と、（ｃ）前記第１の領域
上及び前記第１の下地膜の上に、第１の導電膜を形成す
る工程と、（ｄ）前記第１の導電膜の上に、第１の絶縁
膜を形成する工程と、（ｅ）少なくとも前記第１の導電
膜と第１の絶縁膜との２層をパターニングし、前記第１
の領域上においては、前記半導体基板の上に、前記第１
の導電膜の一部と前記第１の絶縁膜の一部とが積層され
た第１の積層構造を残し、前記第２の領域上においては
前記第１の下地膜の上に、前記第１の導電膜の一部と前
記第１の絶縁膜の一部とが積層された第２の積層構造を
残す工程と、（ｆ）前記第２の積層構造の上面が前記第
１の積層構造の上面と等しい高さ、もしくは該第１の積
層構造の上面よりも低くなるように、前記第２の積層構
造を薄くする工程とを有する半導体装置の製造方法が提
供される。
【００２５】また、（ａ）第１の領域と第２の領域とが
画定された半導体基板を準備する工程と、（ｂ）前記半
導体基板の前記第２の領域上に、第１の下地膜を形成す
る工程と、（ｃ）前記第１の領域上及び前記第１の下地
膜の上に、第１の導電膜を形成する工程と、（ｄ）前記
第１の導電膜の上に、第１の絶縁膜を形成する工程と、
（ｅ）前記第２の領域上の前記第１の絶縁膜の上面が、
前記第１の領域上の前記第１の絶縁膜の上面と等しい高
さ、もしくは該第１の絶縁膜の上面よりも低くなるよう
に、前記第２の領域上の前記第１の絶縁膜を薄くする工
程と、（ｆ）少なくとも前記第１の導電膜と第１の絶縁
膜との２層をパターニングし、前記第１の領域上におい
ては、前記半導体基板の上に、前記第１の導電膜の一部
と前記第１の絶縁膜の一部とが積層された第１の積層構
造を残し、前記第２の領域上においては前記第１の下地
膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜
の一部とが積層された第２の積層構造を残す工程とを有
する半導体装置の製造方法が提供される。
画定された半導体基板を準備する工程と、（ｂ）前記半
導体基板の前記第２の領域上に、第１の下地膜を形成す
る工程と、（ｃ）前記第１の領域上及び前記第１の下地
膜の上に、第１の導電膜を形成する工程と、（ｄ）前記
第１の導電膜の上に、第１の絶縁膜を形成する工程と、
（ｅ）前記第２の領域上の前記第１の絶縁膜の上面が、
前記第１の領域上の前記第１の絶縁膜の上面と等しい高
さ、もしくは該第１の絶縁膜の上面よりも低くなるよう
に、前記第２の領域上の前記第１の絶縁膜を薄くする工
程と、（ｆ）少なくとも前記第１の導電膜と第１の絶縁
膜との２層をパターニングし、前記第１の領域上におい
ては、前記半導体基板の上に、前記第１の導電膜の一部
と前記第１の絶縁膜の一部とが積層された第１の積層構
造を残し、前記第２の領域上においては前記第１の下地
膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜
の一部とが積層された第２の積層構造を残す工程とを有
する半導体装置の製造方法が提供される。
【００２６】上記の半導体装置の製造方法によれば、前
記第１の積層構造の上面を最上面にすることができる。
記第１の積層構造の上面を最上面にすることができる。
【００２７】本発明のさらに別の観点によれば、（ａ）
第１の領域と第２の領域とが画定された半導体基板を準
備する工程と、（ｂ）前記半導体基板の前記第２の領域
上に、第１の下地膜を形成する工程と、（ｃ）前記第１
の領域上及び前記第１の下地膜の上に、第１の導電膜を
形成する工程と、（ｄ）前記第１の導電膜の上に、第１
の絶縁膜を形成する工程と、（ｅ）少なくとも前記第１
の導電膜と第１の絶縁膜との２層をパターニングし、前
記第１の領域上においては、前記半導体基板の上に、前
記第１の導電膜の一部と前記第１の絶縁膜の一部とが積
層された第１の積層構造を残し、前記第２の領域上にお
いては前記第１の下地膜の上に、前記第１の導電膜の一
部と前記第１の絶縁膜の一部とが積層された第２の積層
構造を残す工程と、（ｆ）前記第１の積層構造及び第２
の積層構造を覆う層間絶縁膜を形成する工程と、（ｇ）
前記第１の絶縁膜の研削速度に対する前記層間絶縁膜の
研削速度の比が１よりも大きい第１の研削条件で、前記
第２の積層構造の上面が露出するまで前記層間絶縁膜を
削る工程と、（ｈ）前記第１の絶縁膜の研削速度に対す
る前記層間絶縁膜の研削速度の比が、前記第１の研削条
件における当該比よりも小さく、かつ１以上である第２
の研削条件で、前記第１の積層構造の上面が露出するま
で、前記層間絶縁膜及び前記第２の積層構造を削る工程
とを有する半導体装置の製造方法が提供される。
第１の領域と第２の領域とが画定された半導体基板を準
備する工程と、（ｂ）前記半導体基板の前記第２の領域
上に、第１の下地膜を形成する工程と、（ｃ）前記第１
の領域上及び前記第１の下地膜の上に、第１の導電膜を
形成する工程と、（ｄ）前記第１の導電膜の上に、第１
の絶縁膜を形成する工程と、（ｅ）少なくとも前記第１
の導電膜と第１の絶縁膜との２層をパターニングし、前
記第１の領域上においては、前記半導体基板の上に、前
記第１の導電膜の一部と前記第１の絶縁膜の一部とが積
層された第１の積層構造を残し、前記第２の領域上にお
いては前記第１の下地膜の上に、前記第１の導電膜の一
部と前記第１の絶縁膜の一部とが積層された第２の積層
構造を残す工程と、（ｆ）前記第１の積層構造及び第２
の積層構造を覆う層間絶縁膜を形成する工程と、（ｇ）
前記第１の絶縁膜の研削速度に対する前記層間絶縁膜の
研削速度の比が１よりも大きい第１の研削条件で、前記
第２の積層構造の上面が露出するまで前記層間絶縁膜を
削る工程と、（ｈ）前記第１の絶縁膜の研削速度に対す
る前記層間絶縁膜の研削速度の比が、前記第１の研削条
件における当該比よりも小さく、かつ１以上である第２
の研削条件で、前記第１の積層構造の上面が露出するま
で、前記層間絶縁膜及び前記第２の積層構造を削る工程
とを有する半導体装置の製造方法が提供される。
【００２８】上記の半導体装置の製造方法によれば、前
記層間絶縁膜と前記第２の積層構造との上面を、前記第
１の積層構造の上面と面一にすることができる。
記層間絶縁膜と前記第２の積層構造との上面を、前記第
１の積層構造の上面と面一にすることができる。
【００２９】
【発明の実施の形態】本発明の第１の実施の形態による
半導体技術について、図１から図８（Ｌ）までを参照し
て説明する。第１の実施の形態による半導体技術は、Ｓ
ＡＣ構造を含むＤＲＡＭセル部と論理回路部とアナログ
容量部とを同一基板上に形成したシステムＬＳＩを形成
する技術の例である。図１はシステムＬＳＩの平面図で
あり、図２（Ａ）から図８（Ｌ）まではシステムＬＳＩ
の製造工程を説明するための断面図であり、図１のＩＩ
ａ−ＩＩａ'線に沿った断面図である。
半導体技術について、図１から図８（Ｌ）までを参照し
て説明する。第１の実施の形態による半導体技術は、Ｓ
ＡＣ構造を含むＤＲＡＭセル部と論理回路部とアナログ
容量部とを同一基板上に形成したシステムＬＳＩを形成
する技術の例である。図１はシステムＬＳＩの平面図で
あり、図２（Ａ）から図８（Ｌ）まではシステムＬＳＩ
の製造工程を説明するための断面図であり、図１のＩＩ
ａ−ＩＩａ'線に沿った断面図である。
【００３０】図１に示すように、平坦な２次元平面（Ｘ
−Ｙ座標で示す。）が形成されている半導体基板１００
の主面には、第１の素子領域１００ａと第２の素子領域
１００ｂと第３の素子領域１００ｃとが画定されてい
る。第１の素子領域１００ａには、ＳＡＣ構造を含むＤ
ＲＡＭセルが形成される。第２の素子領域１００ｂに
は、例えば大きな占有面積を有するアナログ容量素子が
形成される。第３の素子領域１００ｃには、微細なトラ
ンジスタを含む論理回路が形成される。これら第１から
第３までの素子領域に異なる素子が形成され全体として
システムＬＳＩ又はその一部を構成している。
−Ｙ座標で示す。）が形成されている半導体基板１００
の主面には、第１の素子領域１００ａと第２の素子領域
１００ｂと第３の素子領域１００ｃとが画定されてい
る。第１の素子領域１００ａには、ＳＡＣ構造を含むＤ
ＲＡＭセルが形成される。第２の素子領域１００ｂに
は、例えば大きな占有面積を有するアナログ容量素子が
形成される。第３の素子領域１００ｃには、微細なトラ
ンジスタを含む論理回路が形成される。これら第１から
第３までの素子領域に異なる素子が形成され全体として
システムＬＳＩ又はその一部を構成している。
【００３１】ＤＲＡＭセル部１００ａは、半導体基板１
００上において一方向（図１のＸ軸方向）に延びるよう
に断続的に整列した多数の活性領域ＡＲを有している。
一方向と交差する方向（図１のＹ軸方向）に延びる複数
本のワード線ＷＬが形成されている。活性領域ＡＲ上を
横切るワード線ＷＬがＦＥＴのゲート電極を構成してい
る。マスク開口部９５により露出した層間絶縁膜をエッ
チングすることにより、プラグ電極を形成するためのコ
ンタクトホールをワード線ＷＬに対して自己整合的に形
成することができる。図示されていないが、ワード線Ｗ
Ｌと交差する方向、例えば図１のＸ軸方向に延びる複数
本のビット線が後の工程において形成される。このよう
に、図１に示すＤＲＡＭセル部は、ビット線と活性領域
ＡＲとを接続するコンタクトプラグをＳＡＣ技術により
形成している。
００上において一方向（図１のＸ軸方向）に延びるよう
に断続的に整列した多数の活性領域ＡＲを有している。
一方向と交差する方向（図１のＹ軸方向）に延びる複数
本のワード線ＷＬが形成されている。活性領域ＡＲ上を
横切るワード線ＷＬがＦＥＴのゲート電極を構成してい
る。マスク開口部９５により露出した層間絶縁膜をエッ
チングすることにより、プラグ電極を形成するためのコ
ンタクトホールをワード線ＷＬに対して自己整合的に形
成することができる。図示されていないが、ワード線Ｗ
Ｌと交差する方向、例えば図１のＸ軸方向に延びる複数
本のビット線が後の工程において形成される。このよう
に、図１に示すＤＲＡＭセル部は、ビット線と活性領域
ＡＲとを接続するコンタクトプラグをＳＡＣ技術により
形成している。
【００３２】以下、システムＬＳＩの製造工程について
説明する。まず、図２（Ａ）至る工程を説明する。ｐ型
シリコン基板１００（比抵抗率が１０Ω・ｃｍ、主面が
（１００）面）を準備する。主面の表層部を熱酸化し
て、厚さ約１０ｎｍの酸化膜を形成する。その後、ＣＶ
Ｄ法により例えば厚さ１１２ｎｍの窒化シリコン膜を堆
積する。レジストマスクを用いて、素子を形成するため
の素子領域上に、窒化シリコン膜と酸化シリコン膜とを
残し、開口を形成する。レジストマスクを除去した後
に、窒化シリコン膜と酸化シリコン膜とをマスクとし
て、開口内のシリコン基板１００を約３００ｎｍ程度エ
ッチングする。
説明する。まず、図２（Ａ）至る工程を説明する。ｐ型
シリコン基板１００（比抵抗率が１０Ω・ｃｍ、主面が
（１００）面）を準備する。主面の表層部を熱酸化し
て、厚さ約１０ｎｍの酸化膜を形成する。その後、ＣＶ
Ｄ法により例えば厚さ１１２ｎｍの窒化シリコン膜を堆
積する。レジストマスクを用いて、素子を形成するため
の素子領域上に、窒化シリコン膜と酸化シリコン膜とを
残し、開口を形成する。レジストマスクを除去した後
に、窒化シリコン膜と酸化シリコン膜とをマスクとし
て、開口内のシリコン基板１００を約３００ｎｍ程度エ
ッチングする。
【００３３】シリコン基板１００を８５０℃で熱酸化す
ることにより、開口内に厚さ約１０ｎｍの熱酸化膜を形
成する。次いで、開口内に、ＣＶＤ法により厚さ５５０
ｎｍの酸化シリコン膜を堆積する。窒化シリコン膜をス
トッパとして、酸化シリコン膜を化学機械研磨（ＣＭ
Ｐ）により削る。次に、シリコン窒化膜を除去すること
により、図２（Ａ）に示す素子分離領域１０１ａ、１０
１ｂを形成する。素子分離領域１０１ａ、１０１ｂによ
り、第１から第３までの素子領域１００ａ、１００ｂ及
び１００ｃが画定される。
ることにより、開口内に厚さ約１０ｎｍの熱酸化膜を形
成する。次いで、開口内に、ＣＶＤ法により厚さ５５０
ｎｍの酸化シリコン膜を堆積する。窒化シリコン膜をス
トッパとして、酸化シリコン膜を化学機械研磨（ＣＭ
Ｐ）により削る。次に、シリコン窒化膜を除去すること
により、図２（Ａ）に示す素子分離領域１０１ａ、１０
１ｂを形成する。素子分離領域１０１ａ、１０１ｂによ
り、第１から第３までの素子領域１００ａ、１００ｂ及
び１００ｃが画定される。
【００３４】レジストマスクを用いて所定の領域内に選
択的にイオン注入を行い、活性領域ＡＲ（図１）を内包
するウェル領域を形成するとともに、ＭＯＳＦＥＴのし
きい値コントロールを行う。次に、第１から第３までの
素子領域１００ａから１０１ｃまでの上を覆ってシリコ
ン基板１００上に、燐（Ｐ）をドープした厚さ６０ｎｍ
の多結晶シリコン膜と厚さ５０ｎｍの容量用の誘電体膜
とを堆積する。これらの膜を所望の形状、例えば円形又
は矩形に加工することにより、アナログ容量用の下部電
極１３０と誘電体層１２９とを形成する。
択的にイオン注入を行い、活性領域ＡＲ（図１）を内包
するウェル領域を形成するとともに、ＭＯＳＦＥＴのし
きい値コントロールを行う。次に、第１から第３までの
素子領域１００ａから１０１ｃまでの上を覆ってシリコ
ン基板１００上に、燐（Ｐ）をドープした厚さ６０ｎｍ
の多結晶シリコン膜と厚さ５０ｎｍの容量用の誘電体膜
とを堆積する。これらの膜を所望の形状、例えば円形又
は矩形に加工することにより、アナログ容量用の下部電
極１３０と誘電体層１２９とを形成する。
【００３５】次に、熱酸化法（７５０℃）により、厚さ
５ｎｍの熱酸化膜を形成する。この熱酸化膜が、ＭＯＳ
ＦＥＴ用のゲート絶縁膜１０３を形成する。実際には、
アナログ容量素子Ｃｐ用の誘電体層１２９は、窒化シリ
コン膜とその表面に形成された酸化窒化シリコン膜との
積層構造により形成される。次に、その上に、厚さ１０
０ｎｍの非晶質シリコン層を堆積した後、非晶質シリコ
ン層中にイオン注入を行う。
５ｎｍの熱酸化膜を形成する。この熱酸化膜が、ＭＯＳ
ＦＥＴ用のゲート絶縁膜１０３を形成する。実際には、
アナログ容量素子Ｃｐ用の誘電体層１２９は、窒化シリ
コン膜とその表面に形成された酸化窒化シリコン膜との
積層構造により形成される。次に、その上に、厚さ１０
０ｎｍの非晶質シリコン層を堆積した後、非晶質シリコ
ン層中にイオン注入を行う。
【００３６】例えば、ＮＭＯＳ領域（ｎ型ＭＯＳＦＥＴ
を形成する領域）及びアナログ容量領域に対しては、イ
オン種としてＰを用い、加速エネルギー１０ｋｅＶ、ド
ーズ量５．０×１０15ｃｍ-2の注入条件でイオン注入を
行う。ＰＭＯＳ領域（ｐ型ＭＯＳＦＥＴを形成する領
域）に対しては、イオン種としてＢを用い、加速エネル
ギー３ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件で
イオン注入を行う。これらのイオン注入により、非晶質
シリコン層１０５中に不純物がドーピングされる。
を形成する領域）及びアナログ容量領域に対しては、イ
オン種としてＰを用い、加速エネルギー１０ｋｅＶ、ド
ーズ量５．０×１０15ｃｍ-2の注入条件でイオン注入を
行う。ＰＭＯＳ領域（ｐ型ＭＯＳＦＥＴを形成する領
域）に対しては、イオン種としてＢを用い、加速エネル
ギー３ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件で
イオン注入を行う。これらのイオン注入により、非晶質
シリコン層１０５中に不純物がドーピングされる。
【００３７】その後、厚さ５ｎｍの窒化タングステン膜
と厚さ５０ｎｍのタングステン膜とにより形成されるバ
リアメタル層１０７ａ、１０７ｂ及び１０７ｃと、厚さ
２００ｎｍのＳＡＣ用オフセット絶縁膜（窒化シリコン
膜）１１１ａ、１１１ｂ及び１１１ｃとを積層する。マ
スクを用いてこれらの積層を加工することにより、ＭＯ
ＳＦＥＴ用のゲート電極を含む積層構造体Ｇ１、Ｇ２
と、アナログ容量部の上部電極層１０５ｂ、バリアメタ
ル層１０７ｂ及びオフセット絶縁膜１１１ｂとを同時に
形成する。ＤＲＡＭセル部１００ａ上に、ゲート電極層
１０５ａとバリアメタル層１０７ａとオフセット絶縁膜
１１１ａとの積層構造体Ｇ１が形成される。論理回路部
１００ｃ上にも、同様の、ゲート電極層１０５ｃとバリ
アメタル層１０７ｃとオフセット絶縁膜１１１ｃとの積
層を含む積層構造体Ｇ２が形成される。図１にも示した
ように、積層構造体Ｇ１は、Ｙ軸方向に延在し、ＤＲＡ
Ｍのワード線を兼ねている。積層構造体Ｇ２は、例え
ば、論理回路を構成する高速用のＭＯＳＦＥＴのゲート
電極を含む。基板法線に沿って見たとき、上部電極層１
０５ｂは、下部電極層１３０に内包される。
と厚さ５０ｎｍのタングステン膜とにより形成されるバ
リアメタル層１０７ａ、１０７ｂ及び１０７ｃと、厚さ
２００ｎｍのＳＡＣ用オフセット絶縁膜（窒化シリコン
膜）１１１ａ、１１１ｂ及び１１１ｃとを積層する。マ
スクを用いてこれらの積層を加工することにより、ＭＯ
ＳＦＥＴ用のゲート電極を含む積層構造体Ｇ１、Ｇ２
と、アナログ容量部の上部電極層１０５ｂ、バリアメタ
ル層１０７ｂ及びオフセット絶縁膜１１１ｂとを同時に
形成する。ＤＲＡＭセル部１００ａ上に、ゲート電極層
１０５ａとバリアメタル層１０７ａとオフセット絶縁膜
１１１ａとの積層構造体Ｇ１が形成される。論理回路部
１００ｃ上にも、同様の、ゲート電極層１０５ｃとバリ
アメタル層１０７ｃとオフセット絶縁膜１１１ｃとの積
層を含む積層構造体Ｇ２が形成される。図１にも示した
ように、積層構造体Ｇ１は、Ｙ軸方向に延在し、ＤＲＡ
Ｍのワード線を兼ねている。積層構造体Ｇ２は、例え
ば、論理回路を構成する高速用のＭＯＳＦＥＴのゲート
電極を含む。基板法線に沿って見たとき、上部電極層１
０５ｂは、下部電極層１３０に内包される。
【００３８】アナログ容量部１００ｂ上に形成されるア
ナログ容量素子Ｃｐは、下部電極層１３０と、誘電体層
１２９と上部電極層１０５ｂとバリアメタル層１０７ｂ
とオフセット絶縁膜１１１ｂとの積層構造体Ｇ２により
構成される。積層構造体Ｇ１及びＧ２のオフセット絶縁
膜１１１ａ及び１１１ｃの上面は、シリコン基板１００
の表面から法線方向に測った場合の高さが、オフセット
絶縁膜１１１ｂの上面に比べて約１１０ｎｍ分だけ（下
部電極１３０と誘電体層１２９の厚さ分だけ）低くな
る。
ナログ容量素子Ｃｐは、下部電極層１３０と、誘電体層
１２９と上部電極層１０５ｂとバリアメタル層１０７ｂ
とオフセット絶縁膜１１１ｂとの積層構造体Ｇ２により
構成される。積層構造体Ｇ１及びＧ２のオフセット絶縁
膜１１１ａ及び１１１ｃの上面は、シリコン基板１００
の表面から法線方向に測った場合の高さが、オフセット
絶縁膜１１１ｂの上面に比べて約１１０ｎｍ分だけ（下
部電極１３０と誘電体層１２９の厚さ分だけ）低くな
る。
【００３９】図２（Ｂ）に示すように、アナログ容量素
子Ｃｐのオフセット絶縁膜１１１ｂを内包し、下部電極
層１３０よりも小さな開口部１０８ａを有するレジスト
マスク１０８を形成する。アナログ容量部Ｃｐのオフセ
ット絶縁膜１１１ｂをエッチングして、その高さをＤＲ
ＡＭセル部１００ａ及び論理回路部１００ｃのオフセッ
ト絶縁膜１１１ａ及び１１１ｃと同じ高さにする。この
際、アナログ容量部１００ｂのオフセット絶縁膜１１１
ｂの上面が、ＤＲＡＭセル部１００ａのオフセット絶縁
膜１１１ａと論理回路部１００ｃのオフセット絶縁膜１
１１ｃの上面よりも低くなるまでエッチングしても良
い。このエッチング工程において、アナログ容量素子Ｃ
ｐの誘電体層１２９のうちその表面が露出している領域
では、誘電体層１２９も除去される。レジストマスク１
０８を除去する。
子Ｃｐのオフセット絶縁膜１１１ｂを内包し、下部電極
層１３０よりも小さな開口部１０８ａを有するレジスト
マスク１０８を形成する。アナログ容量部Ｃｐのオフセ
ット絶縁膜１１１ｂをエッチングして、その高さをＤＲ
ＡＭセル部１００ａ及び論理回路部１００ｃのオフセッ
ト絶縁膜１１１ａ及び１１１ｃと同じ高さにする。この
際、アナログ容量部１００ｂのオフセット絶縁膜１１１
ｂの上面が、ＤＲＡＭセル部１００ａのオフセット絶縁
膜１１１ａと論理回路部１００ｃのオフセット絶縁膜１
１１ｃの上面よりも低くなるまでエッチングしても良
い。このエッチング工程において、アナログ容量素子Ｃ
ｐの誘電体層１２９のうちその表面が露出している領域
では、誘電体層１２９も除去される。レジストマスク１
０８を除去する。
【００４０】誘電体層１２９のうち、表面が露出してい
る部分を除去することにより、後に論理回路部１００ｃ
に形成されるトランジスタのソース/ドレイン領域上に
金属シリサイド層を形成する工程と同時に、アナログ容
量素子Ｃｐの下部電極１３０のうち上面が露出した領域
上に金属シリサイド層を形成することができる。
る部分を除去することにより、後に論理回路部１００ｃ
に形成されるトランジスタのソース/ドレイン領域上に
金属シリサイド層を形成する工程と同時に、アナログ容
量素子Ｃｐの下部電極１３０のうち上面が露出した領域
上に金属シリサイド層を形成することができる。
【００４１】厚さ２ｎｍのスルー注入用の酸化膜を７５
０℃の熱処理により形成した後に、ＮＭＯＳ領域には、
イオン種をＡｓとし、加速エネルギー７ｋｅＶ、ドーズ
量２．０×１０-15ｃｍ-2の条件で、エクステンション
領域形成のためのイオン注入を行う。その後、イオン種
をＢとし、加速エネルギー１０ｋｅＶ、４．０×１０ 13
ｃｍ-2の条件でポケット注入領域を形成するためのイオ
ン注入を行う。
０℃の熱処理により形成した後に、ＮＭＯＳ領域には、
イオン種をＡｓとし、加速エネルギー７ｋｅＶ、ドーズ
量２．０×１０-15ｃｍ-2の条件で、エクステンション
領域形成のためのイオン注入を行う。その後、イオン種
をＢとし、加速エネルギー１０ｋｅＶ、４．０×１０ 13
ｃｍ-2の条件でポケット注入領域を形成するためのイオ
ン注入を行う。
【００４２】ＰＭＯＳ領域には、イオン種をＢとし、加
速エネルギーが２ｋｅＶ、ドーズ量１．０×１０15ｃｍ
-2で、エクステンション領域形成用のイオン注入を行
う。次いで、イオン種をＡｓとし、加速エネルギー１０
０ｋｅＶ、ドーズ量４．０ｘ１０13ｃｍ-2の条件でポケ
ット注入領域形成用のイオン注入を行う。その後、厚さ
２０ｎｍの窒化シリコン膜と、厚さ３０ｎｍの酸化シリ
コン膜を堆積する。尚、図３（Ｃ）に示すように、まだ
不純物イオンの活性化処理が行われていないため、不純
物拡散領域（エクステンション領域１２１ａ、ポケット
注入領域１２３ａ）の境界を破線で示している。
速エネルギーが２ｋｅＶ、ドーズ量１．０×１０15ｃｍ
-2で、エクステンション領域形成用のイオン注入を行
う。次いで、イオン種をＡｓとし、加速エネルギー１０
０ｋｅＶ、ドーズ量４．０ｘ１０13ｃｍ-2の条件でポケ
ット注入領域形成用のイオン注入を行う。その後、厚さ
２０ｎｍの窒化シリコン膜と、厚さ３０ｎｍの酸化シリ
コン膜を堆積する。尚、図３（Ｃ）に示すように、まだ
不純物イオンの活性化処理が行われていないため、不純
物拡散領域（エクステンション領域１２１ａ、ポケット
注入領域１２３ａ）の境界を破線で示している。
【００４３】図３（Ｄ）に示すように、ＳＲＡＭセル部
１００ａ上を覆い、アナログ容量部１００ｂ及び論理回
路部１００ｃ上に開口１２８ａを有するレジストマスク
１２８を形成する。レジストマスク１２８をマスクとし
て、上記の窒化シリコン膜と酸化シリコン膜とを異方性
エッチングする。積層構造体Ｇ１の両側のシリコン基板
１００表面が、後の工程においてシリサイド化されるの
を防止するために、ＤＲＡＭセル部１００ａ上をレジス
トマスク１２８で覆った状態で異方性エッチングを行
う。アナログセル部１００ｂ及び論理回路部１００ｃ上
に形成されているアナログ容量素子Ｃｐ及び積層構造体
Ｇ３と側壁に、それぞれスペーサ膜（側壁絶縁膜）１１
５ｂ及び１１５ｃが残る。
１００ａ上を覆い、アナログ容量部１００ｂ及び論理回
路部１００ｃ上に開口１２８ａを有するレジストマスク
１２８を形成する。レジストマスク１２８をマスクとし
て、上記の窒化シリコン膜と酸化シリコン膜とを異方性
エッチングする。積層構造体Ｇ１の両側のシリコン基板
１００表面が、後の工程においてシリサイド化されるの
を防止するために、ＤＲＡＭセル部１００ａ上をレジス
トマスク１２８で覆った状態で異方性エッチングを行
う。アナログセル部１００ｂ及び論理回路部１００ｃ上
に形成されているアナログ容量素子Ｃｐ及び積層構造体
Ｇ３と側壁に、それぞれスペーサ膜（側壁絶縁膜）１１
５ｂ及び１１５ｃが残る。
【００４４】次に、ＮＭＯＳ領域にはイオン種をＰと
し、加速エネルギー１５ｋｅＶ、ドーズ量５．０ｘ１０
15ｃｍ-2の条件でソース/ドレイン領域形成用のイオン
注入を行う。ＰＭＯＳ領域にはイオン種をＢとし、加速
エネルギー５ｋｅＶ、ドーズ量２．０ｘ１０15ｃｍ-2の
条件でソース/ドレイン領域形成用のイオン注入を行
う。レジストマスク１２８を除去する。
し、加速エネルギー１５ｋｅＶ、ドーズ量５．０ｘ１０
15ｃｍ-2の条件でソース/ドレイン領域形成用のイオン
注入を行う。ＰＭＯＳ領域にはイオン種をＢとし、加速
エネルギー５ｋｅＶ、ドーズ量２．０ｘ１０15ｃｍ-2の
条件でソース/ドレイン領域形成用のイオン注入を行
う。レジストマスク１２８を除去する。
【００４５】例えばラピッドサーマルアニール（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴＡ）法を用
いて、この前の工程までに注入されたイオンを活性化す
るための活性化処理を行う。ＤＲＡＭセル部１００ａに
エクステンション領域１２１ａとポケット注入領域１２
３ａとが、論理回路部１００ｃにエクステンション領域
１２１ｃとポケット注入領域１２３ｃとソース/ドレイ
ン領域１２５ｃとが形成される。ソース/ドレイン領域
１２５ｃは、シリコン基板１００の表層部のうちスペー
サ膜１１５ｃよりも外側の領域に形成される。
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴＡ）法を用
いて、この前の工程までに注入されたイオンを活性化す
るための活性化処理を行う。ＤＲＡＭセル部１００ａに
エクステンション領域１２１ａとポケット注入領域１２
３ａとが、論理回路部１００ｃにエクステンション領域
１２１ｃとポケット注入領域１２３ｃとソース/ドレイ
ン領域１２５ｃとが形成される。ソース/ドレイン領域
１２５ｃは、シリコン基板１００の表層部のうちスペー
サ膜１１５ｃよりも外側の領域に形成される。
【００４６】次に、厚さ１０ｎｍのコバルト（Ｃｏ）金
属層を基板全面に形成し、シリサイド化のための熱処理
を、５００℃、３０秒の条件で行う。図４（Ｅ）に示す
ように、論理回路部１００ｃ上に形成されたソース/ド
レイン領域１２５と、アナログ容量部１００ｂに形成さ
れた下部電極１３０うち表面が露出した領域にコバルト
シリサイド（ＣｏＳｉ2）層１２７が形成される。未反
応のコバルト金属層を除去する。さらに、８４０℃で３
０秒間の熱処理を行う。
属層を基板全面に形成し、シリサイド化のための熱処理
を、５００℃、３０秒の条件で行う。図４（Ｅ）に示す
ように、論理回路部１００ｃ上に形成されたソース/ド
レイン領域１２５と、アナログ容量部１００ｂに形成さ
れた下部電極１３０うち表面が露出した領域にコバルト
シリサイド（ＣｏＳｉ2）層１２７が形成される。未反
応のコバルト金属層を除去する。さらに、８４０℃で３
０秒間の熱処理を行う。
【００４７】図４（Ｆ）に示すように、ＤＲＡＭセル部
１００ａ上に開口１３８ａが形成され、アナログ用容量
部１００ｂ及び論理回路部１０００ｃ上を覆うレジスト
マスク１３８を形成する。ＤＲＡＭセル部１００ａ上に
形成された窒化シリコン膜と、酸化シリコン膜とを異方
性エッチングする。ＤＲＡＭセル部１００ａに形成され
た積層構造体Ｇ１（１０５ａ/１０７ａ/１１１ａ）の側
壁にスペーサ膜１１５ａが残る。この際、ゲート酸化膜
１０３も同時に除去され、シリコン基板１００の表面が
露出する。レジストマスク１３８を除去する。
１００ａ上に開口１３８ａが形成され、アナログ用容量
部１００ｂ及び論理回路部１０００ｃ上を覆うレジスト
マスク１３８を形成する。ＤＲＡＭセル部１００ａ上に
形成された窒化シリコン膜と、酸化シリコン膜とを異方
性エッチングする。ＤＲＡＭセル部１００ａに形成され
た積層構造体Ｇ１（１０５ａ/１０７ａ/１１１ａ）の側
壁にスペーサ膜１１５ａが残る。この際、ゲート酸化膜
１０３も同時に除去され、シリコン基板１００の表面が
露出する。レジストマスク１３８を除去する。
【００４８】図５（Ｇ）に示すように、シリコン基板１
００全面に、プラズマＣＶＤ法を用い、厚さ５００ｎｍ
の層間絶縁膜１３２を酸化シリコン膜により形成する。
層間絶縁膜１３２は、積層構造体上を覆い、上面がほぼ
平坦になるような条件で形成する。
００全面に、プラズマＣＶＤ法を用い、厚さ５００ｎｍ
の層間絶縁膜１３２を酸化シリコン膜により形成する。
層間絶縁膜１３２は、積層構造体上を覆い、上面がほぼ
平坦になるような条件で形成する。
【００４９】図５（Ｈ）に示すように、層間絶縁膜１３
２を化学機械研磨（ＣＭＰ）により、窒化シリコン膜と
の選択性を有する条件を用いて削っていく。ＣＭＰの条
件は、例えば、研磨剤としてシリカ１２ｗｔ％を含むＫ
ＯＨ液を用い、ｐＨを１０に調整したスラリーを用い
る。例えばスラリーの供給速度を２００ｃｃ／分とし、
基板の相対的な回転速度を１００ｒｐｍとし、基板に印
加する圧力を３００ｇ／ｃｍ2（２９．４Ｐａ）とした
条件で研磨を行う。
２を化学機械研磨（ＣＭＰ）により、窒化シリコン膜と
の選択性を有する条件を用いて削っていく。ＣＭＰの条
件は、例えば、研磨剤としてシリカ１２ｗｔ％を含むＫ
ＯＨ液を用い、ｐＨを１０に調整したスラリーを用い
る。例えばスラリーの供給速度を２００ｃｃ／分とし、
基板の相対的な回転速度を１００ｒｐｍとし、基板に印
加する圧力を３００ｇ／ｃｍ2（２９．４Ｐａ）とした
条件で研磨を行う。
【００５０】オフセット絶縁膜１１１ａ及び１１１ｃの
上面に達したところで研磨が自動的に停止する。この
際、オフセット絶縁膜１１１ｂ上面の高さを、前の工程
において予め積層構造体Ｇ１のオフセット絶縁膜１１１
ａ上面の高さと一致させておいたため、オフセット絶縁
膜１１１ｂ上面も同時に露出する。オフセット絶縁膜１
１１ｂ上面を、積層構造体Ｇ１のオフセット絶縁膜１１
１ａ上面よりも低い高さに調整しておいた場合には、オ
フセット絶縁膜１１１ｂ上部に層間絶縁膜１３２の一部
が残る。
上面に達したところで研磨が自動的に停止する。この
際、オフセット絶縁膜１１１ｂ上面の高さを、前の工程
において予め積層構造体Ｇ１のオフセット絶縁膜１１１
ａ上面の高さと一致させておいたため、オフセット絶縁
膜１１１ｂ上面も同時に露出する。オフセット絶縁膜１
１１ｂ上面を、積層構造体Ｇ１のオフセット絶縁膜１１
１ａ上面よりも低い高さに調整しておいた場合には、オ
フセット絶縁膜１１１ｂ上部に層間絶縁膜１３２の一部
が残る。
【００５１】尚、ＣＭＰ法による研磨を行う代わりに、
或いはこれと併用して、他のエッチング法を用いること
も可能である。
或いはこれと併用して、他のエッチング法を用いること
も可能である。
【００５２】図６（Ｉ）に示すように、アナログ容量部
１００ｂ及び論理回路部１００ｃを覆い、ＤＲＡＭセル
部１００ａ上に開口９５が形成されたレジストマスク１
４８を形成する。この開口９５が、図１に示すコンタク
トプラグ形成用のマスク開口部９５に対応する。開口９
５は、積層構造体Ｇ１の延在する方向と交差する方向に
延在する。レジストマスク１４８を用いて、層間絶縁膜
１３２（図５（Ｇ））をエッチングする。エッチングに
より層間絶縁膜１３２が除去される領域は、ＳＡＣ構造
を形成する積層構造体Ｇ１間の領域であってストライプ
状の領域である。積層構造体Ｇ１間の一部の領域に、不
純物拡散領域（エクステンション領域）とのコンタクト
を形成するためのコンタクトホール１４０が形成され
る。レジストマスク１４８を除去する。
１００ｂ及び論理回路部１００ｃを覆い、ＤＲＡＭセル
部１００ａ上に開口９５が形成されたレジストマスク１
４８を形成する。この開口９５が、図１に示すコンタク
トプラグ形成用のマスク開口部９５に対応する。開口９
５は、積層構造体Ｇ１の延在する方向と交差する方向に
延在する。レジストマスク１４８を用いて、層間絶縁膜
１３２（図５（Ｇ））をエッチングする。エッチングに
より層間絶縁膜１３２が除去される領域は、ＳＡＣ構造
を形成する積層構造体Ｇ１間の領域であってストライプ
状の領域である。積層構造体Ｇ１間の一部の領域に、不
純物拡散領域（エクステンション領域）とのコンタクト
を形成するためのコンタクトホール１４０が形成され
る。レジストマスク１４８を除去する。
【００５３】図６（Ｊ）に示すように、シリコン基板１
００上に、燐（Ｐ）をドーピングした厚さ３００ｎｍの
非晶質シリコン層１４１を形成する。
００上に、燐（Ｐ）をドーピングした厚さ３００ｎｍの
非晶質シリコン層１４１を形成する。
【００５４】その後、ＣＭＰ法により非晶質シリコン層
１４１をその上面から研磨し、オフセット絶縁膜１１１
ａ及び１１１ｂの上面で研磨を停止させる。
１４１をその上面から研磨し、オフセット絶縁膜１１１
ａ及び１１１ｂの上面で研磨を停止させる。
【００５５】図７（Ｋ）に示すように、ＤＲＡＭセル部
１００ａにおいて、積層構造体Ｇ１間のコンタクトホー
ル１４０内に非晶質シリコン層が残る。非晶質シリコン
層により形成され、積層構造体Ｇ１により分離されたコ
ンタクトプラグ電極１４１ａが形成される。
１００ａにおいて、積層構造体Ｇ１間のコンタクトホー
ル１４０内に非晶質シリコン層が残る。非晶質シリコン
層により形成され、積層構造体Ｇ１により分離されたコ
ンタクトプラグ電極１４１ａが形成される。
【００５６】図８（Ｌ）に示すように、シリコン基板１
００の全面上に第２の層間絶縁膜１４３を形成する。第
２の層間絶縁膜１４３の一部領域にコンタクトプラグ電
極１４１ａに達する第２のコンタクトホール１４５を形
成する。第２の層間絶縁膜１４３上の一部領域に、例え
ばタングステンを含む導電性膜により第１の配線１４７
を形成する。第１の配線１４７は、第２のコンタクトホ
ール１４５を介して上記のコンタクトプラグ電極１４１
ａのうち隣接する一対の積層構造体Ｇ１に共通のエクス
テンション領域１２１（共通ソース領域ＣＳ）上に形成
されているコンタクトプラグ電極と接続される。第２の
層間絶縁膜１４３上に第１の配線１４７を覆って第３の
層間絶縁膜１５１を形成する。
００の全面上に第２の層間絶縁膜１４３を形成する。第
２の層間絶縁膜１４３の一部領域にコンタクトプラグ電
極１４１ａに達する第２のコンタクトホール１４５を形
成する。第２の層間絶縁膜１４３上の一部領域に、例え
ばタングステンを含む導電性膜により第１の配線１４７
を形成する。第１の配線１４７は、第２のコンタクトホ
ール１４５を介して上記のコンタクトプラグ電極１４１
ａのうち隣接する一対の積層構造体Ｇ１に共通のエクス
テンション領域１２１（共通ソース領域ＣＳ）上に形成
されているコンタクトプラグ電極と接続される。第２の
層間絶縁膜１４３上に第１の配線１４７を覆って第３の
層間絶縁膜１５１を形成する。
【００５７】第３の層間絶縁膜１５１と第２の層間絶縁
膜１４３とに、エクステンション領域（ドレイン領域
Ｄ）上に形成されているコンタクトプラグ電極１４１ａ
の上面を露出する第３のコンタクトホール１５３ａを形
成する。第３のコンタクトホール１５３ａ内に、ドープ
した非晶質シリコン層により形成された第２のプラグ電
極１５４を形成する。第２のプラグ電極１５４の上面及
びその周囲の第３の層間絶縁膜１５１の上面に、例えば
タングステンにより形成されたＤＲＡＭ容量用の下部電
極１５５を形成する。ＤＲＡＭ容量用の下部電極１５５
の上に、例えば窒化シリコン膜により形成されたＤＲＡ
Ｍ用の誘電体層１５７を形成する。ＤＲＡＭ用の誘電体
層１５７上に、例えば窒化チタンにより形成されたＤＲ
ＡＭ用の上部電極層１６５を形成する。ＤＲＡＭ用のキ
ャパシタが形成される。
膜１４３とに、エクステンション領域（ドレイン領域
Ｄ）上に形成されているコンタクトプラグ電極１４１ａ
の上面を露出する第３のコンタクトホール１５３ａを形
成する。第３のコンタクトホール１５３ａ内に、ドープ
した非晶質シリコン層により形成された第２のプラグ電
極１５４を形成する。第２のプラグ電極１５４の上面及
びその周囲の第３の層間絶縁膜１５１の上面に、例えば
タングステンにより形成されたＤＲＡＭ容量用の下部電
極１５５を形成する。ＤＲＡＭ容量用の下部電極１５５
の上に、例えば窒化シリコン膜により形成されたＤＲＡ
Ｍ用の誘電体層１５７を形成する。ＤＲＡＭ用の誘電体
層１５７上に、例えば窒化チタンにより形成されたＤＲ
ＡＭ用の上部電極層１６５を形成する。ＤＲＡＭ用のキ
ャパシタが形成される。
【００５８】ＤＲＡＭ用のキャパシタ上を覆って第３の
層間絶縁膜１５１上に第４の層間絶縁膜１６１から第１
の層間絶縁膜１３２までを貫通する第４のコンタクトホ
ール１６３ｃを形成する。第４のコンタクトホール１６
３ｃは、論理回路部に形成されているトランジスタのソ
ース/ドレイン領域Ｓ／Ｄ（図２（Ｆ）では符号１２５
で示される。）またはその表層部に形成されている金属
シリサイド層１２７）の上面を露出する。
層間絶縁膜１５１上に第４の層間絶縁膜１６１から第１
の層間絶縁膜１３２までを貫通する第４のコンタクトホ
ール１６３ｃを形成する。第４のコンタクトホール１６
３ｃは、論理回路部に形成されているトランジスタのソ
ース/ドレイン領域Ｓ／Ｄ（図２（Ｆ）では符号１２５
で示される。）またはその表層部に形成されている金属
シリサイド層１２７）の上面を露出する。
【００５９】コンタクトホール１６３ｃの形成と同時
に、第４の層間絶縁膜１６１から第１の層間絶縁膜１３
２までを貫通する第５のコンタクトホール１６３ｄを形
成する。第５のコンタクトホール１６３ｄは、アナログ
容量部１００ｂに形成されているアナログ容量素子Ｃｐ
の下部電極１３０（またはその表層部に形成されている
金属シリサイド層）の上面を露出する。
に、第４の層間絶縁膜１６１から第１の層間絶縁膜１３
２までを貫通する第５のコンタクトホール１６３ｄを形
成する。第５のコンタクトホール１６３ｄは、アナログ
容量部１００ｂに形成されているアナログ容量素子Ｃｐ
の下部電極１３０（またはその表層部に形成されている
金属シリサイド層）の上面を露出する。
【００６０】同時に、第４の層間絶縁膜１６１からアナ
ログ容量素子Ｃｐ上に形成されたオフセット絶縁膜１１
１ｂまでを貫通する第６のコンタクトホール１６３ｂを
形成する。第６のコンタクトホール１６３ｂは、アナロ
グ容量素子Ｃｐの上部電極１０５ｂ上に形成されたバリ
アメタル層１０７ｂの上面の一部を露出する。第４から
第６までのコンタクトホール１６３ｃ，１６３ｄ及び１
６３ｂ中に例えばタングステンにより形成されたプラグ
電極１６４を埋める。第５の層間絶縁膜１６１上に、プ
ラグ電極１６４の上面と接触する第２の配線層１６５を
形成する。
ログ容量素子Ｃｐ上に形成されたオフセット絶縁膜１１
１ｂまでを貫通する第６のコンタクトホール１６３ｂを
形成する。第６のコンタクトホール１６３ｂは、アナロ
グ容量素子Ｃｐの上部電極１０５ｂ上に形成されたバリ
アメタル層１０７ｂの上面の一部を露出する。第４から
第６までのコンタクトホール１６３ｃ，１６３ｄ及び１
６３ｂ中に例えばタングステンにより形成されたプラグ
電極１６４を埋める。第５の層間絶縁膜１６１上に、プ
ラグ電極１６４の上面と接触する第２の配線層１６５を
形成する。
【００６１】以上の工程により、ＳＡＣ構造を有するＤ
ＲＡＭセル部１００ａと、アナログ容量部１００ｂと、
論理回路部１００ｃと、を同一基板上に形成することが
できる。
ＲＡＭセル部１００ａと、アナログ容量部１００ｂと、
論理回路部１００ｃと、を同一基板上に形成することが
できる。
【００６２】本実施の形態によれば、オフセット絶縁膜
堆積直後の高さが基板面内で一定ではない場合に、図２
（Ｂ）に示したように、オフセット絶縁膜の高い部分を
エッチングにより低くする。このため、図５（Ｈ）に示
したように、第１のオフセット絶縁膜１１１ａ、層間絶
縁膜１３２及び第２のオフセット絶縁膜１１１ｂの上面
が面一になる。図７（Ｋ）に示したように、ＳＡＣ構造
を形成するためのプラグ電極用の材料が層間絶縁膜上に
残ることがない。従って、ＳＡＣを含むＤＲＡＭセル部
と、アナログ容量素子Ｃｐを含むアナログ容量部と論理
回路を含む論理回路部とを同一基板上に集積化しても、
プラグ電極１４１ａ同士が短絡することを防止できる。
堆積直後の高さが基板面内で一定ではない場合に、図２
（Ｂ）に示したように、オフセット絶縁膜の高い部分を
エッチングにより低くする。このため、図５（Ｈ）に示
したように、第１のオフセット絶縁膜１１１ａ、層間絶
縁膜１３２及び第２のオフセット絶縁膜１１１ｂの上面
が面一になる。図７（Ｋ）に示したように、ＳＡＣ構造
を形成するためのプラグ電極用の材料が層間絶縁膜上に
残ることがない。従って、ＳＡＣを含むＤＲＡＭセル部
と、アナログ容量素子Ｃｐを含むアナログ容量部と論理
回路を含む論理回路部とを同一基板上に集積化しても、
プラグ電極１４１ａ同士が短絡することを防止できる。
【００６３】次に、本発明の第１の実施の形態の変形例
による半導体技術について、図９（Ａ）から図１１
（Ｆ）までを参照して説明する。尚、本変形例による半
導体技術において、第１の実施の形態による半導体技術
と同一の構成要素については、同じ参照番号を付して、
詳細な説明は省略する。
による半導体技術について、図９（Ａ）から図１１
（Ｆ）までを参照して説明する。尚、本変形例による半
導体技術において、第１の実施の形態による半導体技術
と同一の構成要素については、同じ参照番号を付して、
詳細な説明は省略する。
【００６４】図９（Ａ）に示すように、この変形例によ
る半導体技術においても、同一基板上に異なる素子が形
成される。第１の素子領域１００ａには、ＳＡＣ構造を
有するＤＲＡＭセル部が形成される。第２の素子領域１
００ｂ上には、アナログ容量部が形成される。第３の素
子領域１００ｃ上には、論理回路用のトランジスタを含
む論理回路部が形成される。
る半導体技術においても、同一基板上に異なる素子が形
成される。第１の素子領域１００ａには、ＳＡＣ構造を
有するＤＲＡＭセル部が形成される。第２の素子領域１
００ｂ上には、アナログ容量部が形成される。第３の素
子領域１００ｃ上には、論理回路用のトランジスタを含
む論理回路部が形成される。
【００６５】図９（Ａ）は、第１の実施の形態による半
導体技術を説明した際に参照した図２（Ａ）の状態から
数工程後の状態を示す。本変形例による半導体製造工程
では、図２（Ａ）と同じ状態から、オフセット絶縁膜の
高さ調整を行わずに、図２（Ｂ）から図４（Ｆ）に示す
工程と同様の工程を行った後に、シリコン基板１００の
全面に酸化シリコン膜により層間絶縁膜１３２を形成す
る。ＣＭＰ法により層間絶縁膜１３２を上面から研磨す
る。研磨の条件は、例えば、研磨剤として１シリカ２ｗ
ｔ％を含むＫＯＨを、ｐＨ１０に調整したスラリーを用
いる。この条件を用いると、窒化シリコンで形成された
オフセット絶縁膜１１１ａとスペーサ膜１１５ａとに対
して酸化シリコンにより形成された層間絶縁膜１３２を
選択的に研磨できる。
導体技術を説明した際に参照した図２（Ａ）の状態から
数工程後の状態を示す。本変形例による半導体製造工程
では、図２（Ａ）と同じ状態から、オフセット絶縁膜の
高さ調整を行わずに、図２（Ｂ）から図４（Ｆ）に示す
工程と同様の工程を行った後に、シリコン基板１００の
全面に酸化シリコン膜により層間絶縁膜１３２を形成す
る。ＣＭＰ法により層間絶縁膜１３２を上面から研磨す
る。研磨の条件は、例えば、研磨剤として１シリカ２ｗ
ｔ％を含むＫＯＨを、ｐＨ１０に調整したスラリーを用
いる。この条件を用いると、窒化シリコンで形成された
オフセット絶縁膜１１１ａとスペーサ膜１１５ａとに対
して酸化シリコンにより形成された層間絶縁膜１３２を
選択的に研磨できる。
【００６６】図９（Ｂ）に示すように、窒化シリコン膜
により形成されたオフセット絶縁膜１１１ｂ及びスペー
サ膜１１５ｂの上面において研磨を停止する。オフセッ
ト絶縁膜１１１ｂの上面が露出する。オフセット絶縁膜
１１１ｂに達した時点で研磨はストップする。次いで、
窒化シリコン膜と酸化シリコン膜との研磨の選択性が無
い研磨条件に変更する。例えば、燐酸とＫＯＨの混合ス
ラリーを用いれば、窒化シリコンと酸化シリコンとの研
磨速度が等しくできる。
により形成されたオフセット絶縁膜１１１ｂ及びスペー
サ膜１１５ｂの上面において研磨を停止する。オフセッ
ト絶縁膜１１１ｂの上面が露出する。オフセット絶縁膜
１１１ｂに達した時点で研磨はストップする。次いで、
窒化シリコン膜と酸化シリコン膜との研磨の選択性が無
い研磨条件に変更する。例えば、燐酸とＫＯＨの混合ス
ラリーを用いれば、窒化シリコンと酸化シリコンとの研
磨速度が等しくできる。
【００６７】図１０（Ｃ）に示すように、ＤＲＡＭセル
部１００ａ及び論理回路部１００ｃに形成されているオ
フセット絶縁膜１１１ａ及び１１１ｃの上面に達するま
で、層間絶縁膜１３２をエッチングする。この際、第２
のオフセット絶縁膜１１１ｂとスペーサ膜１１５ｂとを
同時にエッチングできる。多少のオーバエッチングが起
こっても特に問題はない。
部１００ａ及び論理回路部１００ｃに形成されているオ
フセット絶縁膜１１１ａ及び１１１ｃの上面に達するま
で、層間絶縁膜１３２をエッチングする。この際、第２
のオフセット絶縁膜１１１ｂとスペーサ膜１１５ｂとを
同時にエッチングできる。多少のオーバエッチングが起
こっても特に問題はない。
【００６８】図１０（Ｄ）に示すように、アナログ容量
部１００ｂと論理回路部１００ｃ上を覆い、第１の素子
領域１００ａ上の一部領域上に開口１６８ａを有するレ
ジストマスク１６８を形成する。積層構造体Ｇ１間に形
成されている層間絶縁膜１３２のうち一部領域上の層間
絶縁膜１３２を選択的に除去する。積層構造体Ｇ１間に
おいてシリコン基板１００（共通ソース領域ＣＳ及びド
レイン領域Ｄ）の表面が露出する。レジストマスク１６
８を除去する。層間絶縁膜１３２が除去された上記一部
の領域にシリコン基板１００まで達するコンタクトホー
ル１４０が形成される。
部１００ｂと論理回路部１００ｃ上を覆い、第１の素子
領域１００ａ上の一部領域上に開口１６８ａを有するレ
ジストマスク１６８を形成する。積層構造体Ｇ１間に形
成されている層間絶縁膜１３２のうち一部領域上の層間
絶縁膜１３２を選択的に除去する。積層構造体Ｇ１間に
おいてシリコン基板１００（共通ソース領域ＣＳ及びド
レイン領域Ｄ）の表面が露出する。レジストマスク１６
８を除去する。層間絶縁膜１３２が除去された上記一部
の領域にシリコン基板１００まで達するコンタクトホー
ル１４０が形成される。
【００６９】図１１（Ｅ）に示すように、シリコン基板
１００上に積層構造体Ｇ１及びＧ３と積層構造体Ｇ２
（アナログ容量素子Ｃｐ）を覆って、不純物がドープさ
れた非晶質シリコン膜１４１を３００ｎｍの厚さだけ形
成する。ＤＲＡＭセル部１００ａ及び論理回路部１００
ｃに形成されているオフセット絶縁膜１１１ａ、１１１
ｃをストッパとして、上記のドープした非晶質シリコン
層１４１をＣＭＰ法により研磨する。ドープした非晶質
シリコン層１４１を、オフセット絶縁膜１１１ａ、１１
１ｃの上面の高さまで除去する。図１１（Ｆ）に示すよ
うに、コンタクトホール１４０内にのみ不純物がドープ
された非晶質シリコン層１４１を残すことができる。一
方向に延在し、隣接する一対の積層構造体Ｇ１（ワード
線）間において、非晶質シリコン層１４１が分離でき
る。
１００上に積層構造体Ｇ１及びＧ３と積層構造体Ｇ２
（アナログ容量素子Ｃｐ）を覆って、不純物がドープさ
れた非晶質シリコン膜１４１を３００ｎｍの厚さだけ形
成する。ＤＲＡＭセル部１００ａ及び論理回路部１００
ｃに形成されているオフセット絶縁膜１１１ａ、１１１
ｃをストッパとして、上記のドープした非晶質シリコン
層１４１をＣＭＰ法により研磨する。ドープした非晶質
シリコン層１４１を、オフセット絶縁膜１１１ａ、１１
１ｃの上面の高さまで除去する。図１１（Ｆ）に示すよ
うに、コンタクトホール１４０内にのみ不純物がドープ
された非晶質シリコン層１４１を残すことができる。一
方向に延在し、隣接する一対の積層構造体Ｇ１（ワード
線）間において、非晶質シリコン層１４１が分離でき
る。
【００７０】尚、第１の実施の形態による半導体装置と
同様に、アナログ容量素子Ｃｐの下層電極１３０のうち
表面が露出している領域にシリサイド層１２７を形成す
ることもできる。シリサイド層を設けると、下層電極１
３０のシート抵抗を低減できるとともに、後に形成する
プラグ電極との間のコンタクト抵抗も低くできる。
同様に、アナログ容量素子Ｃｐの下層電極１３０のうち
表面が露出している領域にシリサイド層１２７を形成す
ることもできる。シリサイド層を設けると、下層電極１
３０のシート抵抗を低減できるとともに、後に形成する
プラグ電極との間のコンタクト抵抗も低くできる。
【００７１】図１１（Ｆ）は、第１の実施の形態による
半導体技術の図７（Ｋ）と同様の構造である。以後、第
１の実施の形態による半導体製造工程と同様の工程を経
て半導体装置を形成することができる。
半導体技術の図７（Ｋ）と同様の構造である。以後、第
１の実施の形態による半導体製造工程と同様の工程を経
て半導体装置を形成することができる。
【００７２】以上の工程により、同一基板上の第１の素
子領域１００ａにＳＡＣ構造を有するＤＲＡＭセル部が
形成されるとともに、第２の素子領域１００ｂ上にアナ
ログ容量素子Ｃｐを含むアナログ容量部が形成され、か
つ、第３の素子領域１００ｃ上に論理回路用のトランジ
スタを含む論理回路部を形成することができる。
子領域１００ａにＳＡＣ構造を有するＤＲＡＭセル部が
形成されるとともに、第２の素子領域１００ｂ上にアナ
ログ容量素子Ｃｐを含むアナログ容量部が形成され、か
つ、第３の素子領域１００ｃ上に論理回路用のトランジ
スタを含む論理回路部を形成することができる。
【００７３】本変形例によれば、オフセット絶縁膜堆積
直後の高さが基板面内で一定ではない場合に、オフセッ
ト絶縁膜の高い部分をエッチングにより低くする。この
ため、第１のオフセット絶縁膜１１１ａ、層間絶縁膜１
３２及び第２のオフセット絶縁膜１１１ｂの上面が面一
になる。ＳＡＣ構造を形成するためのプラグ電極用の材
料が層間絶縁膜上に残ることがない。従って、ＳＡＣを
含むＤＲＡＭセル部と、アナログ容量素子Ｃｐを含むア
ナログ容量部と論理回路を含む論理回路部とを同一基板
上に集積化しても、プラグ電極１４１ａ同士が短絡する
ことを防止できる。
直後の高さが基板面内で一定ではない場合に、オフセッ
ト絶縁膜の高い部分をエッチングにより低くする。この
ため、第１のオフセット絶縁膜１１１ａ、層間絶縁膜１
３２及び第２のオフセット絶縁膜１１１ｂの上面が面一
になる。ＳＡＣ構造を形成するためのプラグ電極用の材
料が層間絶縁膜上に残ることがない。従って、ＳＡＣを
含むＤＲＡＭセル部と、アナログ容量素子Ｃｐを含むア
ナログ容量部と論理回路を含む論理回路部とを同一基板
上に集積化しても、プラグ電極１４１ａ同士が短絡する
ことを防止できる。
【００７４】次に、本発明の第２の実施の形態による半
導体技術について図１２から図１７までを参照して説明
する。
導体技術について図１２から図１７までを参照して説明
する。
【００７５】本実施の形態による半導体技術は、スタテ
ィック・ラム（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）を含むＳＲＡＭセル部
と論理回路部とフラッシュメモリセル部とを混載させた
半導体集積回路（フラッシュ・マイコン）に関するもの
である。図１２は、フラッシュ・マイコンの平面図であ
り、図１３（Ａ）から図１７（Ｉ）は、フラッシュ・マ
イコンの製造工程を示す断面図であり、図１２のＸＩＩ
ａ−ＸＩＩａ'線に沿う断面図である。
ィック・ラム（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）を含むＳＲＡＭセル部
と論理回路部とフラッシュメモリセル部とを混載させた
半導体集積回路（フラッシュ・マイコン）に関するもの
である。図１２は、フラッシュ・マイコンの平面図であ
り、図１３（Ａ）から図１７（Ｉ）は、フラッシュ・マ
イコンの製造工程を示す断面図であり、図１２のＸＩＩ
ａ−ＸＩＩａ'線に沿う断面図である。
【００７６】図１２に示すように、フラッシュ・マイコ
ンは、２次元平面に形成されるシリコン基板２００の表
面上に第１の素子領域（ＳＲＡＭセル部）２００ａと、
第２の素子領域２００ｂ（フラッシュメモリセル部）と
第３の素子領域（論理回路部）２００ｃとを有してい
る。ＳＲＡＭセル部２００ａには、主としてＳＲＡＭが
形成される。フラッシュメモリセル部２００ｂは、主と
してフラッシュメモリが形成される。論理回路部２００
ｃには主として論理回路が形成される。
ンは、２次元平面に形成されるシリコン基板２００の表
面上に第１の素子領域（ＳＲＡＭセル部）２００ａと、
第２の素子領域２００ｂ（フラッシュメモリセル部）と
第３の素子領域（論理回路部）２００ｃとを有してい
る。ＳＲＡＭセル部２００ａには、主としてＳＲＡＭが
形成される。フラッシュメモリセル部２００ｂは、主と
してフラッシュメモリが形成される。論理回路部２００
ｃには主として論理回路が形成される。
【００７７】ＳＲＡＭセル部２００ａは、活性領域１９
１ａと、それを横切るゲート電極を含む積層構造体Ｇ１
と、積層構造体Ｇ１の両側に形成されるソース／ドレイ
ン領域Ｓ／Ｄが形成されている。図においては、それぞ
れに２つのゲート電極が含まれる一対の積層構造体Ｇ１
とそれぞれの積層構造体Ｇ１の両側に形成されたソース
及びドレイン電極Ｓ／Ｄとにより、１つのセル内に４つ
のＭＯＳＦＥＴ：Ｔｒが形成されている。
１ａと、それを横切るゲート電極を含む積層構造体Ｇ１
と、積層構造体Ｇ１の両側に形成されるソース／ドレイ
ン領域Ｓ／Ｄが形成されている。図においては、それぞ
れに２つのゲート電極が含まれる一対の積層構造体Ｇ１
とそれぞれの積層構造体Ｇ１の両側に形成されたソース
及びドレイン電極Ｓ／Ｄとにより、１つのセル内に４つ
のＭＯＳＦＥＴ：Ｔｒが形成されている。
【００７８】フラッシュメモリセル部２００ｂには、一
方向（図１２のＸ方向）に延在するストライプ状の多数
の不純物拡散領域Ｆと、不純物拡散領域Ｆ上に形成され
行列状に整列して多数形成された島状の蓄積ゲート１９
０ｂとを有する。さらに、蓄積ゲート１９０ｂ上を通
り、不純物拡散領域Ｆと交差する方向に延在する制御ゲ
ート電極ＣＧが形成されている。論理回路部２００ｃに
は、活性領域１９０ｃ上に、トランジスタのゲート電極
を含む積層構造体Ｇ３と、その両側に形成されたソース
及びドレイン領域Ｓ／Ｄとが設けられている。
方向（図１２のＸ方向）に延在するストライプ状の多数
の不純物拡散領域Ｆと、不純物拡散領域Ｆ上に形成され
行列状に整列して多数形成された島状の蓄積ゲート１９
０ｂとを有する。さらに、蓄積ゲート１９０ｂ上を通
り、不純物拡散領域Ｆと交差する方向に延在する制御ゲ
ート電極ＣＧが形成されている。論理回路部２００ｃに
は、活性領域１９０ｃ上に、トランジスタのゲート電極
を含む積層構造体Ｇ３と、その両側に形成されたソース
及びドレイン領域Ｓ／Ｄとが設けられている。
【００７９】第１の活性領域１９０ａ（第１の素子領域
２００ａ内に形成される）上と、蓄積ゲート１９０ｂ上
と、ソース／ドレイン領域Ｓ／Ｄ上（第２の素子領域２
００ｂ及び第３の素子領域２００ｃ内に形成される）と
に、プラグ電極形成用のコンタクトホールを形成するた
めのマスクが形成される。それぞれの領域にコンタクト
ホールを形成するために、マスクには、マスク開口部１
９５、１９７及び１９６が形成される。コンタクトホー
ルは、矩形の形状を有する。
２００ａ内に形成される）上と、蓄積ゲート１９０ｂ上
と、ソース／ドレイン領域Ｓ／Ｄ上（第２の素子領域２
００ｂ及び第３の素子領域２００ｃ内に形成される）と
に、プラグ電極形成用のコンタクトホールを形成するた
めのマスクが形成される。それぞれの領域にコンタクト
ホールを形成するために、マスクには、マスク開口部１
９５、１９７及び１９６が形成される。コンタクトホー
ルは、矩形の形状を有する。
【００８０】ところで、図１に示すＤＲＡＭセル部にお
いて、コンタクトホール形成用のマスクパターンに設け
られている開口の形状は、一方向に延在する連続したラ
イン状であった。これに対して、図１２に示すＳＲＡＭ
セル部とフラッシュメモリセル部とにコンタクトホール
を形成するために用いられるマスクパターンの開口の形
状は、ライン状ではなく例えば矩形である。この開口
が、Ｘ方向及びＹ方向に断続的に並ぶ。
いて、コンタクトホール形成用のマスクパターンに設け
られている開口の形状は、一方向に延在する連続したラ
イン状であった。これに対して、図１２に示すＳＲＡＭ
セル部とフラッシュメモリセル部とにコンタクトホール
を形成するために用いられるマスクパターンの開口の形
状は、ライン状ではなく例えば矩形である。この開口
が、Ｘ方向及びＹ方向に断続的に並ぶ。
【００８１】以下、半導体装置の製造工程について説明
する。ｐ型の導電性を有するシリコン基板２００（基板
の抵抗率が約１０Ω・ｃｍ、主面が（１００）面）の表
面を厚さ１０ｎｍほど熱酸化する。その後、ＣＶＤ法に
より厚さ１１２ｎｍの窒化シリコン膜を堆積する。レジ
ストマスクを用いて、素子分離領域を形成するための領
域における窒化シリコン膜／酸化シリコン膜を除去す
る。レジストマスクを除去した後に、素子領域上の窒化
シリコン膜と酸化シリコン膜をマスクとして、素子分離
領域のシリコン基板２００の表面を３００ｎｍ程度の深
さまでエッチングする。熱酸化法（８５０℃，厚さ１０
ｎｍ）とＣＶＤ法とにより、厚さ５０ｎｍの酸化シリコ
ン膜を形成した後に、窒化シリコン膜をストッパとして
酸化シリコン膜をＣＭＰ法により研磨する。
する。ｐ型の導電性を有するシリコン基板２００（基板
の抵抗率が約１０Ω・ｃｍ、主面が（１００）面）の表
面を厚さ１０ｎｍほど熱酸化する。その後、ＣＶＤ法に
より厚さ１１２ｎｍの窒化シリコン膜を堆積する。レジ
ストマスクを用いて、素子分離領域を形成するための領
域における窒化シリコン膜／酸化シリコン膜を除去す
る。レジストマスクを除去した後に、素子領域上の窒化
シリコン膜と酸化シリコン膜をマスクとして、素子分離
領域のシリコン基板２００の表面を３００ｎｍ程度の深
さまでエッチングする。熱酸化法（８５０℃，厚さ１０
ｎｍ）とＣＶＤ法とにより、厚さ５０ｎｍの酸化シリコ
ン膜を形成した後に、窒化シリコン膜をストッパとして
酸化シリコン膜をＣＭＰ法により研磨する。
【００８２】次いで、窒化シリコン膜を剥離することに
より、素子分離領域２０１ａ、２０１ｂ及び２０１ｃを
形成する。これらの素子分離領域により第１から第３ま
での素子領域２００ａ、２００ｂ及び２００ｃが画定さ
れる。レジストマスクを用いてシリコン基板２００内の
所定の領域に対して選択的にイオン注入をする。イオン
注入により、活性領域を内包するウェル領域を形成する
とともに、ＭＯＳＦＥＴのしきい値の制御を行う。
より、素子分離領域２０１ａ、２０１ｂ及び２０１ｃを
形成する。これらの素子分離領域により第１から第３ま
での素子領域２００ａ、２００ｂ及び２００ｃが画定さ
れる。レジストマスクを用いてシリコン基板２００内の
所定の領域に対して選択的にイオン注入をする。イオン
注入により、活性領域を内包するウェル領域を形成する
とともに、ＭＯＳＦＥＴのしきい値の制御を行う。
【００８３】シリコン基板２００の表面を９００℃で熱
酸化して、厚さ１０ｎｍのトンネル酸化膜２２５を形成
する。トンネル酸化膜２２５上に、Ｐをドーピングした
厚さ９０ｎｍの非晶質シリコン膜２２７を堆積する。次
いで、非晶質シリコン膜２２７上にＯＮＯ膜（ＣＶＤ法
により形成した酸化シリコン膜（厚さ９ｎｍ）と、ＣＶ
Ｄ法により形成した窒化シリコン膜（厚さ９ｎｍ）と、
９５０℃で熱酸化した酸化シリコン膜（厚さ３ｎｍ）と
の積層構造により構成される）を形成する。
酸化して、厚さ１０ｎｍのトンネル酸化膜２２５を形成
する。トンネル酸化膜２２５上に、Ｐをドーピングした
厚さ９０ｎｍの非晶質シリコン膜２２７を堆積する。次
いで、非晶質シリコン膜２２７上にＯＮＯ膜（ＣＶＤ法
により形成した酸化シリコン膜（厚さ９ｎｍ）と、ＣＶ
Ｄ法により形成した窒化シリコン膜（厚さ９ｎｍ）と、
９５０℃で熱酸化した酸化シリコン膜（厚さ３ｎｍ）と
の積層構造により構成される）を形成する。
【００８４】次いで、第２の素子領域２００ｂ（フラッ
シュメモリセル部）に、図１２のＸ方向に延在するスト
ライプ状のマスクパターンを形成する。このマスクパタ
ーンを用いて、トンネル酸化膜２２５と非晶質シリコン
膜２２７とＯＮＯ膜２２３と除去する。フラッシュメモ
リセル部２００ｂにＸ方向に延びるストライプ状の蓄積
ゲートパターンが残る。
シュメモリセル部）に、図１２のＸ方向に延在するスト
ライプ状のマスクパターンを形成する。このマスクパタ
ーンを用いて、トンネル酸化膜２２５と非晶質シリコン
膜２２７とＯＮＯ膜２２３と除去する。フラッシュメモ
リセル部２００ｂにＸ方向に延びるストライプ状の蓄積
ゲートパターンが残る。
【００８５】シリコン基板２００上のＳＲＡＭセル部２
００ａと論理回路部２００ｃとの上に、厚さ２ｎｍのゲ
ート絶縁膜２０３を熱酸化法により７５０℃で形成す
る。この際、フラッシュメモリセル部２００ｂにおける
蓄積ゲートパターン上にはＯＮＯ膜２２３が形成されて
いるために酸化されず、その厚さがほとんど変わらな
い。シリコン基板２００上に、厚さ１００ｎｍの非晶質
シリコン膜２０５を堆積する。ＮＭＯＳ領域にはイオン
種をＰとして、加速エネルギー１０ｋｅＶ、ドーズ量
５．０×１０15ｃｍ-2の条件でイオン注入を行う。ＰＭ
ＯＳ領域には、イオン種をＢとして、加速エネルギー３
ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオン
注入を行う。これにより、非晶質シリコン膜２０５に導
電性を付与する。
００ａと論理回路部２００ｃとの上に、厚さ２ｎｍのゲ
ート絶縁膜２０３を熱酸化法により７５０℃で形成す
る。この際、フラッシュメモリセル部２００ｂにおける
蓄積ゲートパターン上にはＯＮＯ膜２２３が形成されて
いるために酸化されず、その厚さがほとんど変わらな
い。シリコン基板２００上に、厚さ１００ｎｍの非晶質
シリコン膜２０５を堆積する。ＮＭＯＳ領域にはイオン
種をＰとして、加速エネルギー１０ｋｅＶ、ドーズ量
５．０×１０15ｃｍ-2の条件でイオン注入を行う。ＰＭ
ＯＳ領域には、イオン種をＢとして、加速エネルギー３
ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオン
注入を行う。これにより、非晶質シリコン膜２０５に導
電性を付与する。
【００８６】シリコン基板２００全面に、厚さ５ｎｍの
窒化タングステン膜と厚さ５０ｎｍのタングステン膜と
からなるバリアメタル層２０７と、厚さ２００ｎｍのＳ
ＡＣ用のオフセット絶縁膜（窒化シリコン膜）２１１と
を積層する。これらの積層構造を、平面視同一の形状に
パターニングする。図１３（Ａ）に示すように、ＳＲＡ
Ｍ部２００ａ上に、積層構造体Ｇ１（ゲート電極層２０
５ａ／バリアメタル層２０７ａ／オフセット絶縁膜２１
１ａ）が形成される。論理回路部２００ｃ上の論理回路
部にトランジスタのゲート電極を含む積層構造体Ｇ３
（ゲート電極層２０５ｃ／バリアメタル層２０７ｃ／オ
フセット絶縁膜２１１ｃ）が形成される。フラッシュメ
モリセル部２００ｂのトンネル酸化膜２２５上に、積層
構造体Ｇ２（非晶質シリコン膜２２７／ＯＮＯ膜２２３
／ゲート電極層２０５ｂ／バリアメタル層２０７ｂ／オ
フセット絶縁膜２１１ｂ）が形成される。前の工程にお
いてストライプ状に形成された蓄積電極構造が、この工
程により島状の蓄積電極に加工される。制御電極ＣＧ
（ゲート電極層２０５ｂ／バリアメタル層２０７ｂ／オ
フセット絶縁膜２１１を含む）は、図１２に示すように
上下方向に延在するように形成される。
窒化タングステン膜と厚さ５０ｎｍのタングステン膜と
からなるバリアメタル層２０７と、厚さ２００ｎｍのＳ
ＡＣ用のオフセット絶縁膜（窒化シリコン膜）２１１と
を積層する。これらの積層構造を、平面視同一の形状に
パターニングする。図１３（Ａ）に示すように、ＳＲＡ
Ｍ部２００ａ上に、積層構造体Ｇ１（ゲート電極層２０
５ａ／バリアメタル層２０７ａ／オフセット絶縁膜２１
１ａ）が形成される。論理回路部２００ｃ上の論理回路
部にトランジスタのゲート電極を含む積層構造体Ｇ３
（ゲート電極層２０５ｃ／バリアメタル層２０７ｃ／オ
フセット絶縁膜２１１ｃ）が形成される。フラッシュメ
モリセル部２００ｂのトンネル酸化膜２２５上に、積層
構造体Ｇ２（非晶質シリコン膜２２７／ＯＮＯ膜２２３
／ゲート電極層２０５ｂ／バリアメタル層２０７ｂ／オ
フセット絶縁膜２１１ｂ）が形成される。前の工程にお
いてストライプ状に形成された蓄積電極構造が、この工
程により島状の蓄積電極に加工される。制御電極ＣＧ
（ゲート電極層２０５ｂ／バリアメタル層２０７ｂ／オ
フセット絶縁膜２１１を含む）は、図１２に示すように
上下方向に延在するように形成される。
【００８７】図１３（Ｂ）に示す状態では、オフセット
絶縁膜２１１ａ及び２１１ｃの上面に比べて、オフセッ
ト絶縁膜２１１ｂの上面の高さが１０５ｎｍほど高くな
っている。
絶縁膜２１１ａ及び２１１ｃの上面に比べて、オフセッ
ト絶縁膜２１１ｂの上面の高さが１０５ｎｍほど高くな
っている。
【００８８】フラッシュメモリセル部２００ｂ上にのみ
開口２０８ａを形成され、ＳＲＡＭセル部２００ａ及び
論理回路部２００ｃ上を被覆するレジストマスク２０８
を形成する。オフセット絶縁膜２１１ｂの上面の高さ
が、オフセット絶縁膜２１１ａ及び２１１ｃの上面とほ
ぼ等しい高さになるまで、オフセット絶縁膜２１１ｂを
エッチングする。オフセット絶縁膜２１１ｂ上面の方
が、オフセット絶縁膜２１１ａ、２１１ｃの上面より低
くなるまでエッチングを続けても良い。
開口２０８ａを形成され、ＳＲＡＭセル部２００ａ及び
論理回路部２００ｃ上を被覆するレジストマスク２０８
を形成する。オフセット絶縁膜２１１ｂの上面の高さ
が、オフセット絶縁膜２１１ａ及び２１１ｃの上面とほ
ぼ等しい高さになるまで、オフセット絶縁膜２１１ｂを
エッチングする。オフセット絶縁膜２１１ｂ上面の方
が、オフセット絶縁膜２１１ａ、２１１ｃの上面より低
くなるまでエッチングを続けても良い。
【００８９】図１４（Ｃ）に示す構造に至る工程につい
て説明する。シリコン基板２００上にスルー注入用の膜
として厚さ２ｎｍの酸化膜を７５０℃で形成した後、Ｎ
ＭＯＳ領域に対して、イオン種としてＡｓを用い、加速
エネルギー７ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の
条件でイオン注入（エクステンション領域形成用のイオ
ン注入）を行う。次いで、イオン種をＢとし、加速エネ
ルギー１０ｋｅＶ、ドーズ量４．０×１０13ｃｍ-2の条
件でイオン注入（ポケット注入領域形成用のイオン注
入）を行う。
て説明する。シリコン基板２００上にスルー注入用の膜
として厚さ２ｎｍの酸化膜を７５０℃で形成した後、Ｎ
ＭＯＳ領域に対して、イオン種としてＡｓを用い、加速
エネルギー７ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の
条件でイオン注入（エクステンション領域形成用のイオ
ン注入）を行う。次いで、イオン種をＢとし、加速エネ
ルギー１０ｋｅＶ、ドーズ量４．０×１０13ｃｍ-2の条
件でイオン注入（ポケット注入領域形成用のイオン注
入）を行う。
【００９０】ＰＭＯＳ領域に対して、イオン種としてＢ
Ｆ2 +を用い、加速エネルギー２ｋｅＶ、ドーズ量１．０
×１０15ｃｍ-2の条件でイオン注入（エクステンション
領域形成用のイオン注入）を行い、次いで、イオン種を
Ａｓとし、加速エネルギー１００ｋｅＶ、ドーズ量４．
０×１０13ｃｍ-2の条件でイオン注入（ポケット注入領
域形成用のイオン注入）を行う。
Ｆ2 +を用い、加速エネルギー２ｋｅＶ、ドーズ量１．０
×１０15ｃｍ-2の条件でイオン注入（エクステンション
領域形成用のイオン注入）を行い、次いで、イオン種を
Ａｓとし、加速エネルギー１００ｋｅＶ、ドーズ量４．
０×１０13ｃｍ-2の条件でイオン注入（ポケット注入領
域形成用のイオン注入）を行う。
【００９１】その後、厚さ２０ｎｍの窒化シリコン膜
と、厚さ３０ｎｍの酸化シリコン膜とを堆積し、異方性
エッチングを行うことにより、積層構造体Ｇ１及びＧ３
の側壁にスペーサ膜（側壁絶縁膜）２１５ａ及び２１５
ｃを残す。この際、フラッシュメモリセル部２００ｂの
エクステンション領域が、後の工程でシリサイド化され
るのを防止するために、フラッシュメモリセル部２００
ｂ上をレジストマスクで被覆した状態で異方性エッチン
グを行う。
と、厚さ３０ｎｍの酸化シリコン膜とを堆積し、異方性
エッチングを行うことにより、積層構造体Ｇ１及びＧ３
の側壁にスペーサ膜（側壁絶縁膜）２１５ａ及び２１５
ｃを残す。この際、フラッシュメモリセル部２００ｂの
エクステンション領域が、後の工程でシリサイド化され
るのを防止するために、フラッシュメモリセル部２００
ｂ上をレジストマスクで被覆した状態で異方性エッチン
グを行う。
【００９２】次いで、ＮＭＯＳ領域に対して、イオン種
をＰとし、加速エネルギー１５ｋｅＶ、ドーズ量５．０
×１０15ｃｍ-2の条件でソース／ドレイン領域形成用の
イオン注入を行う。ＰＭＯＳ領域に対しては、イオン種
をＢとし、加速エネルギー５ｋｅＶ、ドーズ量２．０×
１０15ｃｍ-2の条件でイオン注入を行う。上記のレジス
トマスクを除去する。例えばＲＴＡ法を用い、１０２５
℃で３秒間のアニールを行うことにより、エクステンシ
ョン領域２２１ａ、２２１ｂ及び２２１ｃとポケット注
入領域２２３ａ、２２３ｂ及び２２３ｃとソース／ドレ
イン領域２２５ａ及び２２５ｃとを形成する。
をＰとし、加速エネルギー１５ｋｅＶ、ドーズ量５．０
×１０15ｃｍ-2の条件でソース／ドレイン領域形成用の
イオン注入を行う。ＰＭＯＳ領域に対しては、イオン種
をＢとし、加速エネルギー５ｋｅＶ、ドーズ量２．０×
１０15ｃｍ-2の条件でイオン注入を行う。上記のレジス
トマスクを除去する。例えばＲＴＡ法を用い、１０２５
℃で３秒間のアニールを行うことにより、エクステンシ
ョン領域２２１ａ、２２１ｂ及び２２１ｃとポケット注
入領域２２３ａ、２２３ｂ及び２２３ｃとソース／ドレ
イン領域２２５ａ及び２２５ｃとを形成する。
【００９３】次いで、例えばスパッタリング法を用い
て、シリコン基板２００上に厚さ１０ｎｍのコバルト金
属層を形成し、５００℃で３０秒間のアニール処理を行
う。ＳＲＡＭセル部２００ａ上に形成されたソース／ド
レイン領域２２５ａの表層部と論理回路部２００ｃ上に
形成されたソース／ドレイン領域２２５ｃの表層部とを
シリサイド化する。シリコン酸化膜上の未反応のコバル
ト金属層を選択的に除去した後に、８４０℃で３０秒間
のアニールを行う。ソース／ドレイン領域２２５ａとソ
ース／ドレイン領域２２５ｃとに、コバルトシリサイド
層２２８ａと２２８ｃとが形成される。
て、シリコン基板２００上に厚さ１０ｎｍのコバルト金
属層を形成し、５００℃で３０秒間のアニール処理を行
う。ＳＲＡＭセル部２００ａ上に形成されたソース／ド
レイン領域２２５ａの表層部と論理回路部２００ｃ上に
形成されたソース／ドレイン領域２２５ｃの表層部とを
シリサイド化する。シリコン酸化膜上の未反応のコバル
ト金属層を選択的に除去した後に、８４０℃で３０秒間
のアニールを行う。ソース／ドレイン領域２２５ａとソ
ース／ドレイン領域２２５ｃとに、コバルトシリサイド
層２２８ａと２２８ｃとが形成される。
【００９４】第１の実施の形態による半導体製造工程と
同様に、ＳＲＡＭセル部２００ａ及び論理回路部２００
ｃ上を覆い、フラッシュメモリセル部２００ｂ上に開口
を有するレジストマスクを形成する。このレジストマス
クを用いて、フラッシュメモリセル部２００ｂに形成さ
れている窒化シリコン膜と酸化シリコン膜とを異方性エ
ッチングにより除去する。積層構造体Ｇ２の側壁上にス
ペーサ膜２１５ｂが残る。
同様に、ＳＲＡＭセル部２００ａ及び論理回路部２００
ｃ上を覆い、フラッシュメモリセル部２００ｂ上に開口
を有するレジストマスクを形成する。このレジストマス
クを用いて、フラッシュメモリセル部２００ｂに形成さ
れている窒化シリコン膜と酸化シリコン膜とを異方性エ
ッチングにより除去する。積層構造体Ｇ２の側壁上にス
ペーサ膜２１５ｂが残る。
【００９５】図１４（Ｄ）に示すように、シリコン基板
２００の全面に、プラズマＣＶＤ法により厚さ５００ｎ
ｍの層間絶縁膜２３２（酸化シリコン膜）を堆積する。
層間絶縁膜２３２は、積層構造体Ｇ１からＧ３までを覆
ってその表面がほぼ平坦になるような条件で層間絶縁膜
２３２を形成する。窒化シリコン膜との選択性を有する
条件で、ＣＭＰ法により層間絶縁膜２３２を上面から削
る。オフセット絶縁膜２１１ａ、２１１ｂ及び２１１ｃ
の上面に達すると、スペーサ層２１５ａ、２１５ｂ及び
２１５ｃの上面も露出する。ここ時点において研磨処理
が自動的に停止される。この際、フラッシュメモリセル
部２００ｂのオフセット絶縁膜２１１ｂの上面も上記の
工程において、オフセット絶縁膜２１１ａ及び２１１ｃ
の上面と同じ高さに調整したため、それぞれのオフセッ
ト絶縁膜２１１ａ、２１１ｂ及び２１１ｃの上面がほぼ
同時に露出する。尚、オフセット絶縁膜２１１ｂの上面
をオフセット絶縁膜２１１ａ及び２１１１ｃの上面の高
さよりも低くまでエッチングした場合には、オフセット
絶縁膜２１１ｂの上部に層間絶縁膜２３２が残るが、そ
の後の工程において、特に問題にはならない。
２００の全面に、プラズマＣＶＤ法により厚さ５００ｎ
ｍの層間絶縁膜２３２（酸化シリコン膜）を堆積する。
層間絶縁膜２３２は、積層構造体Ｇ１からＧ３までを覆
ってその表面がほぼ平坦になるような条件で層間絶縁膜
２３２を形成する。窒化シリコン膜との選択性を有する
条件で、ＣＭＰ法により層間絶縁膜２３２を上面から削
る。オフセット絶縁膜２１１ａ、２１１ｂ及び２１１ｃ
の上面に達すると、スペーサ層２１５ａ、２１５ｂ及び
２１５ｃの上面も露出する。ここ時点において研磨処理
が自動的に停止される。この際、フラッシュメモリセル
部２００ｂのオフセット絶縁膜２１１ｂの上面も上記の
工程において、オフセット絶縁膜２１１ａ及び２１１ｃ
の上面と同じ高さに調整したため、それぞれのオフセッ
ト絶縁膜２１１ａ、２１１ｂ及び２１１ｃの上面がほぼ
同時に露出する。尚、オフセット絶縁膜２１１ｂの上面
をオフセット絶縁膜２１１ａ及び２１１１ｃの上面の高
さよりも低くまでエッチングした場合には、オフセット
絶縁膜２１１ｂの上部に層間絶縁膜２３２が残るが、そ
の後の工程において、特に問題にはならない。
【００９６】図１２および図１５（Ｆ）に示すように、
コンタクトプラグ用のコンタクトホールを形成するため
の領域に開口１９５、１９７及び１９５ｃを有するレジ
ストマスク２３０を形成する。このレジストマスク２３
０を用いて、積層構造体Ｇ１、Ｇ２及びＧ３間に形成さ
れている層間絶縁膜２３２ａ、２３２ｂ及び２３２ｃを
除去する。コバルトシリサイド層２２８ａ及び２２８ｃ
の上面を露出するとともに、エクステンション領域２２
１ｂの上面をも露出するコンタクトホール２３５ａ、２
３５ｂ及び２３５ｃが形成される。コンタクトホール２
３５ａは、積層構造体Ｇ１に隣接して形成され、一部領
域において積層構造体Ｇ１の側壁に形成されているスペ
ーサ膜２１５ａと自己整合して形成される。コンタクト
ホール２３５ｂは、積層構造体Ｇ２に隣接して形成さ
れ、通常のマスク合わせ工程により積層構造体Ｇ２と位
置合わせされる。コンタクトホール２３５ｃは、積層構
造体Ｇ３に隣接して形成され、一部領域において積層構
造体Ｇ３の側壁に形成されているスペーサ膜２１５ｃと
自己整合してＳＡＣ構造が形成される。
コンタクトプラグ用のコンタクトホールを形成するため
の領域に開口１９５、１９７及び１９５ｃを有するレジ
ストマスク２３０を形成する。このレジストマスク２３
０を用いて、積層構造体Ｇ１、Ｇ２及びＧ３間に形成さ
れている層間絶縁膜２３２ａ、２３２ｂ及び２３２ｃを
除去する。コバルトシリサイド層２２８ａ及び２２８ｃ
の上面を露出するとともに、エクステンション領域２２
１ｂの上面をも露出するコンタクトホール２３５ａ、２
３５ｂ及び２３５ｃが形成される。コンタクトホール２
３５ａは、積層構造体Ｇ１に隣接して形成され、一部領
域において積層構造体Ｇ１の側壁に形成されているスペ
ーサ膜２１５ａと自己整合して形成される。コンタクト
ホール２３５ｂは、積層構造体Ｇ２に隣接して形成さ
れ、通常のマスク合わせ工程により積層構造体Ｇ２と位
置合わせされる。コンタクトホール２３５ｃは、積層構
造体Ｇ３に隣接して形成され、一部領域において積層構
造体Ｇ３の側壁に形成されているスペーサ膜２１５ｃと
自己整合してＳＡＣ構造が形成される。
【００９７】尚、図１５（Ｆ）に示すように、コンタク
トホール２３５ｃ内において、スペーサ膜２１５ｃの側
壁に層間絶縁膜２３２ｃ'が残るが、後の工程で特に問
題はない。
トホール２３５ｃ内において、スペーサ膜２１５ｃの側
壁に層間絶縁膜２３２ｃ'が残るが、後の工程で特に問
題はない。
【００９８】図１５（Ｇ）に示すように、コンタクトホ
ール２３５ａ、２３５ｂ及び２３５ｃ内に、バリアメタ
ル層２４１ａ（Ｔｉ層（厚さ１０ｎｍ）/ＴｉＮ層（厚
さ２０ｎｍ））とタングステン層２４２ａ（２００ｎ
ｍ）とを堆積する。バリアメタル層２４１ａとタングス
テン層２４２ａとがコンタクトホール内に埋まるととも
に、さらに層間絶縁膜２３２ａ、２３２ｂ及び２３２ｃ
上に形成され、その上面は、ほぼ平坦になる。
ール２３５ａ、２３５ｂ及び２３５ｃ内に、バリアメタ
ル層２４１ａ（Ｔｉ層（厚さ１０ｎｍ）/ＴｉＮ層（厚
さ２０ｎｍ））とタングステン層２４２ａ（２００ｎ
ｍ）とを堆積する。バリアメタル層２４１ａとタングス
テン層２４２ａとがコンタクトホール内に埋まるととも
に、さらに層間絶縁膜２３２ａ、２３２ｂ及び２３２ｃ
上に形成され、その上面は、ほぼ平坦になる。
【００９９】図１６（Ｈ）に示すように、オフセット絶
縁膜２１１ａ、２１１ｂ及び２１１１ｃをストッパとし
て、上記のバリアメタル層２４１ａとタングステン層２
４２ａとをＣＭＰ法により研磨する。ＣＭＰ法により研
磨することで、バリアメタル層２４１ａとタングステン
層２４２ａとが、積層構造体Ｇ１、Ｇ２及びＧ３の上面
まで擦り切られてコンタクトホール２３５ａ、２３５ｂ
及び２３５ｃ内にのみ残る。プラグ電極２４１ａ／２４
２ａが、積層構造体Ｇ１、Ｇ２及びＧ３間において分離
される。
縁膜２１１ａ、２１１ｂ及び２１１１ｃをストッパとし
て、上記のバリアメタル層２４１ａとタングステン層２
４２ａとをＣＭＰ法により研磨する。ＣＭＰ法により研
磨することで、バリアメタル層２４１ａとタングステン
層２４２ａとが、積層構造体Ｇ１、Ｇ２及びＧ３の上面
まで擦り切られてコンタクトホール２３５ａ、２３５ｂ
及び２３５ｃ内にのみ残る。プラグ電極２４１ａ／２４
２ａが、積層構造体Ｇ１、Ｇ２及びＧ３間において分離
される。
【０１００】図１７（Ｉ）に示すように、第１の実施の
形態において説明した工程と同様の工程により、積層構
造体Ｇ１、Ｇ２及びＧ３とを覆って、層間絶縁膜２３２
上に別の層間絶縁膜２５１を形成する。別の層間絶縁膜
２５１（或いは層間絶縁膜２５１及び層間絶縁膜２３
２）内に第２のコンタクトホール２４３ａ、２４３ｂ及
び２４３ｃを形成する。第２のコンタクトホール内にプ
ラグ電極２４５ａ、２４５ｂ及び２４５ｃを形成し、層
間絶縁膜２４１上に配線層２４７ａ、２４７ｂ及び２４
７ｃを形成する。配線層２４７ａ、２４７ｂ及び２４７
ｃは、シリコン基板２００内に形成されたコバルトシリ
サイド層２２８ａ、２２８ｃ又は不純物拡散領域２２１
ｂと接続される。
形態において説明した工程と同様の工程により、積層構
造体Ｇ１、Ｇ２及びＧ３とを覆って、層間絶縁膜２３２
上に別の層間絶縁膜２５１を形成する。別の層間絶縁膜
２５１（或いは層間絶縁膜２５１及び層間絶縁膜２３
２）内に第２のコンタクトホール２４３ａ、２４３ｂ及
び２４３ｃを形成する。第２のコンタクトホール内にプ
ラグ電極２４５ａ、２４５ｂ及び２４５ｃを形成し、層
間絶縁膜２４１上に配線層２４７ａ、２４７ｂ及び２４
７ｃを形成する。配線層２４７ａ、２４７ｂ及び２４７
ｃは、シリコン基板２００内に形成されたコバルトシリ
サイド層２２８ａ、２２８ｃ又は不純物拡散領域２２１
ｂと接続される。
【０１０１】本実施の形態による半導体技術によれば、
オフセット絶縁膜堆積直後の高さが基板面内で一定でな
い場合において、層間絶縁膜の上面とオフセット絶縁膜
の上面とを基板面内において面一にすることができる。
ＳＲＡＭセル部と、ＳＡＣを含むフラッシュメモリセル
部と、論理回路を含む論理回路部と、を同一基板上に集
積化しても、ＳＡＣ構造を形成するためのプラグ電極用
の材料が層間絶縁膜上に残ることがない。従って、プラ
グ電極の短絡を防止することができる。
オフセット絶縁膜堆積直後の高さが基板面内で一定でな
い場合において、層間絶縁膜の上面とオフセット絶縁膜
の上面とを基板面内において面一にすることができる。
ＳＲＡＭセル部と、ＳＡＣを含むフラッシュメモリセル
部と、論理回路を含む論理回路部と、を同一基板上に集
積化しても、ＳＡＣ構造を形成するためのプラグ電極用
の材料が層間絶縁膜上に残ることがない。従って、プラ
グ電極の短絡を防止することができる。
【０１０２】次に、本発明の第２の実施の形態の変形例
による半導体技術について、図１８（Ａ）から図２０
（Ｆ）までを参照して説明する。本変形例による半導体
技術は、第２の実施の形態による半導体技術と同様に、
ＳＲＡＭセル部と論理回路部とフラッシュメモリセル部
とを同一基板上に混載した半導体集積回路技術に関す
る。第２の実施の形態による半導体技術と同一の構成要
素に関しては、第２の実施の形態による半導体技術にお
いて付した符号に１００を足した符号を付して、その詳
細な説明は省略する。
による半導体技術について、図１８（Ａ）から図２０
（Ｆ）までを参照して説明する。本変形例による半導体
技術は、第２の実施の形態による半導体技術と同様に、
ＳＲＡＭセル部と論理回路部とフラッシュメモリセル部
とを同一基板上に混載した半導体集積回路技術に関す
る。第２の実施の形態による半導体技術と同一の構成要
素に関しては、第２の実施の形態による半導体技術にお
いて付した符号に１００を足した符号を付して、その詳
細な説明は省略する。
【０１０３】図１８（Ａ）以下は、本変形例による製造
工程を説明するための断面図である。第２の実施の形態
による半導体技術と同様に、第１の素子領域３００ａに
ＳＲＡＭセル部が、第２の素子領域３００ｂにフラッシ
ュメモリセル部が、第３の素子領域３００ｃに論理回路
部が形成される。
工程を説明するための断面図である。第２の実施の形態
による半導体技術と同様に、第１の素子領域３００ａに
ＳＲＡＭセル部が、第２の素子領域３００ｂにフラッシ
ュメモリセル部が、第３の素子領域３００ｃに論理回路
部が形成される。
【０１０４】まず、ｐ型シリコン基板３００（抵抗率１
０Ω・ｃｍ、（１００）面を主面とする）を１００ｎｍ
の厚さまで熱酸化した後に、ＣＶＤ法により厚さ１１２
ｎｍの窒化シリコン膜をシリコン基板３００上に堆積す
る。レジストマスクを用いて素子分離領域の窒化シリコ
ン膜と酸化シリコン膜とを除去する。レジストマスクを
除去した後に、素子領域上の窒化シリコン膜と酸化シリ
コン膜とをマスクとして用い、素子分離領域のシリコン
を３００ｎｍ程度エッチングする。８５０℃で熱酸化す
ることにより厚さ１０ｎｍの熱酸化膜を形成し、次い
で、ＣＶＤ法によりシリコン酸化膜を厚さ５５０ｎｍだ
け形成する。その後、窒化シリコン膜をエッチングスト
ッパとして用い、酸化シリコン膜をＣＭＰ法により研磨
する。窒化シリコン膜を剥離することにより、素子分離
領域３０１（３０１ａ、３０１ｂ、３０１ｃ）を形成す
る。
０Ω・ｃｍ、（１００）面を主面とする）を１００ｎｍ
の厚さまで熱酸化した後に、ＣＶＤ法により厚さ１１２
ｎｍの窒化シリコン膜をシリコン基板３００上に堆積す
る。レジストマスクを用いて素子分離領域の窒化シリコ
ン膜と酸化シリコン膜とを除去する。レジストマスクを
除去した後に、素子領域上の窒化シリコン膜と酸化シリ
コン膜とをマスクとして用い、素子分離領域のシリコン
を３００ｎｍ程度エッチングする。８５０℃で熱酸化す
ることにより厚さ１０ｎｍの熱酸化膜を形成し、次い
で、ＣＶＤ法によりシリコン酸化膜を厚さ５５０ｎｍだ
け形成する。その後、窒化シリコン膜をエッチングスト
ッパとして用い、酸化シリコン膜をＣＭＰ法により研磨
する。窒化シリコン膜を剥離することにより、素子分離
領域３０１（３０１ａ、３０１ｂ、３０１ｃ）を形成す
る。
【０１０５】レジストマスクを用いてシリコン基板３０
０に選択的にイオン注入を行い、ウェルを形成するとと
もに、ＭＯＳＦＥＴのしきい値コントロールを行う。フ
ラッシュメモリセル部を含む第３の素子領域３０３ｃ上
に、トンネル酸化膜３２５を９００℃で厚さ１０ｎｍだ
け形成する。次いで、Ｐをドープした厚さ９０ｎｍの非
晶質シリコン膜３２７を堆積した後、ＯＮＯ膜３２８を
形成する。ＯＮＯ膜３２８は、ＣＶＤ法により形成した
厚さ６ｎｍの酸化シリコン膜と、同じくＣＶＤ法により
形成した厚さ９ｎｍの窒化シリコン膜と、９５０℃で熱
酸化された厚さ３ｎｍの酸化シリコン膜との積層膜によ
り形成されている。フラッシュメモリセル部３００ｂ上
に図１２に示すように、Ｘ方向に延在するストライプ状
のレジストマスクを形成する。レジストマスクは複数本
平行に配置される。ＳＲＡＭセル部３００ａ及び論理回
路部３００ｃ上に形成されたトンネル酸化膜３２５と非
晶質シリコン膜３２７とＯＮＯ膜３２８とをエッチング
により除去する。この際、フラッシュメモリセル部３０
０ｂにおいては、図１２に示すようにＸ方向に延びる平
行なストライプ状の蓄積ゲートが形成される。尚、１８
（Ａ）は、トンネル酸化膜３２５と非晶質シリコン層３
２７とＯＮＯ膜３２８と非晶質シリコン層３０５ｂとバ
リアメタル層３０７ｂと絶縁膜２１１との積層造が残っ
ている領域の断面を示している。ストライプ状のパター
ン間においては、これらの積層が除去される。
０に選択的にイオン注入を行い、ウェルを形成するとと
もに、ＭＯＳＦＥＴのしきい値コントロールを行う。フ
ラッシュメモリセル部を含む第３の素子領域３０３ｃ上
に、トンネル酸化膜３２５を９００℃で厚さ１０ｎｍだ
け形成する。次いで、Ｐをドープした厚さ９０ｎｍの非
晶質シリコン膜３２７を堆積した後、ＯＮＯ膜３２８を
形成する。ＯＮＯ膜３２８は、ＣＶＤ法により形成した
厚さ６ｎｍの酸化シリコン膜と、同じくＣＶＤ法により
形成した厚さ９ｎｍの窒化シリコン膜と、９５０℃で熱
酸化された厚さ３ｎｍの酸化シリコン膜との積層膜によ
り形成されている。フラッシュメモリセル部３００ｂ上
に図１２に示すように、Ｘ方向に延在するストライプ状
のレジストマスクを形成する。レジストマスクは複数本
平行に配置される。ＳＲＡＭセル部３００ａ及び論理回
路部３００ｃ上に形成されたトンネル酸化膜３２５と非
晶質シリコン膜３２７とＯＮＯ膜３２８とをエッチング
により除去する。この際、フラッシュメモリセル部３０
０ｂにおいては、図１２に示すようにＸ方向に延びる平
行なストライプ状の蓄積ゲートが形成される。尚、１８
（Ａ）は、トンネル酸化膜３２５と非晶質シリコン層３
２７とＯＮＯ膜３２８と非晶質シリコン層３０５ｂとバ
リアメタル層３０７ｂと絶縁膜２１１との積層造が残っ
ている領域の断面を示している。ストライプ状のパター
ン間においては、これらの積層が除去される。
【０１０６】レジストマスクを除去した後、ＳＲＡＭセ
ル部３００ａと論理回路部３００ｃとの上に、７５０℃
での熱酸化により、厚さ２ｎｍのゲート絶縁膜３０３を
形成する。この際、ＯＮＯ膜３２８上は、ほとんど酸化
されない。シリコン基板３００上に、厚さ１００ｎｍの
非晶質シリコン膜３０５を堆積した後、ＮＭＯＳ領域に
対しては、イオン種としてＰを用い、加速エネルギー１
０ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオ
ン注入を行う。ＰＭＯＳ領域に対しては、イオン種とし
てＢを用い、加速エネルギー３ｋｅＶ、ドーズ量５．０
×１０15ｃｍ-2の条件でイオン注入を行う。次いで、シ
リコン基板３００上に、厚さ５ｎｍの窒化タングステン
層と、その上に形成された厚さ５０ｎｍのタングステン
層とにより形成されたバリアメタル層３０７を形成す
る。バリアメタル層３０７上に、窒化シリコン膜により
形成され、後の工程でオフセット絶縁膜となる絶縁膜３
１１を形成する。
ル部３００ａと論理回路部３００ｃとの上に、７５０℃
での熱酸化により、厚さ２ｎｍのゲート絶縁膜３０３を
形成する。この際、ＯＮＯ膜３２８上は、ほとんど酸化
されない。シリコン基板３００上に、厚さ１００ｎｍの
非晶質シリコン膜３０５を堆積した後、ＮＭＯＳ領域に
対しては、イオン種としてＰを用い、加速エネルギー１
０ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオ
ン注入を行う。ＰＭＯＳ領域に対しては、イオン種とし
てＢを用い、加速エネルギー３ｋｅＶ、ドーズ量５．０
×１０15ｃｍ-2の条件でイオン注入を行う。次いで、シ
リコン基板３００上に、厚さ５ｎｍの窒化タングステン
層と、その上に形成された厚さ５０ｎｍのタングステン
層とにより形成されたバリアメタル層３０７を形成す
る。バリアメタル層３０７上に、窒化シリコン膜により
形成され、後の工程でオフセット絶縁膜となる絶縁膜３
１１を形成する。
【０１０７】図１８（Ａ）に示すように、フラッシュメ
モリセル部３００ｂの絶縁膜３１１上面は、ＳＲＡＭセ
ル部３００ａ及び論理回路部３００ｃ上の絶縁膜３１１
上面に比べて１０５ｎｍ程度高くなる。
モリセル部３００ｂの絶縁膜３１１上面は、ＳＲＡＭセ
ル部３００ａ及び論理回路部３００ｃ上の絶縁膜３１１
上面に比べて１０５ｎｍ程度高くなる。
【０１０８】図１８（Ｂ）に示すように、ＳＲＡＭセル
部３００ａ及び論理回路部３００ｃ上を覆い、フラッシ
ュメモリセル部３００ｂ上に開口３２８ａを有するレジ
ストマスク３２８を形成する。フラッシュメモリセル部
３００ｂ上の絶縁膜３１１がＳＲＡＭセル部３００ａ及
び論理回路部３００ｃ上に形成された絶縁膜３１１の上
面とほぼ等しい高さになるまで、絶縁膜３１１をエッチ
ングする。レジストマスク３２８を除去する。尚、フラ
ッシュメモリセル部３００ｂに形成されている絶縁膜３
１１の上面が、ＳＲＡＭセル部３００ａ及び論理回路部
３００ｃに形成されている絶縁膜３１１の上面よりも低
くなるまで第２の素子領域３００ｂに形成されている絶
縁膜３１１をエッチングしてもよい。
部３００ａ及び論理回路部３００ｃ上を覆い、フラッシ
ュメモリセル部３００ｂ上に開口３２８ａを有するレジ
ストマスク３２８を形成する。フラッシュメモリセル部
３００ｂ上の絶縁膜３１１がＳＲＡＭセル部３００ａ及
び論理回路部３００ｃ上に形成された絶縁膜３１１の上
面とほぼ等しい高さになるまで、絶縁膜３１１をエッチ
ングする。レジストマスク３２８を除去する。尚、フラ
ッシュメモリセル部３００ｂに形成されている絶縁膜３
１１の上面が、ＳＲＡＭセル部３００ａ及び論理回路部
３００ｃに形成されている絶縁膜３１１の上面よりも低
くなるまで第２の素子領域３００ｂに形成されている絶
縁膜３１１をエッチングしてもよい。
【０１０９】レジストマスクを用いて絶縁膜３１１を加
工する。図１９（Ｃ）に示すように、ＳＲＡＭセル部３
００ａに、オフセット絶縁膜３１１ａとバリアメタル層
３０７ａと非晶質シリコン層３０５ａとの積層構造体Ｇ
１が形成される。フラッシュメモリセル部３００ｂに、
オフセット絶縁膜３１１ｂとバリアメタル層３０７ｂと
非晶質シリコン層３０５ｂとの積層構造体Ｇ２が形成さ
れる。論理回路部３００ｃに、オフセット絶縁膜３１１
ｃとバリアメタル層３０７ｃと非晶質シリコン層３０５
ｃとの積層構造体Ｇ３が形成される。
工する。図１９（Ｃ）に示すように、ＳＲＡＭセル部３
００ａに、オフセット絶縁膜３１１ａとバリアメタル層
３０７ａと非晶質シリコン層３０５ａとの積層構造体Ｇ
１が形成される。フラッシュメモリセル部３００ｂに、
オフセット絶縁膜３１１ｂとバリアメタル層３０７ｂと
非晶質シリコン層３０５ｂとの積層構造体Ｇ２が形成さ
れる。論理回路部３００ｃに、オフセット絶縁膜３１１
ｃとバリアメタル層３０７ｃと非晶質シリコン層３０５
ｃとの積層構造体Ｇ３が形成される。
【０１１０】ＳＲＡＭセル部３００ａ及び論理回路部３
００ｃに形成される積層構造体Ｇ１及びＧ３と、フラッ
シュメモリセル部３００ｂに形成される積層構造体Ｇ２
とを同時に形成することができる。図１２に示すよう
に、フラッシュメモリセル部３００ａでは、図面のＹ方
向に延びるストライプ状の制御電極ＣＧが形成される。
００ｃに形成される積層構造体Ｇ１及びＧ３と、フラッ
シュメモリセル部３００ｂに形成される積層構造体Ｇ２
とを同時に形成することができる。図１２に示すよう
に、フラッシュメモリセル部３００ａでは、図面のＹ方
向に延びるストライプ状の制御電極ＣＧが形成される。
【０１１１】図１９（Ｄ）に至る工程を説明する。シリ
コン基板３００上に、７５０℃での熱酸化法により厚さ
２ｎｍのスルー酸化膜を形成する。その後、ＮＭＯＳ領
域に対しては、イオン種をＡｓとし、加速エネルギー７
ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の条件でエクス
テンション領域形成用のイオン注入を行い、次いで、イ
オン種をＢとし、加速エネルギー１０ｋｅＶ、ドーズ量
４．０×１０13ｃｍ-2の条件で、ポケット注入領域形成
用のイオン注入を行う。
コン基板３００上に、７５０℃での熱酸化法により厚さ
２ｎｍのスルー酸化膜を形成する。その後、ＮＭＯＳ領
域に対しては、イオン種をＡｓとし、加速エネルギー７
ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の条件でエクス
テンション領域形成用のイオン注入を行い、次いで、イ
オン種をＢとし、加速エネルギー１０ｋｅＶ、ドーズ量
４．０×１０13ｃｍ-2の条件で、ポケット注入領域形成
用のイオン注入を行う。
【０１１２】ＰＭＯＳ領域に対しては、イオン種をＢと
し、加速エネルギー２ｋｅＶ、ドーズ量１．０ｘ１０15
ｃｍ-2の条件で、エクステンション領域用のイオン注入
を行い、次いで、イオン種をＡｓとし、加速エネルギー
を１００ｋｅＶ、ドーズ量を４．０×１０13ｃｍ-2の条
件でポケット領域用のイオン注入を行う。その後、厚さ
２０ｎｍの窒化シリコン膜と、厚さ３０ｎｍの酸化シリ
コン膜とを堆積する。窒化シリコン膜と酸化シリコン膜
とを異方性エッチングすることにより、積層構造体Ｇ１
及びＧ３の側壁にスペーサ膜３１５ａ及び３１５ｃを残
す。この際、フラッシュメモリセル部３００ｂにおいて
は、エクステンション領域が、後の工程でシリサイド化
されるのを防ぐため、フラッシュメモリセル部３００ｂ
上をレジストマスクで被覆した状態で異方性エッチング
を行う。
し、加速エネルギー２ｋｅＶ、ドーズ量１．０ｘ１０15
ｃｍ-2の条件で、エクステンション領域用のイオン注入
を行い、次いで、イオン種をＡｓとし、加速エネルギー
を１００ｋｅＶ、ドーズ量を４．０×１０13ｃｍ-2の条
件でポケット領域用のイオン注入を行う。その後、厚さ
２０ｎｍの窒化シリコン膜と、厚さ３０ｎｍの酸化シリ
コン膜とを堆積する。窒化シリコン膜と酸化シリコン膜
とを異方性エッチングすることにより、積層構造体Ｇ１
及びＧ３の側壁にスペーサ膜３１５ａ及び３１５ｃを残
す。この際、フラッシュメモリセル部３００ｂにおいて
は、エクステンション領域が、後の工程でシリサイド化
されるのを防ぐため、フラッシュメモリセル部３００ｂ
上をレジストマスクで被覆した状態で異方性エッチング
を行う。
【０１１３】ＮＭＯＳ領域に対しては、イオン種をＰと
し、加速エネルギー１５ｋｅＶ、ドーズ量５．０×１０
15ｃｍ-2の条件でイオン注入を行う。ＰＭＯＳ領域に対
しては、イオン種をＢとし、加速エネルギー５ｋｅＶ、
ドーズ量２．０×１０15ｃｍ -2の条件でイオン注入を行
う。レジストマスクを除去する。その後、ＲＴＡ法によ
り、１０２５℃、３秒間の熱処理を行い、ソース／ドレ
イン領域３２５ａ及び３２５ｃを形成する。
し、加速エネルギー１５ｋｅＶ、ドーズ量５．０×１０
15ｃｍ-2の条件でイオン注入を行う。ＰＭＯＳ領域に対
しては、イオン種をＢとし、加速エネルギー５ｋｅＶ、
ドーズ量２．０×１０15ｃｍ -2の条件でイオン注入を行
う。レジストマスクを除去する。その後、ＲＴＡ法によ
り、１０２５℃、３秒間の熱処理を行い、ソース／ドレ
イン領域３２５ａ及び３２５ｃを形成する。
【０１１４】厚さ１０ｎｍのコバルト層を、スパッタリ
ング法を用いて基板上に形成する。５００℃で３０秒間
のアニールを行い、ＳＲＡＭセル部３００ａと論理回路
部３００ｃとに形成されているソース／ドレイン領域３
２５ａと３２５ｃとの表層部をシリサイド化する。更
に、未反応のコバルト層を選択的に除去する。その後、
８４０℃、３０秒間のアニール処理を行う。ＳＲＡＭセ
ル部３００ａと論理回路部３００ｃに、それぞれ形成さ
れたソース／ドレイン領域３２５ａ及び３２５ｃの表層
部に、コバルトシリサイド層３１７ａ及び３１７ｃが形
成される。
ング法を用いて基板上に形成する。５００℃で３０秒間
のアニールを行い、ＳＲＡＭセル部３００ａと論理回路
部３００ｃとに形成されているソース／ドレイン領域３
２５ａと３２５ｃとの表層部をシリサイド化する。更
に、未反応のコバルト層を選択的に除去する。その後、
８４０℃、３０秒間のアニール処理を行う。ＳＲＡＭセ
ル部３００ａと論理回路部３００ｃに、それぞれ形成さ
れたソース／ドレイン領域３２５ａ及び３２５ｃの表層
部に、コバルトシリサイド層３１７ａ及び３１７ｃが形
成される。
【０１１５】第２の実施の形態による半導体製造工程と
同様に、ＳＲＡＭセル部３００ａ及び論理回路部３００
ｃ上を覆い、フラッシュメモリセル部３００ｂ上に開口
を有するレジストマスクを形成する。レジストマスクを
用いて、フラッシュメモリセル部３００ｂに形成されて
いる上記の窒化シリコン膜と酸化シリコン膜とを異方性
エッチングにより除去する。図１９（Ｄ）に示すよう
に、積層構造体Ｇ３の側壁上にスペーサ膜３１５ｂが残
る。レジストマスクを除去する。
同様に、ＳＲＡＭセル部３００ａ及び論理回路部３００
ｃ上を覆い、フラッシュメモリセル部３００ｂ上に開口
を有するレジストマスクを形成する。レジストマスクを
用いて、フラッシュメモリセル部３００ｂに形成されて
いる上記の窒化シリコン膜と酸化シリコン膜とを異方性
エッチングにより除去する。図１９（Ｄ）に示すよう
に、積層構造体Ｇ３の側壁上にスペーサ膜３１５ｂが残
る。レジストマスクを除去する。
【０１１６】図２０（Ｅ）に示すように、シリコン基板
３００全面に、プラズマＣＶＤ法により厚さ５００ｎｍ
の酸化シリコン膜により形成された層間絶縁膜３３２を
堆積する。層間絶縁膜３３２は、積層構造体Ｇ１、Ｇ２
及びＧ３上を覆う。層間絶縁膜３３２の上面がほぼ平坦
になる。
３００全面に、プラズマＣＶＤ法により厚さ５００ｎｍ
の酸化シリコン膜により形成された層間絶縁膜３３２を
堆積する。層間絶縁膜３３２は、積層構造体Ｇ１、Ｇ２
及びＧ３上を覆う。層間絶縁膜３３２の上面がほぼ平坦
になる。
【０１１７】ＣＭＰ法により窒化シリコン膜との選択性
をとって層間絶縁膜３３２を上面から研磨する。図２０
（Ｆ）に示すように、オフセット絶縁膜３１１ａから３
１１ｃまでの上面が露出した時点で研磨を停止する。前
の工程において、オフセット絶縁膜３１１ａから３１１
ｃまでの上面の高さを揃えたので、各オフセット絶縁膜
の上面はほぼ同時に露出する。オーバーエッチング量が
少なくてすむ。この状態で、層間絶縁膜３３２の上面
と、オフセット絶縁膜３１１ａ、３１１ｂ及び３１１ｃ
の上面と、スペーサ膜３１５ａ、３１５ｂ及び３１５ｃ
の上面と、がほぼ面一になる。
をとって層間絶縁膜３３２を上面から研磨する。図２０
（Ｆ）に示すように、オフセット絶縁膜３１１ａから３
１１ｃまでの上面が露出した時点で研磨を停止する。前
の工程において、オフセット絶縁膜３１１ａから３１１
ｃまでの上面の高さを揃えたので、各オフセット絶縁膜
の上面はほぼ同時に露出する。オーバーエッチング量が
少なくてすむ。この状態で、層間絶縁膜３３２の上面
と、オフセット絶縁膜３１１ａ、３１１ｂ及び３１１ｃ
の上面と、スペーサ膜３１５ａ、３１５ｂ及び３１５ｃ
の上面と、がほぼ面一になる。
【０１１８】尚、フラッシュメモリセル部３００ｂに形
成されているオフセット絶縁膜３１１ｂの上面がＳＲＡ
Ｍセル部３００ａ又は論理回路部３００ｃに形成されて
いるオフセット絶縁膜３１１ａ又は３１１ｃの上面より
も低く形成されている場合には、オフセット絶縁膜３１
１ｂの上部に層間絶縁膜３３２が残るが、その後の工程
において特に問題となることはない。
成されているオフセット絶縁膜３１１ｂの上面がＳＲＡ
Ｍセル部３００ａ又は論理回路部３００ｃに形成されて
いるオフセット絶縁膜３１１ａ又は３１１ｃの上面より
も低く形成されている場合には、オフセット絶縁膜３１
１ｂの上部に層間絶縁膜３３２が残るが、その後の工程
において特に問題となることはない。
【０１１９】その後は、第２の実施の形態において図１
５（Ｆ）から図１７（Ｉ）までを参照して説明した工程
と同様の工程を行えば良い。
５（Ｆ）から図１７（Ｉ）までを参照して説明した工程
と同様の工程を行えば良い。
【０１２０】本変形例による半導体技術によれば、オフ
セット絶縁膜堆積直後の高さが基板面内で一定でない場
合において、層間絶縁膜の上面とオフセット絶縁膜の上
面とを基板面内において面一にすることができる。ＳＲ
ＡＭセル部と、ＳＡＣを含むフラッシュメモリセル部
と、論理回路を含む論理回路部と、を同一基板上に集積
化しても、ＳＡＣ構造を形成するためのプラグ電極用の
材料が層間絶縁膜上に残ることがない。従って、プラグ
電極の短絡を防止することができる。
セット絶縁膜堆積直後の高さが基板面内で一定でない場
合において、層間絶縁膜の上面とオフセット絶縁膜の上
面とを基板面内において面一にすることができる。ＳＲ
ＡＭセル部と、ＳＡＣを含むフラッシュメモリセル部
と、論理回路を含む論理回路部と、を同一基板上に集積
化しても、ＳＡＣ構造を形成するためのプラグ電極用の
材料が層間絶縁膜上に残ることがない。従って、プラグ
電極の短絡を防止することができる。
【０１２１】尚、本変形例による半導体技術では、層間
絶縁膜の平坦化工程の前に、素子領域間において高さの
異なる絶縁膜の上面を、高さが等しくなるように調整し
てから、ゲート電極などの積層構造を形成した。その代
わりに、以下に説明する工程を用いても良い。
絶縁膜の平坦化工程の前に、素子領域間において高さの
異なる絶縁膜の上面を、高さが等しくなるように調整し
てから、ゲート電極などの積層構造を形成した。その代
わりに、以下に説明する工程を用いても良い。
【０１２２】第１の実施の形態の変形例による半導体技
術において説明したように、まず、図１２（Ａ）に示す
状態からオフセット絶縁膜を含む積層構造を形成する。
次いで、層間絶縁膜を形成する。層間絶縁膜を例えば窒
化シリコンに対して酸化シリコンを選択的に研磨する条
件で、一番高い上面を有するオフセット絶縁膜の上面ま
で研磨する。ここで、窒化シリコンと酸化シリコンとを
同時に研磨又はエッチングできる条件に変えて、一番低
い上面を有するオフセット絶縁膜の上面まで層間絶縁膜
とオフセット絶縁膜とを除去し、図２０（Ｆ）に示す状
態にする。その後は、本変形例による半導体技術と同様
の工程を用いれば良い。
術において説明したように、まず、図１２（Ａ）に示す
状態からオフセット絶縁膜を含む積層構造を形成する。
次いで、層間絶縁膜を形成する。層間絶縁膜を例えば窒
化シリコンに対して酸化シリコンを選択的に研磨する条
件で、一番高い上面を有するオフセット絶縁膜の上面ま
で研磨する。ここで、窒化シリコンと酸化シリコンとを
同時に研磨又はエッチングできる条件に変えて、一番低
い上面を有するオフセット絶縁膜の上面まで層間絶縁膜
とオフセット絶縁膜とを除去し、図２０（Ｆ）に示す状
態にする。その後は、本変形例による半導体技術と同様
の工程を用いれば良い。
【０１２３】また、上記の各実施の形態においては、同
一基板上に３種類の異なる素子を形成する場合について
説明したが、２種類の異なる素子又は３種類以上の異な
る素子を同一基板上に形成する場合においても、各素子
のオフセット絶縁膜の上面の高さが合うように調整すれ
ば、層間絶縁膜の上面とオフセット絶縁膜の上面とを面
一にすることが可能である。
一基板上に３種類の異なる素子を形成する場合について
説明したが、２種類の異なる素子又は３種類以上の異な
る素子を同一基板上に形成する場合においても、各素子
のオフセット絶縁膜の上面の高さが合うように調整すれ
ば、層間絶縁膜の上面とオフセット絶縁膜の上面とを面
一にすることが可能である。
【０１２４】以上、実施の形態に沿って本発明を説明し
たが、本発明はこれらに制限されるものではない。その
他、種々の変更、改良、組み合わせが可能なことは当業
者に自明であろう。
たが、本発明はこれらに制限されるものではない。その
他、種々の変更、改良、組み合わせが可能なことは当業
者に自明であろう。
【０１２５】尚、本願明細書に記載されている発明に関
して、特許請求の範囲に記載した発明と併せて、以下に
付記する発明についても抽出可能である。 （付記１）主面内に第１の領域と第２の領域とが画定さ
れた半導体基板と、前記半導体基板の主面の前記第１の
領域の一部の上に形成され、基板側から順番に導電膜と
絶縁膜とが積層された第１の積層構造と、前記半導体基
板の主面の前記第２の領域上に形成された第１の下地膜
と、該第１の下地膜の上に形成され、基板側から順番に
導電膜と絶縁膜とが積層された第２の積層構造であっ
て、前記第１の積層構造の絶縁膜と前記第２の積層構造
の絶縁膜とが同一材料で形成され、前記半導体基板の主
面から前記第２の積層構造の上面までの高さが、前記半
導体基板の主面から前記第１の積層構造の上面までの高
さと等しいかまたはそれよりも低い前記第２の積層構造
とを有する半導体装置。（１） （付記２）さらに、前記半導体基板の主面上に形成され
た層間絶縁膜であって、該層間絶縁膜の上面が前記第１
の積層構造の上面と同一の平面を画定している前記層間
絶縁膜と、前記第１の領域上の前記層間絶縁膜に形成さ
れた複数のコンタクトホールと、前記コンタクトホール
内に埋め込まれた導電性プラグであって、該導電性プラ
グの上面が前記平面に整合している前記導電性プラグと
を有する付記１に記載の半導体装置。（２） （付記３）さらに、前記第１の積層構造と前記第２の積
層構造との側壁に形成されたサイドウォールスペーサと
を有する付記１又は２に記載の半導体装置。（３） （付記４）前記第１の下地膜が、キャパシタの下部電極
と誘電体膜とを含む付記１から３までのいずれか１に記
載の半導体装置。（４） （付記５）前記第１の下地膜が、フローティングゲート
電極と第２の絶縁膜とを含む付記１から３までのいずれ
か１に記載の半導体装置。（５） （付記６）（ａ）第１の領域と第２の領域とが画定され
た半導体基板を準備する工程と、（ｂ）前記半導体基板
の前記第２の領域上に、第１の下地膜を形成する工程
と、（ｃ）前記第１の領域上及び前記第１の下地膜の上
に、第１の導電膜を形成する工程と、（ｄ）前記第１の
導電膜の上に、第１の絶縁膜を形成する工程と、（ｅ）
少なくとも前記第１の導電膜と第１の絶縁膜との２層を
パターニングし、前記第１の領域上においては、前記半
導体基板の上に、前記第１の導電膜の一部と前記第１の
絶縁膜の一部とが積層された第１の積層構造を残し、前
記第２の領域上においては前記第１の下地膜の上に、前
記第１の導電膜の一部と前記第１の絶縁膜の一部とが積
層された第２の積層構造を残す工程と、（ｆ）前記第２
の積層構造の上面が前記第１の積層構造の上面と等しい
高さ、もしくは該第１の積層構造の上面よりも低くなる
ように、前記第２の積層構造を薄くする工程とを含む半
導体装置の製造方法。（６） （付記７）（ａ）第１の領域と第２の領域とが画定され
た半導体基板を準備する工程と、（ｂ）前記半導体基板
の前記第２の領域上に、第１の下地膜を形成する工程
と、（ｃ）前記第１の領域上及び前記第１の下地膜の上
に、第１の導電膜を形成する工程と、（ｄ）前記第１の
導電膜の上に、第１の絶縁膜を形成する工程と、（ｅ）
前記第２の領域上の前記第１の絶縁膜の上面が、前記第
１の領域上の前記第１の絶縁膜の上面と等しい高さ、も
しくは該第１の絶縁膜の上面よりも低くなるように、前
記第２の領域上の前記第１の絶縁膜を薄くする工程と、
（ｆ）少なくとも前記第１の導電膜と第１の絶縁膜との
２層をパターニングし、前記第１の領域上においては、
前記半導体基板の上に、前記第１の導電膜の一部と前記
第１の絶縁膜の一部とが積層された第１の積層構造を残
し、前記第２の領域上においては前記第１の下地膜の上
に、前記第１の導電膜の一部と前記第１の絶縁膜の一部
とが積層された第２の積層構造を残す工程とを含む半導
体装置の製造方法。（７） （付記８）さらに、（ｇ）前記第１の積層構造及び第２
の積層構造を覆うように、前記半導体基板の主面上に層
間絶縁膜を形成する工程と、（ｈ）前記第１の積層構造
の上面が露出するまで、前記層間絶縁膜を削り、該層間
絶縁膜の上面を平坦化する工程と、（ｉ）前記第１の領
域上の前記層間絶縁膜に、複数のコンタクトホールを形
成する工程と、（ｊ）前記コンタクトホール内を埋め込
むように、前記層間絶縁膜、前記第１の積層構造、及び
前記第２の積層構造の上に第２の導電膜を形成する工程
と、（ｋ）前記第１の積層構造の上面が露出するまで、
前記第２の導電膜を削り、前記コンタクトホール内に前
記第２の導電膜の一部を残す工程とを有する付記６又は
７に記載の半導体装置の製造方法。 （付記９）（ａ）第１の領域と第２の領域とが画定され
た半導体基板を準備する工程と、（ｂ）前記半導体基板
の前記第２の領域上に、第１の下地膜を形成する工程
と、（ｃ）前記第１の領域上及び前記第１の下地膜の上
に、第１の導電膜を形成する工程と、（ｄ）前記第１の
導電膜の上に、第１の絶縁膜を形成する工程と、（ｅ）
少なくとも前記第１の導電膜と第１の絶縁膜との２層を
パターニングし、前記第１の領域上においては、前記半
導体基板の上に、前記第１の導電膜の一部と前記第１の
絶縁膜の一部とが積層された第１の積層構造を残し、前
記第２の領域上においては前記第１の下地膜の上に、前
記第１の導電膜の一部と前記第１の絶縁膜の一部とが積
層された第２の積層構造を残す工程と、（ｆ）前記第１
の積層構造及び第２の積層構造を覆うように、前記半導
体基板の主面上に層間絶縁膜を形成する工程と、（ｇ）
前記第１の絶縁膜の研削速度に対する前記層間絶縁膜の
研削速度の比が１よりも大きい第１の研削条件で、前記
第２の積層構造の上面が露出するまで前記層間絶縁膜を
削る工程と、（ｈ）前記第１の絶縁膜の研削速度に対す
る前記層間絶縁膜の研削速度の比が、前記第１の研削条
件における当該比よりも小さく、かつ１以上である第２
の研削条件で、前記第１の積層構造の上面が露出するま
で、前記層間絶縁膜及び前記第２の積層構造を削る工程
とを含む半導体装置の製造方法。（８） （付記１０）さらに、（ｉ）前記第１の領域上の前記層
間絶縁膜に、複数のコンタクトホールを形成する工程
と、（ｊ）前記コンタクトホール内を埋め込むように、
前記層間絶縁膜、前記第１の積層構造、及び前記第２の
積層構造の上に第２の導電膜を形成する工程と、（ｋ）
前記第１の積層構造の上面が露出するまで、前記第２の
導電膜を削り、前記コンタクトホール内に前記第２の導
電膜の一部を残す工程とを有する付記９に記載の半導体
装置の製造方法。 （付記１１）前記（ｅ）工程の後に、前記第１の積層構
造と前記第２の積層構造との側壁にサイドウォールスペ
ーサを形成する工程を含む付記６、９及び１０のうちい
ずれか１に記載の半導体装置の製造方法。 （付記１２）前記（ｆ）工程の後に、前記第１の積層構
造と前記第２の積層構造にサイドウォールスペーサを形
成する工程を含む付記７又は８に記載の半導体装置の製
造方法。 （付記１３）前記第１の下地膜が、キャパシタの下部電
極と誘電体膜とから形成される付記６から１２までのい
ずれか１に記載の半導体装置の製造方法。 （付記１４）前記第１の下地膜が、フローティングゲー
ト電極と第２の絶縁膜との積層構造により形成される付
記６から１２までのいずれか１に記載の半導体装置の製
造方法。
して、特許請求の範囲に記載した発明と併せて、以下に
付記する発明についても抽出可能である。 （付記１）主面内に第１の領域と第２の領域とが画定さ
れた半導体基板と、前記半導体基板の主面の前記第１の
領域の一部の上に形成され、基板側から順番に導電膜と
絶縁膜とが積層された第１の積層構造と、前記半導体基
板の主面の前記第２の領域上に形成された第１の下地膜
と、該第１の下地膜の上に形成され、基板側から順番に
導電膜と絶縁膜とが積層された第２の積層構造であっ
て、前記第１の積層構造の絶縁膜と前記第２の積層構造
の絶縁膜とが同一材料で形成され、前記半導体基板の主
面から前記第２の積層構造の上面までの高さが、前記半
導体基板の主面から前記第１の積層構造の上面までの高
さと等しいかまたはそれよりも低い前記第２の積層構造
とを有する半導体装置。（１） （付記２）さらに、前記半導体基板の主面上に形成され
た層間絶縁膜であって、該層間絶縁膜の上面が前記第１
の積層構造の上面と同一の平面を画定している前記層間
絶縁膜と、前記第１の領域上の前記層間絶縁膜に形成さ
れた複数のコンタクトホールと、前記コンタクトホール
内に埋め込まれた導電性プラグであって、該導電性プラ
グの上面が前記平面に整合している前記導電性プラグと
を有する付記１に記載の半導体装置。（２） （付記３）さらに、前記第１の積層構造と前記第２の積
層構造との側壁に形成されたサイドウォールスペーサと
を有する付記１又は２に記載の半導体装置。（３） （付記４）前記第１の下地膜が、キャパシタの下部電極
と誘電体膜とを含む付記１から３までのいずれか１に記
載の半導体装置。（４） （付記５）前記第１の下地膜が、フローティングゲート
電極と第２の絶縁膜とを含む付記１から３までのいずれ
か１に記載の半導体装置。（５） （付記６）（ａ）第１の領域と第２の領域とが画定され
た半導体基板を準備する工程と、（ｂ）前記半導体基板
の前記第２の領域上に、第１の下地膜を形成する工程
と、（ｃ）前記第１の領域上及び前記第１の下地膜の上
に、第１の導電膜を形成する工程と、（ｄ）前記第１の
導電膜の上に、第１の絶縁膜を形成する工程と、（ｅ）
少なくとも前記第１の導電膜と第１の絶縁膜との２層を
パターニングし、前記第１の領域上においては、前記半
導体基板の上に、前記第１の導電膜の一部と前記第１の
絶縁膜の一部とが積層された第１の積層構造を残し、前
記第２の領域上においては前記第１の下地膜の上に、前
記第１の導電膜の一部と前記第１の絶縁膜の一部とが積
層された第２の積層構造を残す工程と、（ｆ）前記第２
の積層構造の上面が前記第１の積層構造の上面と等しい
高さ、もしくは該第１の積層構造の上面よりも低くなる
ように、前記第２の積層構造を薄くする工程とを含む半
導体装置の製造方法。（６） （付記７）（ａ）第１の領域と第２の領域とが画定され
た半導体基板を準備する工程と、（ｂ）前記半導体基板
の前記第２の領域上に、第１の下地膜を形成する工程
と、（ｃ）前記第１の領域上及び前記第１の下地膜の上
に、第１の導電膜を形成する工程と、（ｄ）前記第１の
導電膜の上に、第１の絶縁膜を形成する工程と、（ｅ）
前記第２の領域上の前記第１の絶縁膜の上面が、前記第
１の領域上の前記第１の絶縁膜の上面と等しい高さ、も
しくは該第１の絶縁膜の上面よりも低くなるように、前
記第２の領域上の前記第１の絶縁膜を薄くする工程と、
（ｆ）少なくとも前記第１の導電膜と第１の絶縁膜との
２層をパターニングし、前記第１の領域上においては、
前記半導体基板の上に、前記第１の導電膜の一部と前記
第１の絶縁膜の一部とが積層された第１の積層構造を残
し、前記第２の領域上においては前記第１の下地膜の上
に、前記第１の導電膜の一部と前記第１の絶縁膜の一部
とが積層された第２の積層構造を残す工程とを含む半導
体装置の製造方法。（７） （付記８）さらに、（ｇ）前記第１の積層構造及び第２
の積層構造を覆うように、前記半導体基板の主面上に層
間絶縁膜を形成する工程と、（ｈ）前記第１の積層構造
の上面が露出するまで、前記層間絶縁膜を削り、該層間
絶縁膜の上面を平坦化する工程と、（ｉ）前記第１の領
域上の前記層間絶縁膜に、複数のコンタクトホールを形
成する工程と、（ｊ）前記コンタクトホール内を埋め込
むように、前記層間絶縁膜、前記第１の積層構造、及び
前記第２の積層構造の上に第２の導電膜を形成する工程
と、（ｋ）前記第１の積層構造の上面が露出するまで、
前記第２の導電膜を削り、前記コンタクトホール内に前
記第２の導電膜の一部を残す工程とを有する付記６又は
７に記載の半導体装置の製造方法。 （付記９）（ａ）第１の領域と第２の領域とが画定され
た半導体基板を準備する工程と、（ｂ）前記半導体基板
の前記第２の領域上に、第１の下地膜を形成する工程
と、（ｃ）前記第１の領域上及び前記第１の下地膜の上
に、第１の導電膜を形成する工程と、（ｄ）前記第１の
導電膜の上に、第１の絶縁膜を形成する工程と、（ｅ）
少なくとも前記第１の導電膜と第１の絶縁膜との２層を
パターニングし、前記第１の領域上においては、前記半
導体基板の上に、前記第１の導電膜の一部と前記第１の
絶縁膜の一部とが積層された第１の積層構造を残し、前
記第２の領域上においては前記第１の下地膜の上に、前
記第１の導電膜の一部と前記第１の絶縁膜の一部とが積
層された第２の積層構造を残す工程と、（ｆ）前記第１
の積層構造及び第２の積層構造を覆うように、前記半導
体基板の主面上に層間絶縁膜を形成する工程と、（ｇ）
前記第１の絶縁膜の研削速度に対する前記層間絶縁膜の
研削速度の比が１よりも大きい第１の研削条件で、前記
第２の積層構造の上面が露出するまで前記層間絶縁膜を
削る工程と、（ｈ）前記第１の絶縁膜の研削速度に対す
る前記層間絶縁膜の研削速度の比が、前記第１の研削条
件における当該比よりも小さく、かつ１以上である第２
の研削条件で、前記第１の積層構造の上面が露出するま
で、前記層間絶縁膜及び前記第２の積層構造を削る工程
とを含む半導体装置の製造方法。（８） （付記１０）さらに、（ｉ）前記第１の領域上の前記層
間絶縁膜に、複数のコンタクトホールを形成する工程
と、（ｊ）前記コンタクトホール内を埋め込むように、
前記層間絶縁膜、前記第１の積層構造、及び前記第２の
積層構造の上に第２の導電膜を形成する工程と、（ｋ）
前記第１の積層構造の上面が露出するまで、前記第２の
導電膜を削り、前記コンタクトホール内に前記第２の導
電膜の一部を残す工程とを有する付記９に記載の半導体
装置の製造方法。 （付記１１）前記（ｅ）工程の後に、前記第１の積層構
造と前記第２の積層構造との側壁にサイドウォールスペ
ーサを形成する工程を含む付記６、９及び１０のうちい
ずれか１に記載の半導体装置の製造方法。 （付記１２）前記（ｆ）工程の後に、前記第１の積層構
造と前記第２の積層構造にサイドウォールスペーサを形
成する工程を含む付記７又は８に記載の半導体装置の製
造方法。 （付記１３）前記第１の下地膜が、キャパシタの下部電
極と誘電体膜とから形成される付記６から１２までのい
ずれか１に記載の半導体装置の製造方法。 （付記１４）前記第１の下地膜が、フローティングゲー
ト電極と第２の絶縁膜との積層構造により形成される付
記６から１２までのいずれか１に記載の半導体装置の製
造方法。
【０１２６】
【発明の効果】本発明の半導体技術によれば、オフセッ
ト絶縁膜堆積直後の高さが基板面内で一定でない場合に
おいて、層間絶縁膜の上面とオフセット絶縁膜の上面と
を基板面内において面一にすることができる。コンタク
トプラグを研磨により形成する場合においても、隣接す
るプラグのショートを防止することができる。特に、プ
ラグのパターンがゲート電極を跨いで開口されているよ
うなＳＡＣ構造の場合に有効である。
ト絶縁膜堆積直後の高さが基板面内で一定でない場合に
おいて、層間絶縁膜の上面とオフセット絶縁膜の上面と
を基板面内において面一にすることができる。コンタク
トプラグを研磨により形成する場合においても、隣接す
るプラグのショートを防止することができる。特に、プ
ラグのパターンがゲート電極を跨いで開口されているよ
うなＳＡＣ構造の場合に有効である。
【図１】 本発明の第１の実施の形態による半導体装置
の平面図である。
の平面図である。
【図２】 図２（Ａ）及び（Ｂ）は、本発明の第１の実
施の形態による半導体装置の製造工程を示す断面図であ
り、図１のＩＩａ−ＩＩａ'線に沿う断面図である。
施の形態による半導体装置の製造工程を示す断面図であ
り、図１のＩＩａ−ＩＩａ'線に沿う断面図である。
【図３】 図３（Ｃ）及び（Ｄ）は、本発明の第１の実
施の形態による半導体装置の製造工程を示す断面図であ
る。
施の形態による半導体装置の製造工程を示す断面図であ
る。
【図４】 図４（Ｅ）及び（Ｆ）は、本発明の第１の実
施の形態による半導体装置の製造工程を示す断面図であ
る。
施の形態による半導体装置の製造工程を示す断面図であ
る。
【図５】 図５（Ｇ）及び（Ｈ）は、本発明の第１の実
施の形態による半導体装置の製造工程を示す断面図であ
る。
施の形態による半導体装置の製造工程を示す断面図であ
る。
【図６】 図６（Ｉ）及び（Ｊ）は、本発明の第１の実
施の形態による半導体装置の製造工程を示す断面図であ
る。
施の形態による半導体装置の製造工程を示す断面図であ
る。
【図７】 図７（Ｋ）は、本発明の第１の実施の形態に
よる半導体装置の製造工程を示す断面図である。
よる半導体装置の製造工程を示す断面図である。
【図８】 図８（Ｌ）は、本発明の第１の実施の形態に
よる半導体装置の製造工程を示す断面図である。
よる半導体装置の製造工程を示す断面図である。
【図９】 図９（Ａ）及び（Ｂ）は、本発明の第１の実
施の形態の変形例による半導体装置の製造工程を示す断
面図である。
施の形態の変形例による半導体装置の製造工程を示す断
面図である。
【図１０】 図１０（Ｃ）及び（Ｄ）は、本発明の第１
の実施の形態の変形例による半導体装置の製造工程を示
す断面図である。
の実施の形態の変形例による半導体装置の製造工程を示
す断面図である。
【図１１】 図１１（Ｅ）及び（Ｆ）は、本発明の第１
の実施の形態の変形例による半導体装置の製造工程を示
す断面図である。
の実施の形態の変形例による半導体装置の製造工程を示
す断面図である。
【図１２】 本発明の第２の実施の形態による半導体装
置の平面図である。
置の平面図である。
【図１３】 図１３（Ａ）及び（Ｂ）は、本発明の第２
の実施の形態による半導体装置の製造工程を示す断面図
であり、図１２のＸＩＩａ−ＸＩＩａ'線に沿う断面図
である。
の実施の形態による半導体装置の製造工程を示す断面図
であり、図１２のＸＩＩａ−ＸＩＩａ'線に沿う断面図
である。
【図１４】 図１４（Ｃ）及び（Ｄ）は、本発明の第２
の実施の形態による半導体装置の製造工程を示す断面図
である。
の実施の形態による半導体装置の製造工程を示す断面図
である。
【図１５】 図１５（Ｅ）及び（Ｆ）は、本発明の第２
の実施の形態による半導体装置の製造工程を示す断面図
である。
の実施の形態による半導体装置の製造工程を示す断面図
である。
【図１６】 図１６（Ｇ）及び（Ｈ）は、本発明の第２
の実施の形態による半導体装置の製造工程を示す断面図
である。
の実施の形態による半導体装置の製造工程を示す断面図
である。
【図１７】 図１７（Ｉ）は、本発明の第２の実施の形
態による半導体装置の製造工程を示す断面図である。
態による半導体装置の製造工程を示す断面図である。
【図１８】 図１８（Ａ）及び（Ｂ）は、本発明の第２
の実施の形態の変形例による半導体装置の製造工程を示
す断面図である。
の実施の形態の変形例による半導体装置の製造工程を示
す断面図である。
【図１９】 図１９（Ｃ）及び（Ｄ）は、本発明の第２
の実施の形態の変形例による半導体装置の製造工程を示
す断面図である。
の実施の形態の変形例による半導体装置の製造工程を示
す断面図である。
【図２０】 図２０（Ｅ）及び（Ｆ）は、本発明の第２
の実施の形態の変形例による半導体装置の製造工程を示
す断面図である。
の実施の形態の変形例による半導体装置の製造工程を示
す断面図である。
【図２１】 従来のＳＡＣ構造を示す断面図である。
【図２２】 図２２（Ａ）は、同一基板上にＤＲＡＭと
アナログ容量とを形成する場合の工程を示す断面図であ
る。
アナログ容量とを形成する場合の工程を示す断面図であ
る。
【図２３】 図２３（Ｂ）及び（Ｃ）は、同一基板上に
ＤＲＡＭとアナログ容量とを形成する場合の工程を示す
断面図である。
ＤＲＡＭとアナログ容量とを形成する場合の工程を示す
断面図である。
【図２４】 図２４（Ｄ）及び（Ｅ）は、同一基板上に
ＤＲＡＭとアナログ容量とを形成する場合の工程を示す
断面図である。
ＤＲＡＭとアナログ容量とを形成する場合の工程を示す
断面図である。
９５ マスク開口部 １００ シリコン基板 １００ａ 第１の素子領域（ＤＲＡＭセル部） １００ｂ 第２の素子領域（アナログ容量部） １００ｃ 第３の素子領域（論理回路部） １０１ａ，１００ｂ，１００ｃ 素子分離領域 Ｇ１、Ｇ２、Ｇ３ 積層構造体 ＣＧ 制御ゲート電極 Ｃｐ アナログ容量 １０３ ゲート酸化膜 １０５ａ、ｃ ゲート電極層 １０５ｂ 上部電極 １０７ バリアメタル層 １０８ レジストマスク １０８ａ 開口 １１１ オフセット絶縁膜 １１５ スペーサ膜 １２１ エクステンション領域 １２３ ポケット注入領域 １２５ ソース／ドレイン領域 １２７ 金属シリサイド層 １２８ レジストマスク １２９ 誘電体層 １３０ 下部電極 １３２ 層間絶縁膜 １３８ レジストマスク １３８ａ 開口 １４０ コンタクトホール １４１ 非晶質シリコン １４１ａ プラグ電極 ２００ａ 第１の素子領域（ＳＲＡＭセル部） ２００ｂ 第２の素子領域（フラッシュメモリセル部） ２００ｃ 第３の素子領域（論理回路部）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ４３４ 21/8247 ６２１Ｂ 27/115 ６８１Ｆ 27/108 29/78 ３７１ 21/8242 29/788 29/792 Ｆターム(参考） 5F048 AA01 AC10 BA01 BB06 BB07 BB09 BC06 BD04 BF06 BF16 BG01 BG13 DA27 5F083 AD48 AD56 EP02 EP23 EP48 GA02 JA33 JA39 JA40 LA01 MA06 MA17 MA18 MA19 NA01 NA08 PR09 PR12 PR34 PR36 PR40 5F101 BA29 BB05 BH06
Claims (8)
- 【請求項１】 主面内に第１の領域と第２の領域とが画
定された半導体基板と、 前記半導体基板の主面の前記第１の領域の一部の上に形
成され、基板側から順番に導電膜と絶縁膜とが積層され
た第１の積層構造と、 前記半導体基板の主面の前記第２の領域上に形成された
第１の下地膜と、 該第１の下地膜の上に形成され、基板側から順番に導電
膜と絶縁膜とが積層された第２の積層構造であって、前
記第１の積層構造の絶縁膜と前記第２の積層構造の絶縁
膜とが同一材料で形成され、前記半導体基板の主面から
前記第２の積層構造の上面までの高さが、前記半導体基
板の主面から前記第１の積層構造の上面までの高さと等
しいかまたはそれよりも低い前記第２の積層構造とを有
する半導体装置。 - 【請求項２】 さらに、前記半導体基板の主面上に形成
された層間絶縁膜であって、該層間絶縁膜の上面が前記
第１の積層構造の上面と同一の平面を画定している前記
層間絶縁膜と、 前記第１の領域上の前記層間絶縁膜に形成された複数の
コンタクトホールと、 前記コンタクトホール内に埋め込まれた導電性プラグで
あって、該導電性プラグの上面が前記平面に整合してい
る前記導電性プラグとを有する請求項１に記載の半導体
装置。 - 【請求項３】 さらに、前記第１の積層構造と前記第２
の積層構造との側壁に形成されたサイドウォールスペー
サとを有する請求項１又は２に記載の半導体装置。 - 【請求項４】 前記第１の下地膜が、キャパシタの下部
電極と誘電体膜とを含む請求項１から３までのいずれか
１項に記載の半導体装置。 - 【請求項５】 前記第１の下地膜が、フローティングゲ
ート電極と第２の絶縁膜とを含む請求項１から３までの
いずれか１項に記載の半導体装置。 - 【請求項６】 （ａ）第１の領域と第２の領域とが画定
された半導体基板を準備する工程と、 （ｂ）前記半導体基板の前記第２の領域上に、第１の下
地膜を形成する工程と、 （ｃ）前記第１の領域上及び前記第１の下地膜の上に、
第１の導電膜を形成する工程と、 （ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成す
る工程と、 （ｅ）少なくとも前記第１の導電膜と第１の絶縁膜との
２層をパターニングし、前記第１の領域上においては、
前記半導体基板の上に、前記第１の導電膜の一部と前記
第１の絶縁膜の一部とが積層された第１の積層構造を残
し、前記第２の領域上においては前記第１の下地膜の上
に、前記第１の導電膜の一部と前記第１の絶縁膜の一部
とが積層された第２の積層構造を残す工程と、 （ｆ）前記第２の積層構造の上面が前記第１の積層構造
の上面と等しい高さ、もしくは該第１の積層構造の上面
よりも低くなるように、前記第２の積層構造を薄くする
工程とを有する半導体装置の製造方法。 - 【請求項７】（ａ）第１の領域と第２の領域とが画定さ
れた半導体基板を準備する工程と、 （ｂ）前記半導体基板の主面の前記第２の領域上に、第
１の下地膜を形成する工程と、 （ｃ）前記第１の領域上及び前記第１の下地膜の上に、
第１の導電膜を形成する工程と、 （ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成す
る工程と、 （ｅ）前記第２の領域上の前記第１の絶縁膜の上面が、
前記第１の領域上の前記第１の絶縁膜の上面と等しい高
さ、もしくは該第１の絶縁膜の上面よりも低くなるよう
に、前記第２の領域上の前記第１の絶縁膜を薄くする工
程と、 （ｆ）少なくとも前記第１の導電膜と第１の絶縁膜との
２層をパターニングし、前記第１の領域上においては、
前記半導体基板の上に、前記第１の導電膜の一部と前記
第１の絶縁膜の一部とが積層された第１の積層構造を残
し、前記第２の領域上においては前記第１の下地膜の上
に、前記第１の導電膜の一部と前記第１の絶縁膜の一部
とが積層された第２の積層構造を残す工程とを有する半
導体装置の製造方法。 - 【請求項８】 （ａ）第１の領域と第２の領域とが画定
された半導体基板を準備する工程と、 （ｂ）前記半導体基板の前記第２の領域上に、第１の下
地膜を形成する工程と、 （ｃ）前記第１の領域上及び前記第１の下地膜の上に、
第１の導電膜を形成する工程と、 （ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成す
る工程と、 （ｅ）少なくとも前記第１の導電膜と第１の絶縁膜との
２層をパターニングし、前記第１の領域上においては、
前記半導体基板の上に、前記第１の導電膜の一部と前記
第１の絶縁膜の一部とが積層された第１の積層構造を残
し、前記第２の領域上においては前記第１の下地膜の上
に、前記第１の導電膜の一部と前記第１の絶縁膜の一部
とが積層された第２の積層構造を残す工程と、 （ｆ）前記第１の積層構造及び第２の積層構造を覆う層
間絶縁膜を形成する工程と、 （ｇ）前記第１の絶縁膜の研削速度に対する前記層間絶
縁膜の研削速度の比が１よりも大きい第１の研削条件
で、前記第２の積層構造の上面が露出するまで前記層間
絶縁膜を削る工程と、 （ｈ）前記第１の絶縁膜の研削速度に対する前記層間絶
縁膜の研削速度の比が、前記第１の研削条件における当
該比よりも小さく、かつ１以上である第２の研削条件
で、前記第１の積層構造の上面が露出するまで、前記層
間絶縁膜及び前記第２の積層構造を削る工程とを有する
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093672A JP4602584B2 (ja) | 2001-03-28 | 2001-03-28 | 半導体装置及びその製造方法 |
| US09/899,269 US6521934B2 (en) | 2001-03-28 | 2001-07-06 | Semiconductor device with a plurality of elements having different heights |
| US10/339,297 US6780705B2 (en) | 2001-03-28 | 2003-01-10 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093672A JP4602584B2 (ja) | 2001-03-28 | 2001-03-28 | 半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002289791A true JP2002289791A (ja) | 2002-10-04 |
| JP2002289791A5 JP2002289791A5 (ja) | 2006-10-05 |
| JP4602584B2 JP4602584B2 (ja) | 2010-12-22 |
Family
ID=18947980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093672A Expired - Fee Related JP4602584B2 (ja) | 2001-03-28 | 2001-03-28 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6521934B2 (ja) |
| JP (1) | JP4602584B2 (ja) |
Cited By (3)
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| JP2009049137A (ja) * | 2007-08-17 | 2009-03-05 | Spansion Llc | 半導体装置及びその製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7221586B2 (en) * | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide nanolaminates |
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| US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
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-
2001
- 2001-03-28 JP JP2001093672A patent/JP4602584B2/ja not_active Expired - Fee Related
- 2001-07-06 US US09/899,269 patent/US6521934B2/en not_active Expired - Lifetime
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2003
- 2003-01-10 US US10/339,297 patent/US6780705B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6780705B2 (en) | 2004-08-24 |
| US20020140008A1 (en) | 2002-10-03 |
| JP4602584B2 (ja) | 2010-12-22 |
| US6521934B2 (en) | 2003-02-18 |
| US20030107064A1 (en) | 2003-06-12 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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|
| LAPS | Cancellation because of no payment of annual fees |