KR100693789B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 웨이퍼 전면에 균일한 높이의 게이트를 형성하는데 적합한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 최상부에 산화막 계열의 물질로 하드마스크가 형성된 다수의 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 사이가 매립되도록 상기 게이트 패턴을 포함하는 전체 구조 상부에 포토레지스트를 도포하는 단계와, 상기 포토레지스트와 상기 하드마스크 간의 연마 선택비가 높은 슬러리를 사용하여 상기 게이트 패턴의 상기 하드마스크가 노출될 때까지 평탄화공정을 실시하는 단계와, 상기 포토레지스트를 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
고선택비슬러리, 연마 평탄화, 산화막 하드마스크

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 플래쉬 메모리 제조 방법을 도시한 공정 단면도,
도 2a 및 도 2b는 본 발명의 일실시예에 따른 플래쉬 메모리를 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 나타낸 TEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 전극
23 : 게이트 하드마스크 24 : 포토레지스트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 플래시 메모리 소자의 게이트를 균일한 높이로 형성하기 위한 게이트 높이 균일도 개선 방법에 관한 것이다.
플래쉬 메모리 디바이스(Flash Memory Device)에서 게이트 패턴 공정 진행시, 물질의 반복적인 증착과 식각 공정 때문에, 게이트 형성 후 웨이퍼 내의 전체적인 게이트 높이가 불균일하여 후속 공정의 포토 리소그라피의 오버레이 마진 및 식각 타겟 마진 감소와 같은 공정의 집적도 측면에서 나쁜 영향을 미치고 있다.
즉, 에치백(Etch Back) 공정으로 진행되는 경우, 식각 공정 특성상 웨이퍼 센터 대비 웨이퍼 엣지쪽으로 갈수록 게이트 높이의 높이가 낮아지므로, 불균일한 게이트 높이에 따라 후속 공정시 소자의 동작 특성을 저하시키는 문제가 있다.
도 1은 종래 기술에 따른 플래쉬 메모리 제조시 게이트 간의 단차가 발생한 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 다수의 게이트(12)를 형성한다. 게이트(12) 형성시 증착 및 식각 공정을 진행함에 따라 에치백 공정 진행시 식각 장비의 특성상 웨이퍼 중앙에 대비하여 엣지 부분의 게이트 높이가 낮아진다. 이는, 식각 공정 장비의 특성으로 웨이퍼 중앙에 비해 웨이퍼 엣지부에 위치한 게이트 식각이 더 잘 이루어지기 때문이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 웨이퍼 전면에 균일한 높이의 게이트를 형성하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은, 최상부에 산화막 계열의 물질로 하드마스크가 형성된 다수의 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 사이가 매립되도록 상기 게이트 패턴을 포함하는 전체 구조 상부에 포토레지스트를 도포하는 단계와, 상기 포토레지스트와 상기 하드마스크 간의 연마 선택비가 높은 슬러리를 사용하여 상기 게이트 패턴의 상기 하드마스크가 노출될 때까지 평탄화공정을 실시하는 단계와, 상기 포토레지스트를 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트 전극(22)과 게이트 하드마스크(23)가 적층된 게이트 패턴을 형성한다. 이 때, 게이트 하드마스크(23)는 포토레지스트와 선택비가 좋은 산화막 마스크를 사용한다.
한편, 게이트 패턴을 형성하기 위한 증착 및 식각 공정을 진행한 후, 반도체 기판(21) 상의 게이트 패턴의 높이가 균일하지 않다.
도 3a의 TEM 사진을 참조하면, 게이트 식각 후, 게이트 패턴 간의 분리 공정을 진행한 상태를 알 수 있다.
계속해서, 게이트 패턴을 포함하는 반도체 기판(21)의 전면에 게이트 패턴과 게이트 패턴 사이를 모두 채우는 두께의 포토레지스트(24)를 도포한다. 이 때, 포토레지스트(24)와 산화막 하드마스크(23)의 연마 선택비는 50:1∼100:1을 갖는다.
도 3b의 TEM 사진을 참조하면, 게이트 식각 후 게이트 패턴을 포함한 전면에 포토레지스트를 도포한 후 연마 평탄화 공정을 진행한 상태를 알 수 있다.
도 2b에 도시된 바와 같이, 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 진행하여 웨이퍼 전면에 걸쳐 게이트 높이가 균일해지도록 연마 평탄화 공정을 실시한다.
이어서, 산화막 연마 평탄화는 포토레지스트(24)와 산화막(23) 하드마스크와의 고선택비 슬러리(Slurry)를 사용하여 진행하는데, 이 때 슬러리는 콜로이드(collidal) 형태의 실리카(SiO2) 슬러리를 사용한다.
즉, 슬러리는 연마제로 실리카를 사용하며, 1차 파티클 크기(primary particle size)는 30∼60㎚, 2차 파티클 사이즈(secondary particle size)는 70∼100㎚로 한다. 또한, 슬러리 내의 실리카 입자의 농도는 15∼20wt%이고, 슬러리의 pH는 2∼5이다. 한편, 이러한 슬러리는 5~10배의 수용액을 더 첨가하여 희석시켜 pH를 조절할 수도 있다.
한편, 연마 평탄화 공정은 미라(mirra) 장비 또는 에바라(EBARA) 장비를 사용하여 진행한다.
미라 장비를 사용하는 연마 평탄화 공정은, IC1000/SUBAIV(IC1000 concentric K-Grv on Suba IV)-미국 로델(Rodel)사 시판 제품-을 패드로 사용하고, 2∼5lb의 멤브레인 압력(Membrane Pressure), 2∼4lb의 리테이너 링 압력(Retainer Ring Pressure), 2∼3lb 내부 튜브 압력(Inner Tube Pressure), 53∼73rpm의 평판 속도(Platen Velocity), 47∼67rpm의 헤드 속도(Head Velocity) 조건으로 150∼250ml/min 동안 슬러리를 플로우(flow)시켜 진행한다.
또한, 에바라 장비를 사용하는 연마 평탄화 공정은, IC1000/SUBAIV(IC1000 concentric K-Grv on Suba IV)-미국 로델(Rodel)사 시판 제품-을 패드로 사용하고, 200∼400hPa의 챔버 압력(Chamber Pressure), 150∼300lb의 리테이너 링 압력(Retainer Ring Pressure), 350∼450hPa의 메인 에어 압력(Main Air Pressure), 300∼500hPa의 센터 에어 압력(Center Air Pressure), 53∼200rpm의 턴테이블 속도(Turn Table Velocity), 47∼97rpm의 탑 링 속도(Top Ring Velocity) 조건으로, 150∼250ml/min 동안 슬러리를 플로우시켜 진행한다.
위와 같이, 포토레지스트(24)와 산화막 하드마스크(23)의 연마 선택비가 좋은 산화막 슬러리를 사용하여 CMP 실시하므로써, 포토레지스트가 연마되고 연마 공정을 마친 후, 균일한 게이트 패턴을 구현할 수 있다.
다음으로, 잔류하는 포토레지스트(24)는 산소 플라즈마를 이용한 애싱(Ashing) 공정으로 스트립(Strip)한다.
도 3c의 (a)는 주변회로영역에 형성된 게이트 패턴의 앞모습이고, (b)는 셀영역에 형성된 게이트 패턴의 모습이며, (c)는 주변회로영역에 형성된 게이트패턴의 뒷모습을 나타내며, 각 영역에 형성된 게이트 패턴의 높이가 균일함을 알 수 있다.
상술한 바와 같이, 포토레지스트와 산화막의 선택비가 높은 슬러리를 사용하여 연마 평탄화 공정을 진행하므로써, 게이트 높이의 균일도를 개선할수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 포토레지스트와 산화막의 선택비가 높은 슬러리를 사용하여 연마 평탄화 공정을 진행하므로써, 게이트 높이의 균일도를 개선하여 콘택및 게이트 관련 전기적 특성을 개선하는 효과를 얻을 수 있다.
또한, 소자의 전기적 특성을 개선하므로써 수율을 증대하는 효과가 있다.

Claims (9)

  1. 최상부에 산화막 계열의 물질로 하드마스크가 형성된 다수의 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 사이가 매립되도록 상기 게이트 패턴 상부에 포토레지스트를 도포하는 단계;
    상기 포토레지스트와 상기 하드마스크 간의 연마 선택비가 높은 슬러리를 사용한 평탄화공정을 통해 상기 포토레지스트와 상기 하드마스크를 연마하되, 상기 하드마스크가 일정 두께로 잔류되도록 상기 포토레지스트와 상기 하드마스크를 연마하여 평탄화하는 단계; 및
    상기 포토레지스트를 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트와 상기 하드마스크의 연마 선택비는 50:1∼100:1을 갖는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 슬러리는 콜로이드(collidal) 형태의 실리카(SiO2) 연마제를 포함하는 반도체 메모리 소자.
  4. 제 3 항에 있어서,
    상기 슬러리의 1차 파티클 크기는 30∼60㎚이고, 2차 파티클 사이즈는 70∼100㎚인 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 슬러리 내의 실리카 입자의 농도는 15∼20wt%인 반도체 소자의 제조방법.
  6. 제 3 항에 있어서,
    상기 슬러리의 pH는 2∼5인 반도체 소자의 제조방법.
  7. 제 3 항에 있어서,
    상기 평탄화공정은 2∼5lb의 멤브레인 압력, 150∼300lb의 리테이너 링 압력, 2∼3lb 내부 튜브 압력, 53∼73rpm의 평판 속도, 47∼67rpm의 헤드 속도의 조건으로 150∼250ml/min 동안 슬러리를 플로우시켜 진행하는 반도체 소자의 제조방법.
  8. 제 3 항에 있어서,
    상기 평탄화공정은 200∼400hPa의 챔버 압력, 150∼300lb의 리테이너 링 압력, 350∼450hPa의 메인 에어 압력, 300∼500hPa의 센터 에어 압력, 53∼200rpm의 턴테이블 속도, 47∼97rpm의 탑 링 속도의 조건으로 150∼250ml/min 동안 슬러리를 플로우시켜 실시하는 반도체 소자의 제조방법.
  9. 제 3 항에 있어서,
    상기 포토레지스트를 제거하는 단계는 애싱 공정으로 실시하는 반도체 소자의 제조방법.
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