KR20060010921A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 웨이퍼 전 영역에서 박막의 두께가 균일한 게이트 측벽스페이서를 형성할 수 있는 반도체 소자의 제조 방법에 관한 것으로,기판의 셀영역과 주변회로 영역에 각각 게이트 패턴을 형성하는 단계;상기 게이트 패턴이 형성된 프로파일을 따라 버퍼 산화막과 제 1 질화막을 차례로 형성하는 단계; 상기 제 1 질화막 상에 희생막을 형성하는 단계; 상기 주변회로 영역의 상기 희생막을 선택적으로 제거하는 단계; 상기 셀영역에만 잔류하는 희생막을 마스크로 하여 비등방성식각을 실시하여 상기 주변회로 영역의 게이트 패턴의 측벽에만 상기 제 1 질화막/버퍼 산화막을 잔류 시키는 단계; 상기 희생막이 형성된 결과물의 전면에 주변회로 트랜지스터의 문턱전압 조절을 위한 스페이서용으로서 제 2 질화막을 형성하는 단계; 상기 주변회로 영역에서는 상기 제 2 질화막을 잔류시키면서, 상기 셀 영역의 상기 제 2 질화막과 상기 희생막을 제거하는 단계; 및 상기 셀영역과 주변회로 영역에 대한 전면식각을 실시하여 상기 셀영역에서는 상기 제 1 질화막/버퍼 산화막 구조의 제 1 스페이서를 형성하고, 상기 주변회로 영역에서는 상기 제 2 질화막/제 1 질화막/ 버퍼 산화막 구조의 제2스페이서를 형성하는 단계를 포함한다.
단차피복성(Step Coverage), 문턱전압, 로딩효과(Loading Effect)
Description
도 1a 내지 1d는 종래의 반도체 소자의 제조 방법을 나타내는 공정단면도,
도 2는 TEOS산화막을 게이트 측벽스페이서로 적용했을때의 TEM사진도,
도 3a 내지 3f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
30 :반도체 기판 31 : 게이트 패턴
32 : 버퍼 산화막 33 : 제 1 질화막
34 :희생막 35 : 제 2 질화막
300a :제 1 스페이서 300b : 제 2 스페이서
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히, 게이트 측벽 스페 이서를 균일한 두께로 형성하여 주변회로를 구성하는 P-MOS 트랜지스터의 문턱전압의 변동(Variation)을 억제하는 반도체소자의 제조 방법에 관한 것이다.
반도체 메모리소자의 게이트라인(즉, 워드라인)형성공정에 있어서, 게이트 패턴의 측벽에 형성되는 스페이서 물질의 두께는 셀 트랜지스터의 문턱전압(Threshold Voltage) 및 주변 회로영역의 N-MOS/P-MOS의 문턱전압에 영향을 준다.
따라서, 적정한 두께를 가진 문턱전압 조정용 스페이서 절연막를 게이트 측벽에 형성하여 문턱전압을 조절할 수 있으며, 상기 문턱전압 조정용 스페이서 절연물질로 TEOS(Tetra Ethyle Ortho Silicate) 산화막이 주로 이용되고 있다.
도 1a 내지 1d는 종래의 반도체 소자의 제조 방법을 나타내는 공정단면도이다.
도 1a을 참조하면, 셀(A)과 주변회로 영역(B)으로 구분된 반도체 기판(10) 상에 게이트 절연막, 폴리실리콘, 텅스텐실리사이드 및 하드마스크용 절연막을 차례로 증착후 이를 패터닝하여 게이트 패턴(11)을 형성한다. 이어서, 게이트 패턴(11) 상에 버퍼 산화막(12), 질화막(13) 및 TEOS(tetraethylorthosilicate) 산화막(14)을 차례로 증착한다.
이어서, 도 1b에 도시된 바와 같이, 주변회로 지역을 오픈(Open)마스크를 이용하여 반도체 기판(10)의 주변회로 영역(B)만을 오픈 한후 TEOS산화막(14), 질화막(13) 및 버퍼산화막(12)을 순차적으로 식각하여 게이트 패턴(11)측면에 스페이서(15b)를 1차적으로 형성한다.
이어서, 도 1c에 도시된 바와 같이, 셀 오픈(Open)마스크를 이용하여 반도체 기판(10)의 셀 영역(a)에 형성된 TEOS 산화막(14)만 선택적으로 제거한 후, 반도체 기판(10) 전면에 스페이서용 질화막(16)을 증착한다.
이어서, 도 1d에 도시된 바와 같이, 셀 영역(A)에 형성된 스페이서용 질화막(16), 질화막(13) 및 버퍼산화막(12)을 순차적으로 식각하여 셀 영역(A)의 게이트 패턴(11)의 측벽에 제1스페이서(15a)를 형성하고, 주변 회로 영역(B)에 형성된 스페이서용 질화막(16)을 식각하여 주변 회로 영역(B)의 게이트 패턴(11)의 측벽에 제2스페이서(15b')를 형성한다. 질화막(13, 16)은 랜딩플러그콘택(LPC)과 게이트 전극 간의 브릿지를 방지하기 위한 것이고, 버퍼산화막(12)은 질화막(13)과 실리콘이 직접 접촉되어 발생하는 스트레스 유발을 방지하기 위한 것이다.
상술한 바와 같이 종래에는 설계 타켓(target)에 맞게 주변회로의 N-MOS/P-MOS 및 셀 문턱전압을 조절하기 위하여 셀 트랜지스터의 게이트 측벽 스페이서와 주변회로 트랜지스터의 게이트 측벽 스페이서를 각각 다른 구조로 형성하고 있다.
특히, TEOS산화막(14a) 스페이서로 주변회로의 N-MOS/P-MOS의 문턱전압을 조절하고 있다. 그러나, TEOS를 소스로 하여 LPCVD로 증착되는 TEOS산화막(14a)은 스텝커버리지(Step Coverage)불량과 로딩효과(Loading Effect)의 발생에 의한 증착 두께가 불균일하여 문턱전압(Treshold Voltage)의 변동(Variation)이 커져서 반도체 소자의 동작 특성이 나빠지는 문제점이 있었다.
도 2는 TEOS산화막을 게이트 측벽스페이서로 적용했을때의 TEM사진으로서, 동일 웨이퍼 내에서 웨이퍼 중앙(Center)지역과 웨이퍼 에지(Edge)지역에서 서로 다른 두께로 증착되고 있으며, 또한 각 지역에서도 패턴이 밀(Dense)한 셀영역과 소(Loose)한 주변영역에서 서로 다른 두께로 형성됨을 보여준다.
본 발명은 종래기술의 문제점을 해결하기 위한 것으로, 웨이퍼 전 영역에서 박막의 두께가 균일한 게이트 측벽스페이서를 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판의 셀영역과 주변회로 영역에 각각 게이트 패턴을 형성하는 단계; 상기 게이트 패턴이 형성된 프로파일을 따라 버퍼 산화막과 제 1 질화막을 차례로 형성하는 단계; 상기 제 1 질화막 상에 희생막을 형성하는 단계; 상기 주변회로 영역의 상기 희생막을 선택적으로 제거하는 단계; 상기 셀영역에만 잔류하는 희생막을 마스크로 하여 비등방성식각을 실시하여 상기 주변회로 영역의 게이트 패턴의 측벽에만 상기 제 1 질화막/버퍼 산화막을 잔류 시키는 단계; 상기 희생막이 형성된 결과물의 전면에 주변회로 트랜지스터의 문턱전압 조절을 위한 스페이서용으로서 제 2 질화막을 형성하는 단계; 상기 주변회로 영역에서는 상기 제 2 질화막을 잔류시키면서, 상기 셀 영역의 상기 제 2 질화막과 상기 희생막을 제거하는 단계; 및 상기 셀영역과 주변회로 영역에 대한 전면식각을 실시하여 상기 셀영역에서는 상기 제 1 질화막/버퍼 산화막 구조의 제 1 스페이서를 형성하고, 상기 주변회로 영역에서는 상기 제 2 질화막/제 1 질화막/ 버퍼 산화막 구조의 제2스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기로 한다.
도 3a 내지 3f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.
도 3a에 도시된 바와 같이, 셀(C)과 주변회로 영역(D)으로 구분된 반도체 기판(30) 상에 게이트 패턴(31)를 형성한다. 여기서, 게이트 패턴(31)은 게이트 절연막, 폴리실리콘, 텅스텐실리사이드 및 하드마스크용 절연막을 차례로 증착후 이를 패터닝하여 형성된 것이다.
이어, 도 3b와 같이, 게이트 패턴(31)이 형성된 프로파일을 따라 화학기상증착법(CVD)을 이용하여 버퍼 산화막(32)을 50∼150Å두께로 증착한 후, 상기 버퍼 산화막(32) 상에 게이트와 콘택플러그의 절연을 위한 제 1 질화막(33)을 150∼300Å두께로 형성하고, 제 1 질화막(33) 상에 붕소와 인성분이 포함된 물질인 BPSG(Boro-Phospho-Silicate-Glass) 또는 PSG(Phospho-Silicate-Glass)를 3500∼8000Å두께로 증착하여 희생막(34)를 형성한다.
이후에, 도 3c에 도시된 바와 같이, 셀 차단마스크(Cell Close Mask)를 사용하여 셀영역(C)을 제외한 주변회로 영역(D)를 노출시키고, 주변회로 영역(D)에 형성된 희생막(34)을 식각하여 제거한 후, 비등방성식각을 실시한다.
이어서, 도 3d에 도시된 바와 같이, 희생막(34)이 형성된 결과물의 전면에 제 2 질화막(35)을 150∼300Å의 두께로 증착한다. 제 2 질화막(35)은 주변회로 N-MOS/P-MOS의 문턱전압 조절을 위한 것으로, 설계된 문턱전압에 맞춰 원하는 두께로 형성된다.
이후, 도 3e와 같이, 상기 제 2 질화막(35) 상에 포토레지스트를 도포한 후 셀 영역(C)의 제 2 질화막(35)을 제거하는 타킷(Target)으로 화학적 기계적 연마(Chemical Mechnical Polish)공정을 통하여 셀 영역(C)의 제 2 질화막(35)을 제거한 다음, 습식세정 방식을 이용하여 포토레지스트 및 셀 영역(C)에 형성되어 있는 포토레지스트와 희생막(34)을 제거하여 셀 영역(C)의 제 1 질화막(33)과 주변 영역(D)의 제 2 질화막(35)을 노출시킨다.
이후에 , 도 3f에 도시된 바와 같이, 상기 셀 영역(C)과 주변회로 영역(D)의 각 질화막에 대한 비등방성식각을 실시하여 상기 셀 영역(C)에서는 제 1 질화막(33)/버퍼 산화막(32) 구조의 제 1 스페이서(300a)를 형성하고, 상기 주변회로 영역(D)에서는 제 2 질화막(35)/제 1 질화막(33)/버퍼 산화막(32) 구조의 제 2 스페이서(300b)를 형성한다.
상기한 본 발명의 실시예에 의하면 문턱전압을 조절하기 위해 적용되는 스페이서막을 질화물질(34)로 형성하여 막두께가 균일하고 문턱전압의 변동이 적은 반도체 소자를 제조할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 문턱전압조절을 위한 스페이서 절연막으로 로딩효과(Loading Effect) 및 단차피복성(Step-Coverage)이 좋은 질화물질을 이용한 것으로써, 특히, 메모리소자의 주변회로를 구성하는 P-MOS에 적용되는 경우, 웨이퍼 중앙지역과 에지지역에서 스페이서를 균일한 두께로 형성할 수 있기 때문에 P-MOS의 문턱전압의 변동(Variation)을 줄일 수 있다.
Claims (4)
- 기판의 셀영역과 주변회로 영역에 각각 게이트 패턴을 형성하는 단계;상기 게이트 패턴이 형성된 프로파일을 따라 버퍼 산화막과 제 1 질화막을 차례로 형성하는 단계;상기 제 1 질화막 상에 희생막을 형성하는 단계;상기 주변회로 영역의 상기 희생막을 선택적으로 제거하는 단계;상기 셀영역에만 잔류하는 희생막을 마스크로 하여 비등방성식각을 실시하여 상기 주변회로 영역의 게이트 패턴의 측벽에만 상기 제 1 질화막/버퍼 산화막을 잔류 시키는 단계;상기 희생막이 형성된 결과물의 전면에 주변회로 트랜지스터의 문턱전압 조절을 위한 스페이서용으로서 제 2 질화막을 형성하는 단계;상기 주변회로 영역에서는 상기 제 2 질화막을 잔류시키면서, 상기 셀 영역의 상기 제 2 질화막과 상기 희생막을 제거하는 단계; 및상기 셀영역과 주변회로 영역에 대한 전면식각을 실시하여 상기 셀영역에서는 상기 제 1 질화막/버퍼 산화막 구조의 제 1 스페이서를 형성하고, 상기 주변회로 영역에서는 상기 제 2 질화막/제 1 질화막/ 버퍼 산화막 구조의 제2스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생막은 BPSG 또는 PSG막으로 이루어지는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 질화막과 제 2 질화막은 150Å 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 주변회로 영역에서는 상기 제 2 질화막을 잔류시키면서도 상기 셀영역의 상기 제 2 질화막과 상기 희생막을 제거하는 단계는,상기 제 2 질화막이 형성된 결과물의 전면에 포토레지스트를 형성하는 단계;상기 희생막 상의 상기 제 2 질화막 만이 제거되는 타겟으로 화화적기계적연마하는 단계;상기 포토레지스트와 상기 희생막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100966976B1 (ko) * | 2007-12-28 | 2010-06-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| CN102263018A (zh) * | 2010-05-27 | 2011-11-30 | 上海华虹Nec电子有限公司 | 改善芯片栅极侧墙生长的负载效应的方法 |
| US8304174B2 (en) | 2007-12-28 | 2012-11-06 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
-
2004
- 2004-07-29 KR KR1020040059522A patent/KR20060010921A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100966976B1 (ko) * | 2007-12-28 | 2010-06-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8304174B2 (en) | 2007-12-28 | 2012-11-06 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| TWI404119B (zh) * | 2007-12-28 | 2013-08-01 | Hynix Semiconductor Inc | 製造半導體元件之方法 |
| CN102263018A (zh) * | 2010-05-27 | 2011-11-30 | 上海华虹Nec电子有限公司 | 改善芯片栅极侧墙生长的负载效应的方法 |
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