KR20100088292A - 반도체 소자의 미세 콘택홀 형성 방법 - Google Patents

반도체 소자의 미세 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 콘택홀 형성 방법에 관한 것으로, 절연막 상부에 폴리실리콘을 증착하여 패터닝하는 단계와 스페이서를 이용하여 라인과 스페이스 형태의 더블패터닝을 형성하고 연마하여 평탄화하는 단계, 지그재그 형태의 감광막을 패터닝하여 식각하는 단계를 포함하며 패턴 사이의 단락을 방지하고 리소그래피의 한계를 극복하여 패턴을 더욱 미세하고, 균일하게 만들수 있는 기술에 대해 개시한다.
미세 콘택홀

Description

반도체 소자의 미세 콘택홀 형성 방법{Method for forming fine contact hole of semiconductor device}
본 발명은 반도체 소자의 미세 콘택홀 형성방법에 관한 것으로, 특히 낸드 플래시 메모리 제조 공정중 비트라인 콘택홀 형성방법에 관한 기술이다.
반도체 회로가 고집적화 됨에 따라 반도체 소자에서 요구되는 크기가 점차 줄어들고 있어, 포토 레지스트의 코팅 두께도 함께 얇아지는 추세에 있다. 통상적으로 콘택홀을 형성하기 위해서는 반도체 기판위에 포토 레지스트를 도포하여 소정 두께의 포토 레지스트막을 형성한 후, 소정의 패턴이 형성된 레티클을 이용하여 노광 및 현상 공정을 진행하여 콘택홀 패턴을 형성한 후, 이 패턴을 식각 배리어로 반도체 기판에 식각공정을 진행하여 원하는 위치에 소정의 깊이를 갖는 콘택홀을 형성한다. 그러나 포토레지스트의 코팅두께가 얇아짐으로 인해 후속 식각 공정에서 피식각층을 효과적으로 제거하지 못하여 회로 형성이 불가능해지는 문제점이 있다. 하드 마스크 공정을 추가로 도입하거나 새로운 식각 공정을 개발한다 해도 이는 생산 단가를 높일 뿐 아니라, 종횡비가 높아지게 되어 패턴이 붕괴되는 문제가 발생하게 된다. 이를 해결하기 위해 콘택홀의 패턴을 축소하는 방법이 개발되고 있는 데, 콘택홀 패터닝된 감광막의 패턴의 크기를 축소하는 RELACS(Resolusion Enhancement Lithography Assisted by Chemical Shrink) 기술을 사용하여 왔다.
도 1a 내지 도 1d 를 통하여 종래의 RELACS 물질을 이용한 미세콘택홀 형성 방법을 설명하면 다음과 같다.
도 1a 를 참조하면, 피식각층(10) 상부에 반사방지막(11)을 도포하고, 반사방지막(11) 상부에 감광막을 도포하여 감광막을 형성한 후, 노광 및 현상을 통해 감광막 패턴(12)을 형성한다.
도 1b 를 참조하면, 감광막 패턴(12)의 상부에 RELACS 물질(13)을 형성한다.
도 1c 를 참조하면, 베이킹 공정을 수행하면 감광막 패턴(12)의 가장 자리에 남아있던 산이 RELACS층(13) 쪽으로 확산되어 가교 반응이 일어나 가교 결합층(14)이 형성된다.
도 1d 를 참조하면, 순수를 이용하여 세정을 수행하면 RELACS 물질은 수용성이므로 가교 반응이 일어나지 않은 RELACS층(14)이 제거되어, 미세 콘택홀 패턴이 가교 결합층(14)만큼 축소된다.
그러나 이 RELACS 물질을 사용한 기술도 한계 사이즈 이하로 내려가면 첨가물이 제대로 제거되지 않아 미세 콘택홀 오픈에 실패하는 문제점이 발생하고 있다. 또한, 감광막의 열적 특성을 통한 감광막의 흐름을 이용하여 콘택홀 패턴 사이즈를 축소하는 기술이 있으나, 열 플레이트의 온도 변화에 의한 콘택홀의 패턴 크기 변동이 잦고, 감광막의 두께가 얇아짐에 따라 식각특성 등을 소비자의 요구에 맞추기 어려워지는 단점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 절연막 상부에 폴리실리콘과 옥사이드물질을 도포하여 패터닝하고, 지그재그 형태로 감광막을 형성하여 식각함으로써 콘택홀 사이즈를 더욱 미세하게 형성할 수 있으며 콘택홀 간의 브리지를 방지하고 패턴 크기의 불균일성을 완화할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자 제조 방법은
라인 형태의 실리콘 패턴 사이에 제1 절연막을 매립하는 단계; 전체 상부에 제2 절연막을 증착하는 단계; 상기 제2 절연막을 식각하고 상기 실리콘 패턴을 교번하여 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀에 콘택 물질을 매립하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 콘택홀을 형성하는 단계는 상기 실리콘 패턴 및 상기 제1 절연막에 대응하는 위치의 상기 제2 절연막 상부에 제1 하드마스크 패턴과 제2 하드마스크 패턴을 교번으로 형성하는 단계; 상기 제1 및 제2 하드마스크 패턴 상부에 상기 제1 하드마스크 패턴을 하나 건너 오픈하고 상기 오픈된 제1 하드마스크 패턴 양측의 상기 제2 하드마스크 패턴의 일부를 오픈하는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 마스크로 상기 실리콘 패턴을 노출시키도록 상기 제2 절연막을 식각하는 단계를 포함하며 상기 콘택을 형성하는 단계는 상기 콘택 물질 을 매립한 이후 상기 제2 절연막이 노출될 때까지 상기 콘택 물질을 평탄화 식각하는 것을 포함하는 것을 특징으로 한다.
그리고, 상기 교번으로 형성하는 단계는, 상기 제2 절연막 상부에 제1 절연막의 대응하는 위치에 하나 건너 제1 폴리실리콘 패턴을 형성하는 단계; 상기 제1 폴리실리콘 측벽에 스페이서 패턴을 형성하는 단계; 및 전체 상부에 제2 폴리실리콘을 증착한 후 상기 스페이서 패턴이 노출될 때까지 연마하여 상기 스페이서 패턴으로 이루어지는 상기 제1 하드마스크 패턴과 상기 제1 및 제2 폴리실리콘으로 이루어지는 제2 하드마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제1 폴리실리콘 패턴의 두께(t)는 100Å∼5000Å, 폭(w1)은 10∼100nm 범위로 형성하며, 상기 마스크 패턴은 감광막으로 형성하고, 상기 마스크 패턴은 가로, 세로방향 교번으로 배열된 패드 패턴인 것과, 상기 마스크 패턴의 두께는 10∼1000nm 범위로 형성하는 것을 특징으로 한다.
또한, 상기 제2 절연막을 식각하는 단계는 상기 마스크 패턴을 마스크로 하여 상기 실리콘 패턴이 노출될 때까지 식각하되, 상기 제2 절연막 상부에 상기 제2 하드마스크 패턴이 일부 잔류하는 것을 특징으로 하며, 상기 스페이서를 형성하는 단계는 전면에 스페이서 물질을 도포하는 단계; 및 상기 스페이서 물질을 이방성 식각하는 단계를 포함하고, 상기 스페이서 패턴의 폭(w2)은 1∼100nm 범위로 형성하는 것을 특징으로 한다.
본 발명은 지그재그 형태의 감광막 패터닝을 통해 미세 콘택홀을 형성함으로 써, 패턴 사이즈를 균일하게 하고 콘택홀 간의 브리지를 방지할 수 있으며, 기존의 리소그래피 공정의 한계성을 극복하여 더욱 미세한 콘택홀을 형성할 수 있으므로 고집적 소자 형성에 유리한 효과를 제공한다.
또한 본 기술은 모든 반도체 소자에 응용할 수 있기 때문에 콘택홀을 미세화하는 데에 범용적으로 사용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 9a 는 본 발명의 실시예에 따른 패턴 형성방법을 나타낸 평면도이고 도 2b 내지 9b 는 도 2a 내지 도 9a 의 X-X' 또는 Y-Y' 에 따른 단면도이다.
도 2a,2b 를 참조하면, 실리콘 영역 상부에 감광막(미도시)을 도포하고 라인 형태의 실리콘 패턴(100)을 형성한 후, 실리콘 패턴(100) 사이에 제1 절연막(105)을 매립하고 감광막을 제거하여 제1 패턴을 형성한다. 즉, 비트라인 콘택홀이 형성될 셀 영역에 절연막을 형성하는 공정이다.
도 3a,3b 를 참조하면, 상기 제1 패턴 상부에 제2 절연막(107)을 증착한다. 보통은 고밀도 플라즈마 옥사이드를 사용하지만 본 발명에서는 산화막, 질화막 등 어떤 물질로도 사용가능하다.
도 4a,4b 를 참조하면, 제2 절연막(107) 전면에 제1 폴리실리콘(미도시)을 증착하고 상부에 감광막(미도시)을 도포한 후 노광 및 현상하여 w1의 폭과 t의 두 께를 갖는 제1 폴리실리콘 패턴(110)을 형성하고 감광막을 제거하여 제2 패턴을 형성한다. 이때 이후의 공정에서 하부의 실리콘 패턴(100)과 맞닿는 콘택홀을 형성하기 때문에 감광막은 하부의 제1 절연막(105)을 한줄씩 건너뛰는 라인형태로 형성한다. 여기서 w1은 비트라인 콘택홀 패턴의 크기에 따라 달라지지만 10∼100nm 범위로 형성할 수 있으며 제1 폴리실리콘 패턴(110)은 이후 공정에서 하드마스크 역할을 하게 되므로 t는 이후의 식각 공정에서 완전히 소실되지 않도록 100Å∼5000Å 범위로 형성해야 한다.
도 5a,5b 를 참조하면, 상기 제2 패턴 전면에 스페이서 물질(미도시)을 증착하고 이방성 식각하여 제2 절연막(107)과 제1 폴리실리콘 패턴(110) 상부의 남은 스페이서 물질을 제거하여 제1 폴리실리콘 패턴(110) 측벽에 w2의 폭을 갖는 스페이서 패턴(112)을 형성한다. 여기서 스페이서 패턴(112)을 제1 하드마스크 패턴으로 사용한다. w2는 후속 공정에서 비트라인 콘택홀의 크기가 되며 제1 폴리실리콘 패턴(110)의 두께와 맞물려 가변적이지만 1∼100nm 범위로 형성할 수 있다. 이때 스페이서 물질로는 산화막을 사용하는 것이 바람직하다.
도 6a,6b 를 참조하면, 전면에 다시 제2 폴리실리콘(미도시)을 증착한 후 스페이서 패턴(112)이 노출될 때까지 상부를 평탄화 공정(CMP)을 통해 연마하면 스페이서 패턴(112a) 사이에 제1 폴리실리콘 패턴(110a)과 제2 폴리실리콘 패턴(120)이 교번하는 라인 형태의 제3 패턴이 형성된다. 여기서, 스페이서 패턴(112a)을 제1 하드마스크로 사용하며 제1 및 제2 폴리실리콘 패턴(110a,120)을 제2 하드마스크 패턴으로 사용한다. 즉, 제1 및 제2 하드마스크 패턴이 교번하여 형성된다. 도 7a,7b 를 참조하면, 상기 제3 패턴 상부에 마스크 패턴을 형성하기 위하여 감광막(미도시)을 도포하고 노광 및 현상하여 패드 형태의 감광막 패턴(123)을 형성한다. 감광막 패턴(123)은 스페이서 패턴(112a) 및 그 양측의 폴리실리콘 패턴(112a,120)의 일부를 클로징하도록 스페이서 패턴(112a)상에 가로방향으로 양측의 제1,2 폴리실리콘 패턴(120)이 일정부분 오픈된 패드형태로 형성한다. 또한, 도 7a 와 같이 한행에서 인접한 스페이서 패턴(112a)은 둘중 하나만 번갈아가며 클로우징되고 인접한 두행에서 패드는 지그재그 형태로 엇갈리게 배열하는 것이 바람직하다.
도 8a,8b 를 참조하면, 감광막 패턴(123)과 제1 폴리실리콘 패턴(110a), 제2 폴리실리콘 패턴(120)을 하드마스크로 스페이서 패턴(112a)과 제2 절연막(107)을 식각하여 콘택홀(130)을 형성한다. 이때 제1 폴리실리콘 패턴(110a)과 제2 폴리실리콘 패턴(120)은 감광막 패턴(123)이 오픈된 영역에서 약간 식각이 될 수 있으나 완전히 소실되지 않도록 하는 것이 바람직하다. 또한, 감광막의 두께는 스페이서 패턴(112a)과 제2 절연막(107)을 동시에 식각할 수 있거나 최소한 스페이서 패턴(112a)을 식각할 수 있을 정도의 10∼1000nm 범위로 형성할 수 있다.
도 9a,9b 를 참조하면, 콘택홀(130)에 도전막(미도시)을 매립하고 제2 절연막(107)이 노출될 때까지 평탄화 식각을 하여 콘택(140)을 형성한다. 이때 연마량을 제어하기 위해 도 3b 의 과정에서 제2 절연막(107)을 형성한 후 상부에 질화막 혹은 실리콘 질화막을 추가 증착하는 것도 가능하다.
전술한 바와 같이, 본 발명은 연속되는 실리콘 영역 즉 비트라인이 형성될 부분에 절연막을 증착하고 상부에 폴리실리콘을 패터닝한 후 스페이서를 이용하여 라인과 스페이스 형태의 더블패터닝을 형성하고 연마하여 지그재그 형태로 오픈된 감광막을 패터닝하고 식각하여 미세 콘택홀을 형성함으로써 패턴 사이즈를 균일하게 할 수 있으며, 콘택홀 간의 브리지를 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1d 는 종래의 RELACS 기술을 이용한 반도체 소자의 미세 콘택홀 형성방법.
도 2a 내지 도 9a 는 본 발명의 패턴 형성방법을 나타낸 평면도.
도 3b 내지 도 9b 는 도 2a 내지 도 9a 의 X-X',Y-Y' 에 따른 단면도.

Claims (11)

  1. 라인형태의 실리콘 패턴 사이에 제1 절연막을 매립하는 단계;
    전체 상부에 제2 절연막을 증착하는 단계;
    상기 제2 절연막을 식각하고 상기 실리콘 패턴을 교번하여 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 콘택 물질을 매립하여 콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서, 상기 콘택홀을 형성하는 단계는
    상기 실리콘 패턴 및 상기 제1 절연막에 대응하는 위치의 상기 제2 절연막 상부에 각각 제1 하드마스크 패턴과 제2 하드마스크 패턴을 교번으로 형성하는 단계;
    상기 제1 및 제2 하드마스크 패턴 상부에 상기 제1 하드마스크 패턴을 하나 건너 오픈하고 상기 오픈된 제1 하드마스크 패턴 양측의 상기 제2 하드마스크 패턴의 일부를 오픈하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 마스크로 상기 실리콘 패턴을 노출시키도록 상기 제2 절연막을 식각하는 단계
    를 포함하는 반도체 소자 제조 방법.
  3. 제 1항에 있어서, 상기 콘택을 형성하는 단계는 상기 콘택 물질을 매립한 이후 상기 제2 절연막이 노출될 때까지 상기 콘택 물질을 평탄화 식각하는 것을 포함하는 반도체 소자 제조 방법.
  4. 제 2항에 있어서, 상기 교번으로 형성하는 단계는
    상기 제2 절연막 상부에 제1 절연막의 대응하는 위치에 하나 건너 제1 폴리실리콘 패턴을 형성하는 단계;
    상기 제1 폴리실리콘 측벽에 스페이서 패턴을 형성하는 단계; 및
    전체 상부에 제2 폴리실리콘을 증착한 후 상기 스페이서 패턴이 노출될 때까지 연마하여 상기 스페이서 패턴으로 이루어지는 상기 제1 하드마스크 패턴과 상기 제1 및 제2 폴리실리콘으로 이루어지는 제2 하드마스크 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4항에 있어서, 상기 제1 폴리실리콘 패턴의 두께(t)는 100Å∼5000Å, 폭(w1)은 10∼100nm 범위로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 2항에 있어서, 상기 마스크 패턴은 감광막으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 2항에 있어서, 상기 마스크 패턴은 가로, 세로방향 교번으로 배열된 패드 패턴인 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 2항에 있어서, 상기 마스크 패턴의 두께는 10∼1000nm 범위로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 2항에 있어서, 상기 제2 절연막을 식각하는 단계는 상기 마스크 패턴을 마스크로 하여 상기 실리콘 패턴이 노출될 때까지 식각하되, 상기 제2 절연막 상부에 상기 제2 하드마스크 패턴이 일부 잔류하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 4항에 있어서, 상기 스페이서 패턴을 형성하는 단계는
    전면에 스페이서 물질을 도포하는 단계; 및
    상기 스페이서 물질을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 4항에 있어서, 상기 스페이서 패턴의 폭(w2)은 1∼100nm 범위로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20120056525A (ko) * 2010-11-25 2012-06-04 삼성전자주식회사 반도체 소자 제조방법
US9287300B2 (en) 2014-05-23 2016-03-15 Samsung Electronics Co., Ltd. Methods for fabricating semiconductor devices

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