JP2010118529A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】パターニングされた被エッチング膜のシリサイド化を簡便に行うことのできる半導体素子の製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、ポリシリコン膜２１上にＳｉＯ_２ 膜２２をパターンニングし、ＳｉＯ_２ 膜２２を覆うようにポリシリコン膜２３を堆積した後、ＳｉＯ_２ 膜２２の側壁部分にポリシリコン電極２３ａを形成する。次いで、ＳｉＯ_２ 膜２２を除去した後、堆積したＳｉＯ_２ 膜２４をエッチバックして電極２３ａの側壁部にＳｉＯ_２ からなるサイドウォール２４ａを形成する。次いで、サイドウォール２４ａの間にポリシリコンを埋め込むことによってポリシリコン電極２３ｂを形成し、サイドウォール２４ａを除去して、ポリシリコン膜２１およびポリシリコン電極２３ａ，２３ｂをエッチバックすることでポリシリコン膜２１をパターンニングする。
【選択図】図１

Description

本発明は、半導体素子の製造方法に関し、特に、フォトリソグラフィの解像度限界以下（例えば、４５ｎｍ以下）の線幅を有する半導体素子の微細パターンの形成に好適な半導体素子の製造方法に関するものである。

高集積化された半導体素子の製造において、パターンの微細化が必須であり、狭い面積に多数の素子を集積させるためには、個別素子のサイズを可能なかぎり小さく形成しなければならない。このためには、形成しようとするパターンのそれぞれの線幅と、互いに隣接するパターン間の間隔（スペース）との和であるピッチを小さくしなくてはならない。

しかしながら、半導体素子の実現に必要なパターンを形成するためのフォトリソグラフィ工程には、解像限界があるため、微細ピッチを有するパターンを形成するには限界がある。

現在、半導体素子の製造に用いられる露光装置の限界よりも狭い線幅を有する半導体素子の製造時には、二重露光法が採用されている。しかし、二重露光法では、２回目の露光時のオーバーレイ値によって、感光膜パターンの線幅の変化が発生するという問題がある。また、２回目の露光後の感光膜パターン形状もよくない。

このような問題を改善するため、例えば、特許文献１には、セルフアラインダブルパターニング法により、パターンサイズを減少させる技術が記載されている。セルフアラインダブルパターニング法とは、パターニングしたハードマスクパターンと、ハードマスクパターンの側面部に形成したサイドウォールの間に埋め込んだ膜とを、ハードマスクとして被エッチング膜をエッチングする方法である。

以下、図６〜図７に基づいて、従来技術に係る半導体素子の微細パターンの形成方法について説明する。図６（ａ）〜（ｅ）および図７（ａ）〜（ｂ）は、半導体素子の微細パターンの形成方法を説明するための断面図である。なお、図６および図７は、半導体素子としてポリシリコン電極を形成する例を示している。

まず、図６（ａ）に示すように、被エッチング膜であるポリシリコン膜１２１上に形成された、ＳｉＯ_２ 膜１３１とＳｉＮ膜１３２との堆積膜を、フォトリソグラフィによって形成したレジストパターンをマスクとしてエッチングした後、ＳｉＯ_２ 膜１３３をポリシリコン膜１２１上にさらに堆積する。ＳｉＯ_２ 膜１３３の膜厚は、フォトリソグラフィにおける限界加工ピッチＰ１の１／３に設定する。

続いて、図６（ｂ）に示すように、ＳｉＮ膜１３４を堆積して、メモリセル領域のＳｉＯ_２ 膜１３３のスペース部分に形成する。

続いて、等方性エッチングにより、ＳｉＮ膜１３４をエッチングする。これにより、図６（ｃ）に示すように、周辺回路領域のように、スペースの広い部分に形成されたＳｉＮ膜１３４は完全に除去される。一方、メモリセル領域のように、スペースの狭い部分に埋め込まれたＳｉＮ膜１３４は、ＳｉＮ膜１３４ａとして残存する。

続いて、異方性エッチング条件により、ＳｉＯ_２ 膜１３３をエッチングする。これにより、図６（ｄ）に示すように、メモリセル領域には、ＳｉＯ_２ 膜１３１とＳｉＮ膜１３２との積層膜であるハードマスクと、ＳｉＯ_２ 膜１３１とＳｉＮ膜１３４ａとの積層膜であるハードマスクとが、ポリシリコン膜１２１上に形成される。

続いて、図６（ｅ）に示すように、これらのハードマスクを用いて、被エッチング膜であるポリシリコン膜１２１をエッチングする。これにより、ＳｉＯ_２ 膜１３１，ＳｉＮ膜１３２，ＳｉＮ膜１３４ａを除去することによって、ポリシリコン電極が形成される。

次に、図７に基づき、ポリシリコン電極のシリサイド化プロセスについて説明する。ポリシリコンゲート電極、活性化領域のシリサイド化は、図７（ａ）に示すように、図６（ｅ）におけるハードマスク（ＳｉＮ膜１３２およびＳｉＮ膜１３４ａ）を除去する。さらに、ＳｉＯ_２ 膜１３１の一部が露出するように、ＳｉＯ_２ 膜のサイドウォール１３５を形成する。

続いて、図７（ｂ）に示すように、被エッチング膜であるポリシリコン膜１２１の表面が露出するまで、ＳｉＯ_２ 膜１３１とＳｉＯ_２ 膜のサイドウォール１３５をエッチングする。

このように、ポリシリコンゲート電極、活性化領域をシリサイド化するためには、ポリシリコンゲート電極上、および周辺回路領域のトランジスタの拡散抵抗部となる活性化領域のＳｉ（ポリシリコン膜１２１）を露出させる必要があり、ＳｉＯ_２ 膜１３１が完全に除去されるまで、エッチバックを行う必要がある。
特開２００８−２７９７８（２００８年２月７日公開）

しかしながら、上述した従来技術に係る半導体素子の微細パターンの形成方法では、形成したハードマスクを除去する必要があるため、パターニングされた被エッチング膜のシリサイド化が煩雑になるという問題もある。

具体的には、従来の方法では、図６（ｅ）のように、ＳｉＯ_２ 膜１３１とＳｉＮ膜１３２との積層膜、および、ＳｉＯ_２ 膜１３１とＳｉＮ膜１３４ａとの積層膜をハードマスクとして、被エッチング膜であるポリシリコン膜１２１をエッチングする。このため、エッチング後に、ハードマスクを除去する必要がある。

例えば、図６（ｅ）の工程後に、ハードマスクを除去するために、以下の工程が必要になる。すなわち、まずＳｉＯ_２ 膜を形成した後、ハードマスクであるＳｉＮ膜１３２，１３４ａが露出するまで、ＳｉＯ_２ 膜をエッチバックする。続いて、ＳｉＮ膜１３２，１３４ａを除去する。これにより、図７（ａ）のように、パターニングされたポリシリコン膜１２１間に、ＳｉＯ_２ 膜のサイドウォール１３５を形成する。次に、図７（ｂ）のように、ポリシリコン膜１２１が露出するまで、さらにＳｉＯ_２ 膜１３１およびＳｉＯ_２ 膜のサイドウォール１３５をエッチバックすることによって、ポリシリコン膜１２１からなるポリシリコンゲート電極が形成される。さらに、形成されたポリシリコン膜１２１をシリサイド化するためには、露出させたポリシリコン膜１２１上に、Ｔｉ,Ｃｏ等の金属膜を堆積させる必要がある。

このように、従来の方法の場合、ハードマスクを除去する必要があるため、シリサイド化のプロセス工程が複雑になる。

さらに、ポリシリコン膜１２１上には、あらかじめ補助膜としてのＳｉＯ_２ 膜１３１が堆積されている。そのため、メモリセル領域のポリシリコン膜１２１上と、周辺回路領域の活性化領域のポリシリコン膜１２１上とに形成されたＳｉＯ_２ 膜１３１を完全に取り除こうとすると、周辺回路領域の活性領域上のＳｉ（サイドウォール１３５を形成するためのＳｉＯ_２ 膜）に対して過剰なオーバーエッチとなり、活性化領域部での結晶欠陥などが発生する。その結果、半導体素子の信頼性の低下を招来するという問題も生じる。

つまり、従来の方法で、シリサイド化を行う為に必要となるのは、ゲート電極であるポリシリコン１２１上に形成されたＳｉＯ_２ 膜と、周辺回路領域の活性領域部分のＳｉＯ_２ 膜とを完全に除去することである。ここで、サイドウォール１３５を形成するには、ＳｉＯ_２ 膜を堆積させた後、異方性のエッチング条件でエッチバックを行う必要がある。このため、ＳｉＯ_２ 膜の堆積後にポリシリコン１２１上に形成されるＳｉＯ_２ 膜の膜厚は、ハードマスクのＳｉＯ_２ 膜１３１と、サイドウォール１３５形成用のＳｉＯ_２ 膜との総膜厚である。これに対し、ＳｉＯ_２ 膜の堆積後に周辺回路領域の活性領域上に形成されるＳｉＯ_２ 膜の膜厚は、サイドウォール１３５形成用のＳｉＯ_２ 膜厚のみである。このため、形成されたＳｉＯ_２ 膜が完全に除去されるようにエッチングの量を設定すると、周辺回路領域の活性領域に対して、過剰なオーバーエッチとなる。

そこで、本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、パターニングされた被エッチング膜のシリサイド化を簡便に行うことのできる半導体素子の製造方法を提供することにある。

本発明に係る半導体素子の製造方法は、上記課題を解決するために、被エッチング膜である第１の膜上に、第１の膜より厚く、かつ、第１の膜とは材質の異なる第２の膜をパターンニングする工程と、前記第２の膜を覆うように、第１の膜と同じ材質の第３の膜を形成する工程と、前記第３の膜をその膜厚分エッチングすることで、第２の膜の側面に第１のサイドウォールを形成する工程と、前記第２の膜を除去した後、第１の膜および第１のサイドウォール上に、第２の膜と同じ材質の第４の膜を形成し、形成された第４の膜をその膜厚分エッチングすることで、第１のサイドウォールの側面に第２のサイドウォールを形成する工程と、前記第２のサイドウォール間に、第１の膜と同じ材質を埋め込んで、第３のサイドウォールを形成する工程と、第１のサイドウォールおよび第３のサイドウォールが露出するまで第２のサイドウォールを除去する工程と、前記第２のサイドウォールの除去によって露出した第１のサイドウォールおよび第３のサイドウォールをエッチバックすることによって、第１の膜をパターニングする工程とを含むことを特徴としている。

上記の発明によれば、被エッチング膜である第１の膜上に、第１の膜と同じ材質からなる第１のサイドウォールおよび第３のサイドウォールからなる微細パターンが形成される。そして、この微細パターンをエッチバックすることによって、微細パターンが形成されていない領域の第１の膜を同時にエッチングする。これによって、第１の膜がパターニングされる。このため、本発明では、従来のように、ハードマスクを形成することなく、第１の膜をパターニングすることができる。従って、パターニングされた被エッチング膜のシリサイド化を簡便に行うことのできる半導体素子の製造方法を提供することができる。

また、本発明に係る半導体素子の製造方法は、前記第１のサイドウォールおよび第３のサイドウォールをエッチングし、第１のサイドウォールおよび第３のサイドウォールの表面を平坦化する工程を含むことが好ましい。

上記の発明によれば、第１のサイドウォールおよび第２のサイドウォールが平滑化される。これにより、第１のサイドウォールおよび第３のサイドウォールの断面形状が長方形となる。従って、第１のサイドウォールおよび第３のサイドウォールの線幅を均一化（安定化）することができる。それゆえ、半導体素子の信頼性をより高めることができる。

また、本発明の半導体素子の製造方法では、前記第１の膜上に、前記第１の膜と、第１のサイドウォールおよび第３のサイドウォールとに接し、第１のサイドウォールおよび第３のサイドウォールの厚さ未満のレジストパターンを形成する工程を含み、前記レジストパターンをマスクとして、第１の膜と、第１のサイドウォールおよび第３のサイドウォールとをエッチングすることが好ましい。

上記の発明によれば、第１の膜上に形成されたレジストパターンをマスクとして、第１の膜と第１のサイドウォールおよび第３のサイドウォールとがエッチングされる。これにより、被エッチング膜である第１膜を、微細なパターンにパターニングすることができる。

また、レジストパターンの厚さは、第１のサイドウォールおよび第３のサイドウォールの厚さ未満であるため、レジストの膜べりが大きい条件でエッチングすることにより、平坦なコンタクト形成にための領域が確保される。

また、本発明の半導体素子の製造方法では、前記第２の膜をパターニングする工程では、第２の膜の線幅と、互いに隣接する第２の膜間のスペースとの比が、１：１となるようにパターニングしてもよい。

上記の発明によれば、解像度限界のピッチの範囲に合計３つの第１のサイドウォールおよび第３のサイドウォールを形成することができるので、解像度限界のピッチの１／３のスペースで形成された微細なピッチのパターンを得ることができる。

また、本発明の半導体素子の製造方法では、前記第２の膜をパターニングする工程では、第２の膜の線幅と、互いに隣接する第２の膜間のスペースとの比が、３：５となるようにパターニングしてもよい。

上記の発明によれば、解像度限界のピッチの範囲に合計４つの第１のサイドウォールおよび第３のサイドウォールを形成することができるので、解像度限界のピッチの１／４のスペースで形成された微細なピッチのパターンを得ることができる。

また、本発明の半導体素子の製造方法では、前記第１の膜が、ポリシリコン膜であり、 前記第２の膜が、酸化シリコン膜または窒化シリコン膜であってもよい。これにより、例えば、ポリシリコン膜からなる微細なゲート電極を形成することができる。

また、本発明の半導体素子の製造方法では、前記第１の膜が、金属膜であり、前記第２の膜が、酸化シリコン膜または窒化シリコン膜であってもよい。これにより、例えば、微細な金属配線パターンを形成することができる。

本発明に係る半導体素子の製造方法は、以上のように、被エッチング膜である第１の膜上に、第１の膜より厚く、かつ、第１の膜とは材質の異なる第２の膜をパターンニングする工程と、前記第２の膜を覆うように、第１の膜と同じ材質の第３の膜を形成する工程と、前記第３の膜をその膜厚分エッチングすることで、第２の膜の側面に第１のサイドウォールを形成する工程と、前記第２の膜を除去した後、第１の膜および第１のサイドウォール上に、第２の膜と同じ材質の第４の膜を形成し、形成された第４の膜をその膜厚分エッチングすることで、第１のサイドウォールの側面に第２のサイドウォールを形成する工程と、前記第２のサイドウォール間に、第１の膜と同じ材質を埋め込んで、第３のサイドウォールを形成する工程と、第１のサイドウォールおよび第３のサイドウォールが露出するまで第２のサイドウォールを除去する工程と、前記第２のサイドウォールの除去によって露出した第１のサイドウォールおよび第３のサイドウォールをエッチバックすることによって、第１の膜をパターニングする工程とを含んでいる。このため、従来のように、ハードマスクを形成することなく、第１の膜をパターニングすることができる。従って、パターニングされた被エッチング膜のシリサイド化を簡便に行うことのできる半導体素子の製造方法を提供することができるという効果を奏する。

本発明の一実施形態について図１ないし図５に基づいて説明すると以下の通りである。

図１ないし図４は、本発明の第一の実施形態を説明するための図である。図１（ａ）〜（ｆ），図２（ａ）〜（ｅ）は、第一の実施形態に係る半導体素子の製造方法を説明するための断面図であり、図３（ａ）〜（ｄ），図４（ａ）〜（ｃ）は、図１〜図２の断面図におけるメモリセル領域の被エッチング膜以外の部分を示す上面図である。

まず、メモリセル領域と周辺回路領域を含む半導体基板（図示せず）の上に、被エッチング膜となる第１の膜を形成する。

被エッチング膜（第１の膜）は、半導体素子を構成するための導電層または絶縁層であり、金属、半導体、または絶縁物質で形成できる。例えば、タングステン（Ｗ）、タングステンシリサイド、ポリシリコン、アルミニウム（Ａｌ）、またはこれらの組み合わせで形成できる。

本実施形態においては、図１（ａ）のように、ポリシリコン膜２１を被エッチング膜（第１の膜）として用いる。次に、ポリシリコン膜２１上に、第２の膜をパターニングする形成する。

第２の膜は、第１の膜の材質と異なる材質からなるものである。本実施形態では、第１の膜が、ポリシリコン膜であるため、第２の膜として、例えば、ＳｉＯ_２ 、ＳｉＮを適用できる。

また、第２の膜は、第１の膜より厚く形成する。第２の膜の膜厚は、第１の膜の膜厚以上であれば、特に限定されるものではないが、例えば、第１の膜の膜厚の１．５倍以上であることが好ましい。これにより、第１の膜（被エッチング膜）を確実にエッチングできる。

本実施形態においては、第２の膜としてＳｉＯ_２ 膜を適用すると共に、第２の膜の膜厚を、ポリシリコン膜２１（第１の膜）の１．５倍より厚く設定する。

そして、第２の膜（ＳｉＯ_２ 膜）上に、フォトリソグラフィにより形成したレジストパターンを配置し、異方性エッチングにより第２の膜（ＳｉＯ_２ 膜）をエッチングする。これにより、図１（ａ）に示すように、ポリシリコン膜２１上に、ＳｉＯ_２ 膜パターン２２を形成する。この時、ＳｉＯ_２ 膜パターン２２を解像度限界のピッチＰ１に形成する。

ここで、解像度限界のピッチＰ１とは、形成しようとするＳｉＯ_２ 膜パターン２２のそれぞれの幅と、隣接するＳｉＯ_２ 膜パターン２２間のスペースとの和である。つまり、図１（ａ）のように、解像度限界のピッチＰ１は、ＳｉＯ_２ 膜パターン２２の線幅Ｗ１と、隣接するＳｉＯ_２ 膜パターン２２間のスペースＳ１との和である。本実施形態においては、線幅Ｗ１とスペースＳ１との比が１：１となるように形成する。図１（ａ）の状態のＳｉＯ_２ 膜パターンの上面は図３（ａ）に対応する。本実施形態では、図３（ａ）のように、３本のＳｉＯ_２ 膜パターン２２が解像度限界のピッチＰ１で形成され、同一長さの２本のＳｉＯ_２ 膜パターン２２間に、それよりも長いＳｉＯ_２ 膜パターン２２が形成されている。

続いて、図１（ｂ）に示すように、第２の膜（ＳｉＯ_２ 膜パターン２２）を覆うように、第３の膜を形成する。第３の膜は、第１の膜の材質と同じ材質で形成された膜である。

つまり、本実施形態においては、第１の膜がポリシリコン膜２１であるため、第３の膜が、ポリシリコン膜２３となる。そして、ポリシリコン膜２１の上のＳｉＯ_２ 膜パターン２２形成面の全域に、ポリシリコン膜２３を形成する。これにより、ＳｉＯ_２ 膜パターン２２上およびその側壁部に、ポリシリコン膜２３が均一に形成される。本実施形態では、ポリシリコン膜２３の膜厚を、解像度限界のピッチＰ１の１／６（１／６Ｐ１）とする。

続いて、図１（ｃ）に示すように、ポリシリコン膜２３を解像度限界のピッチＰ１の１／６の膜厚分だけ異方性エッチングする。すなわち、ポリシリコン膜２３をその膜厚分、エッチングする。これにより、ＳｉＯ_２ 膜パターン２２の側面に、ポリシリコン電極２３ａ（第１のサイドウォール）が形成される。また、ＳｉＯ_２膜パターン２２の表面が露出する。図１（ｃ）の状態の上面は図３（ｂ）に対応する。図３（ｂ）のように、ＳｉＯ_２ 膜パターン２２の外周部の側壁部にポリシリコン電極２３ａが形成されている。一方、ＳｉＯ_２ 膜パターン２２の表面（上面）は露出している。

なお、第３の膜（ポリシリコン膜２３）は、例えば、ＣＶＤ法により形成することができる。

次に、ＳｉＯ_２ 膜パターン２２を、ポリシリコン膜２１と選択比の高い等方性エッチング条件によりエッチングを行うことによって、ＳｉＯ_２ 膜パターン２２を、完全に除去する。これにより、ポリシリコン膜２１上には、ポリシリコン電極２３ａが形成されていない平坦部分と、ポリシリコン電極２３ａが形成された凸状部分とが形成され、ポリシリコン膜２１上に段差が生じる。

次に、ポリシリコン膜２１上に、均一な膜厚の第４の膜を形成する。具体的には、ポリシリコン膜２１上のポリシリコン電極２３ａが形成されていない部分と、ポリシリコン電極２３ａを覆うように、第４の膜を形成する。これにより、ポリシリコン膜２１およびポリシリコン電極２３ａが、第４の膜によって覆われる。なお、本実施形態では、第４の膜厚を、解像度限界のピッチＰ１の１／６とした。

本実施形態において、第４の膜は、第２の膜の材質と同じ材質で形成された膜である。つまり、本実施形態においては、第２の膜がＳｉＯ_２ 膜２２であるため、第４の膜が、ＳｉＯ_２ 膜２４となる。

第４の膜は、例えば、プラズマ（ＴＥＯＳ＋Ｏ_２ ）ＣＶＤ法により形成できる。

これにより、図１（ｄ）に示すように、ポリシリコン電極２３ａ間の狭いスペース部分に、完全にＳｉＯ_２ が埋め込まれる。また、ＳｉＯ_２ 膜２２を除去した部分においては、ポリシリコン電極２３ａと接する位置から解像度限界のピッチＰ１の１／６の厚さでＳｉＯ_２ が充填されてＳｉＯ_２ 膜２４が形成される。したがって、解像度限界のピッチＰ１の半分であるＷ１において、ＳｉＯ_２ 膜２４間のスペースが、解像度限界のピッチＰ１の１／６となる。

続いて、図１（ｅ）に示すように、ＳｉＯ_２ 膜２４（第４の膜）を、ポリシリコン膜２１（第１の膜）と選択比の高い異方性エッチング条件によりエッチバックを行い、ポリシリコン電極２３ａ（第１のサイドウォール）の側面部に、ＳｉＯ_２ 膜２４からなるサイドウォール２４ａを形成する。

すなわち、ＳｉＯ_２ 膜２４に対して、ポリシリコン膜２１と選択比の高い異方性エッチング条件によりＳｉＯ_２ 膜２４の膜厚分エッチバックを行う。これにより、ポリシリコン電極２３ａの側壁部にＳｉＯ_２ 膜２４からなるサイドウォール２４ａが形成される。一方、その他の領域のＳｉＯ_２ 膜２４は除去される。図１（ｅ）の状態の上面は図３（ｃ）に対応する。図３（ｃ）のように、ポリシリコン電極２３ａの外周部の側壁部にサイドウォール２４ａが形成されている。一方、ポリシリコン電極２３ａの内部には、サイドウォール２４ａが形成されずにスペースが形成されている。

その後、サイドウォール２４ａが形成されていない部分のスペースに、第１の膜と同じ材料を充填し、第１の膜と同じ材質からなる第３のサイドウォールを形成する。

すなわち、本実施形態では、第１の膜がポリシリコン膜２１であるため、ＳｉＯ_２ からなるサイドウォール２４ａが形成されていない部分のスペースに、ポリシリコンを充填し、ポリシリコン膜を形成する。このとき、ポリシリコン膜の膜厚を、解像度限界のピッチＰ１の１／６とする。そして、形成されたポリシリコン膜の膜厚分（つまり解像度限界のピッチＰ１の１／６）だけ異方性エッチングする。これにより、図１（ｆ）に示すように、ポリシリコンからなるポリシリコン電極２３ｂ（第３のサイドウォール）を形成する。図１（ｆ）の状態の上面は、図３（ｄ）に対応する。図３（ｄ）のように、図３（ｃ）におけるサイドウォール２４ａが形成されていない部分のスペース（サイドウォール２４ａ間）に、ポリシリコン電極２３ｂが形成されている。

以上のステップにより、被エッチング膜であるポリシリコン膜２１上には、被エッチング膜と同じ材質からなるポリシリコン電極２３ａとポリシリコン電極２３ｂとが、解像度限界のピッチＰ１の１／３の間隔で形成された微細なピッチのパターンを得ることができる。

次に、パターニングを行った微細なピッチのゲート電極であるポリシリコン電極２３ａ，２３ｂへのコンタクト部分のパッド部分の形成と、ポリシリコン電極２３ａ，２３ｂの所望のパターンへの分離とを行う。

このため、まず、図１（ｆ）のようにポリシリコン電極２３ｂの形成後、ポリシリコン膜２１上に、ＳｉＯ_２膜を堆積させる。そして、堆積させたＳｉＯ_２膜を、化学機械研磨（ＣＭＰ）により平坦化する。ここで、メモリセル領域には、ポリシリコン膜２１上に、ポリシリコン電極２３ａ，２３ｂ、または、サイドウォール２４ａが形成されている。このため、メモリセル領域に堆積させたＳｉＯ_２膜は、周辺回路領域に堆積させたＳｉＯ_２膜よりも高い位置にある。従って、堆積させたＳｉＯ_２膜に対して化学機械研磨（ＣＭＰ）を行うと、メモリセル領域のＳｉＯ_２膜は研磨されて除去される。より具体的には、メモリセル領域のポリシリコン電極２３ａ，２３ｂ、サイドウォール２４ａ上に堆積されたＳｉＯ_２膜は除去される。一方、図２（ａ）のように、メモリセル領域のポリシリコン膜２１上に直接堆積されたＳｉＯ_２膜は、サイドウォール２４ｂとなる。また、図２（ａ）のように、周辺回路領域のＳｉＯ_２膜２４ｃは、研磨されずに残る。

次に、レジストパターン（フォトレジスト）２５を用いて、不要なポリシリコン電極２３ａ，２３ｂをその高さ分だけエッチングにより除去する。具体的には、まず、メモリセル領域上の不要なポリシリコン電極２３ａ，２３ｂを除去できるように、レジストパターン（フォトレジスト）２５を、フォトリソグラフィにより形成する。なお、周辺回路領域には、ＳｉＯ_２膜２４ｃが形成されている。このため、このＳｉＯ_２膜２４ｃがマスクとして機能する。従って、周辺回路領域には、レジストパターン２５を形成する必要がない。

レジストパターン２５は、第１のサイドウォールであるポリシリコン電極２３ａおよび第３のサイドウォールであるポリシリコン電極２３ｂに接するように形成する。これは、被エッチング膜であるポリシリコン膜２１上に形成された微細なピッチのパターンへのコンタクトを形成する領域を確保するためである。レジストパターン２５は、ポリシリコン電極２３ａおよびポリシリコン電極２３ｂに対するアライメントを確実に行うため、ある程度の余裕が必要である。このため、レイアウトの設計上、レジストパターン２５の面積は、ポリシリコン電極２３ａ，２３ｂの面積よりも、やや大きく（広く）設計されている。したがって、レジストパターン２５は、ポリシリコン電極２３ａ，２３ｂに重なる。

また、現像工程でのレジストパターン２５の膜べりを考慮して、レジストパターン２５の厚さは、ポリシリコン電極２３ａ，２３ｂの厚さよりも小さくなるように、レジスト膜厚、現像時間を設定することが好ましい。

これは、レジストパターン２５の厚さが、ポリシリコン電極２３ａ，２３ｂの厚さよりも大きい場合、レジストパターン２５と、レジストパターン２５に隣接するポリシリコン電極２３ａとの間に隙間が形成されないようにするために、アライメントずれを考慮して、レジストパターン２５を、レジストパターン２５に隣接するポリシリコン電極２３ａにオーバーラップさせる必要がある。この場合、レジストパターン２５の膜べりが小さい条件で現像工程（フォト現像）を行えば、現像工程後に、サイドウォール（レジストパターン２５に隣接するポリシリコン電極２３ａ）上に、レジストパターン２５が残ってしまう。このため、残ったレジストパターン２５がマスクとなり、ポリシリコン膜２１上に、レジストパターン２５が重なったポリシリコン電極２３ａが、突起状に残ることとなる。その結果、後続の工程（シリサイド工程や、絶縁膜の堆積工程等）で問題となる場合があるためである。

一方、レジストパターン２５の膜べりが大きい条件で現像工程（フォト現像）を行えば、レジストパターン２５の厚さを、ポリシリコン電極２３ａ，２３ｂの厚さ未満とした場合、ポリシリコン膜２１上に、ポリシリコン電極２３ａが残らない。その結果、後続の工程（シリサイド工程や、絶縁膜の堆積工程等）で問題が生じない。従って、ポリシリコン電極２３ａが残っていない平坦なコンタクト形成のための領域が確保される。

このように、図２（ａ）では、レジストパターン２５を用いて、不要なポリシリコン電極２３ａ，２３ｂをその高さ分だけエッチングにより除去する。図２（ａ）の状態の上面は、図４（ａ）に対応する。図４（ａ）のように、破線で示すレジストパターン２５に覆われていない部分のポリシリコン電極２３ａ，２３ｂが除去されている。

続いて、図２（ｂ）に示すように、異方性エッチング条件により、ポリシリコン電極２３ａ，２３ｂのエッチバックを行い、ポリシリコン電極２３ａ，２３ｂの表面を平坦化する。これにより、ポリシリコン電極２３ａ，２３ｂの断面形状が長方形となる。従って、ポリシリコン電極２３ａ，２３ｂの線幅が均一化（安定化）することができる。それゆえ、ポリシリコン電極２３ａ，２３ｂの信頼性を高めることができる。

そして、ＳｉＯ_２ 膜からなるサイドウォール２４ａ、２４ｂを全て除去することによって、ポリシリコン膜２１上に、凸状パターンのポリシリコン電極２３ａ，２３ｂが形成される。サイドウォール２４ａ、２４ｂは、例えば、ポリシリコンに比べＳｉＯ_２に対するエッチングレートが十分に大きい緩衝ＨＦ溶液によるウェットエッチングにより、除去することができる。

続いて、図２（ｃ）に示すように、ポリシリコン電極２３ａ，２３ｂへのコンタクト部分のパッド部分を形成するため、フォトリソグラフィにより、レジストパターン２５を形成する。このとき、周辺回路領域にも、所望の線幅のレジストパターン２５を同時に形成する。レジストパターン２５は、露光現像後に、上記のようなレジストの膜べりする条件を選択することで、ポリシリコン膜２１に接するように形成される。図２（ｃ）の状態の上面は、図４（ｂ）に対応する。図４（ｂ）のように、本実施形態では、メモリセル領域では、各ポリシリコン電極２３ａ，２３ｂの一端に、レジストパターン２５が形成されている。

次に、図２（ｃ）に示すようなポリシリコン電極２３ａ，２３ｂとレジストパターン２５が、ポリシリコン膜２１上に形成された状態で、異方性エッチング条件によりポリシリコンエッチを行う。これにより、メモリセル領域では、ポリシリコン電極２３ａ，２３ｂが形成された部分はポリシリコン電極２３ａ，２３ｂが除去され、形成されていない部分は、ポリシリコン膜２１が除去される。その結果、図２（ｄ）に示すように、被エッチング膜であるポリシリコン膜２１が、微細なゲート電極パターンに分離される。この時、コンタクトのためのパッド部分、および、周辺回路領域のゲート電極部分は、フォトリソグラフィにより所望の線幅に形成されたレジストパターン２５をマスクにエッチングした後、レジストパターン２５を剥離することでゲート電極の形成プロセスが完了する。図２（ｄ）において、レジストパターン２５を剥離した状態の上面が、図４（ｃ）に対応する。図４（ｃ）のように、ポリシリコン膜２１によって、微細なゲート電極パターンおよびパッド部分が形成される。

このようにして得られたポリシリコン膜２１は、接触抵抗を小さくするために、シリサイド化を行うことが好ましい。以下では、パターニングされたポリシリコン膜２１からなるポリシリコンゲート電極、および、周辺回路領域の活性化領域のシリサイド化プロセスを説明する。

シリサイド化プロセスは、一般的な手法を適用することができ、プロセスフローは、次のようになる。図２（ｄ）に示したフォトレジスト２５を除去した後、ＳｉＯ_２ 膜を形成する。そして、異方性エッチング条件により、メモリセル領域のパターン化されたポリシリコン膜２１の表面と、周辺回路領域の活性化領域のポリシリコン膜２１とが露出するまで、ＳｉＯ_２ 膜のエッチバックを行う。

これにより、図２（ｅ）に示すように、メモリセル領域のポリシリコン膜２１の側壁部、および、周辺回路領域のポリシリコン膜２１の側壁部に、ＳｉＯ_２ 膜からなるサイドウォール２６が形成される。その後、例えば、ポリシリコン膜２１上に、Ｔｉ、Ｃｏ膜を堆積させることによって、メモリセル領域および周辺回路領域のポリシリコン膜２１を、シリサイド化することができる。

次に、図５を参照して、本発明の別の実施形態に係る、半導体素子の製造方法について説明する。なお、上述の実施形態と同一の構成要素については同一の符号を付し、重複する説明は以下では省略する。

図５の実施形態が、上述実施形態と異なる点は、ＳｉＯ_２ 膜パターン２２の線幅と、互いに隣接するＳｉＯ_２ 膜パターン２２間のスペースとの比である。すなわち、図１では、線幅Ｗ１とスペースＳ１との比が１：１であったのに対し、図５では、線幅Ｗ２とスペースＳ２との比が３：５である。

それ以外の工程については、上述の実施形態と同様である。すなわち、まず、上述の実施形態と同様（図１参照）に、メモリセル領域と周辺回路領域を含む半導体基板上に、被エッチング膜であるポリシリコン膜２１（第１の膜）を堆積した後、その上にＳｉＯ_２ 膜（第２の膜）を堆積する。そして、ＳｉＯ_２ 膜上にフォトリソグラフィによりレジストパターンを形成してから、異方性エッチングによりＳｉＯ_２ 膜をエッチングして、ＳｉＯ_２ 膜パターン２２を形成する。この時、図１の例では、ＳｉＯ_２ 膜パターン２２を解像度限界のピッチＰ１に形成し、ＳｉＯ_２ 膜パターンの線幅Ｗ１とスペースＳ１が１：１となるように形成した。しかし、図５の例では、図５（ａ）に示すように、ＳｉＯ_２ 膜パターン２２の線幅Ｗ２とスペースＳ２が３：５となるように形成する。

続いて、上述の実施形態と同様に、図１（ｂ）〜（ｆ），図２（ａ）〜（ｅ）に示したプロセスのステップを行う。

その中で、上記のように、解像度限界ピッチＰの線幅Ｗ２、スペースＳ２の関係を３：５としたので、図１（ｅ）に示すようにポリシリコン電極２３ａの側壁部にＳｉＯ_２ 膜のサイドウォール２４ａを形成する際、本実施形態においては、図５（ｂ）に示すようになり、被エッチング膜であるポリシリコン膜２１上には、ポリシリコン電極２３ａとポリシリコン電極２３ｂとが解像度限界ピッチＰの１／４の間隔で形成された微細なピッチのパターンを得ることが可能となる。

以上のように、本発明によれば、メモリセル領域内では、被エッチング膜であるポリシリコン膜上に、所望の微細なポリシリコンパターンを形成した後、エッチングして被エッチング膜を分離することで微細なパターンを形成するので、エッチング後のハードマスク除去の工程が不要であり、一般的ロジックＬＳＩのプロセスでのシリサイド化工程を適用することが可能である。また、従来技術のようにサイドウォールのエッチングにおける活性化領域での過剰なオーバーエッチがなく、半導体素子の信頼性を確保できるという効果を得ることができる。さらに、本発明では、よりパターンサイズの縮小が必要なメモリセル領域は、フォトリソグラフィの解像度限界の１／３、更には１／４の線幅ピッチの微細なパターン形成が可能となる。また、フォトリソグラフィの解像限界において線幅とスペースの割合を１：１または３：５に形成すればよく、線幅の制御が容易である。さらには、世代の古い安価な露光装置で、より微細なパターンを形成することができるので、半導体素子の製造コストを大幅に下げることができる。

また、図１では、ＳｉＯ_２ 膜パターン２２の線幅Ｗ１と、隣接するＳｉＯ_２ 膜パターン２２間のスペースＳ１との比が、１：１である。また、図５では、ＳｉＯ_２ 膜パターン２２の線幅Ｗ２と、隣接するＳｉＯ_２ 膜パターン２２間のスペースＳ２との比が、３：５である。しかし、線幅Ｗ（Ｗ１，Ｗ２）と、スペースＳ（Ｓ１，Ｓ２）との関係は、これらに限定されるものではない。例えば、最終的に形成される微細パターン（ポリシリコン電極２３ａとポリシリコン電極２３ｂ）の線幅をＸとすると、線幅ＷとスペースＳとの比を３：７、５：５、５：７とすることで、線幅Ｗと解像度限界ピッチＰとの比が３Ｘ：１０Ｘ、５Ｘ：１０Ｘ、５Ｘ：１２Ｘとなる。従って、図１および図５と同様のプロセスで、それぞれ、パターンの線幅Ｘが、Ｐ／１０，Ｐ／１０，Ｐ／１２である微細なパターンが形成される。このように、線幅Ｗと、スペースＳとの比を変えることにより、微細なパターンを形成することができる。

しかも、従来のフォトリソグラフィの解像度限界は、４５ｎｍ程度である。このような４５ｎｍ世代のフォトリソグラフィでは、光源にＡｒＦ(フッ化アルゴン)を用い、露光機の投影レンズと、シリコン基板上に形成されたレジスト膜との間に水を充填させることで、光学的な解像力を向上させるＡｒＦ液浸露光装置が用いられる。さらに、次世代のフォトリソフラフィでは、極端紫外線（ＥＵＶ）露光装置が検討されている。現在、ＡｒＦ液浸露光装置を用いて４５ｎｍ世代の製品が量産され始めている。しかし、ＡｒＦ液浸露光装置は、非常に高価であり、製造コストが高くなるという問題がある。

これに対し、本発明によれば、９０ｎｍ世代のフォトリソグラフィで広く量産に使用されている光源がＫｒＦである露光装置を用いたとしても、その露光装置の解像度限界以下、例えば、３２ｎｍ世代の微細なパターンを形成することができる。つまり、高価なＡｒＦ液浸露光装置を用いることなく、フォトリソグラフィの解像度限界以下の線幅を有する微細なパターンを形成することができる。従って、製造コストを削減することができる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合せて得られる実施形態についても本発明の技術的範囲に含まれる。例えば、上記実施形態の説明では、第２の膜、第４の膜をＳｉＯ_２ 膜として説明したが、ＳｉＮ膜を用いてもよい。又、被エッチング膜をポリシリコン膜として説明したが、被エッチング膜として金属膜に適用すれば、微細な金属配線パターンの形成にも応用することが可能である。

本発明は、安価な露光装置でより微細なパターンを形成できるので、半導体素子の微細なゲート電極もしくは配線パターンの製造方法の技術分野に適用できる。

（ａ）〜（ｆ）は、本発明の第一の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 （ａ）〜（ｅ）は、本発明の第一の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 （ａ）〜（ｄ）は、本発明の第一の実施形態に係る半導体素子の微細パターンの形成方法を説明するための上面図である。 （ａ）〜（ｃ）は、本発明の第一の実施形態に係る半導体素子の微細パターンの形成方法を説明するための上面図である。 本発明の第二の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 （ａ）〜（ｅ）は、従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 （ａ）〜（ｂ）は、従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。

符号の説明

２１ ポリシリコン膜（第１の膜）
２２ ＳｉＯ_２ 膜パターン（第２の膜）
２３ ポリシリコン膜（第３の膜）
２３ａ ポリシリコン電極（第１のサイドウォール）
２３ｂ ポリシリコン電極（第３のサイドウォール）
２４ ＳｉＯ_２ 膜（第４の膜）
２４ａ サイドウォール（第２のサイドウォール）
２４ｂ ポリシリコン膜のサイドウォール
２５ レジストパターン
２６ ＳｉＯ_２ 膜のサイドウォール

Claims (7)

1. 被エッチング膜である第１の膜上に、第１の膜より厚く、かつ、第１の膜とは材質の異なる第２の膜をパターンニングする工程と、
   前記第２の膜を覆うように、第１の膜と同じ材質の第３の膜を形成する工程と、
   前記第３の膜をその膜厚分エッチングすることで、第２の膜の側面に第１のサイドウォールを形成する工程と、
   前記第２の膜を除去した後、第１の膜および第１のサイドウォール上に、第２の膜と同じ材質の第４の膜を形成し、形成された第４の膜をその膜厚分エッチングすることで、第１のサイドウォールの側面に第２のサイドウォールを形成する工程と、
   前記第２のサイドウォールの間に、第１の膜と同じ材質を埋め込んで、第３のサイドウォールを形成する工程と、
   第１のサイドウォールおよび第３のサイドウォールが露出するまで第２のサイドウォールを除去する工程と、
   前記第２のサイドウォールの除去によって露出した第１のサイドウォールおよび第３のサイドウォールをエッチバックすることによって、第１の膜をパターニングする工程とを含むことを特徴とする半導体素子の製造方法。
2. 前記第１のサイドウォールおよび第３のサイドウォールをエッチングし、第１のサイドウォールおよび第３のサイドウォールの表面を平坦化する工程を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記第１の膜上に、前記第１の膜と、第１のサイドウォールおよび第３のサイドウォールとに接し、第１のサイドウォールおよび第３のサイドウォールの厚さ未満のレジストパターンを形成する工程を含み、
   前記レジストパターンをマスクとして、第１の膜と、第１のサイドウォールおよび第３のサイドウォールとをエッチングすることを特徴とする請求項１または２に記載の半導体素子の製造方法。
4. 前記第２の膜をパターニングする工程では、第２の膜の線幅と、互いに隣接する第２の膜間のスペースとの比が、１：１となるようにパターニングすることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子の製造方法。
5. 前記第２の膜をパターニングする工程では、第２の膜の線幅と、互いに隣接する第２の膜間のスペースとの比が、３：５となるようにパターニングすることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子の製造方法。
6. 前記第１の膜が、ポリシリコン膜であり、
   前記第２の膜が、酸化シリコン膜または窒化シリコン膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体素子の製造方法。
7. 前記第１の膜が、金属膜であり、
   前記第２の膜が、酸化シリコン膜または窒化シリコン膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体素子の製造方法。

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