KR20070076793A - 반도체 소자의 미세 패턴 형성방법 - Google Patents

반도체 소자의 미세 패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로, 피식각층을 갖는 반도체 기판상에 소정의 폴리실리콘막 패턴을 형성하는 단계와, 상기 폴리실리콘막 패턴의 측면에 질화막 스페이서를 형성하는 단계와, 상기 전체 구조물상에 산화막을 형성하는 단계와, 상기 산화막과 상기 질화막 스페이서와 상기 폴리실리콘막 패턴의 일부 두께를 평탄 제거하는 단계와, 상기 질화막 스페이서를 제거하는 단계와, 상기 산화막과 상기 폴리실리콘막 패턴을 마스크로 상기 피식각층을 식각하는 단계를 포함한다.
미세 패턴, 중첩 정확도, 스페이서

Description

반도체 소자의 미세 패턴 형성방법{Method for forming micro pattern in semiconductor device}
도 1a 내지 도 1c는 종래 기술에 따른 이중 노광 식각 기술을 설명하기 위한 도면
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 미세 패턴 형성 공정 단면도
도 3a 내지 도 3j는 본 발명의 제 2 실시예에 따른 반도체 소자의 미세 패턴 형성 공정 단면도
도 4a 내지 도 4c는 본 발명의 제 3 실시예에 따른 반도체 소자의 미세 패턴 형성 공정을 나타낸 평면도
도 5는 본 발명의 제 3 실시예에서 사용된 마스크의 평면 구조도
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기판 21 : 피식각층
22 : 알파 카본막 23 : 보호층
24 : 폴리실리콘막 25 : 질화막 스페이서
26 : 산화막
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 노광 장비의 해상 능력 이하의 피치(pitch)를 갖는 미세 패턴을 형성하기 위한 반도체 소자의 미세 패턴 형성방법에 관한 것이다.
반도체 소자의 제조공정 중 광을 이용하는 사진 공정에서 형성되는 패턴의 최소 피치(pitch)는 노광장치에 사용되는 노광광의 파장에 따라 결정된다. 따라서, 반도체 장치의 고집적화가 가속화되는 현 상황에서 더욱 작은 피치의 패턴을 형성하기 위해서는 현재 사용되는 광보다 파장이 짧은 광을 사용해야 한다. 이를 위해 엑스 선(X-ray)나 전자빔(E-beam)을 사용하는 것이 바람직하겠으나, 기술적인 문제와 생산성 등에 의해 아직은 실험실 수준에 머무르고 있는 실정이다. 이에, 이중 노광 식각 기술(Double Exposure and Etch Technology : DEET)이 제안되었다.
도 1a 내지 도 1c는 DEET를 설명하기 위한 단면도로, 도 1a에 도시하는 바와 같이 피식각층(11)을 갖는 반도체 기판(10)상에 제 1 포토레지스트(PR1)를 도포하고 노광 및 현상 공정으로 제 1 포토레지스트(PR1)를 패터닝한 후, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 피식각층(11)을 식각한다. 식각된 피식각층(11)의 라인 폭은 150nm이고, 스페이스 폭은 50nm이다.
이어, 제 1 포토레지스트(PR1)를 제거하고 전체 구조물상에 제 2 포토레지스 트(PR2)를 도포한 후, 도 1b에 도시하는 바와 같이 피식각층(11)의 일부분이 노출되도록 노광 및 현상 공정으로 상기 제 2 포토레지스트(PR2)를 패터닝한다.
이후, 도 1c에 도시하는 바와 같이 패터닝된 제 2 포토레지스트(PR2)를 마스크로 피식각층(11)을 재식각하여 라인 및 스페이스 폭이 50nm인 최종 패턴을 형성한 후, 상기 제 2 포토레지스트(PR2)를 제거한다.
전술한 이중 노광 식각 기술에서 제 2 포토레지스트(PR2) 노광 공정시 중첩 정확도(overlay accuracy)는 최종 패턴의 CD(Critical Dimension) 변이(variation)로 직결되게 된다. 실제로 노광 장비의 중첩 정확도는 10nm 이하로 제어하기가 어려워 CD 변이를 줄이기 어려운 실정이며, 이중 노광에 따른 회로 분리에 의해 OPC(Optical Proximity Correction) 제어에도 어려움이 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 패턴의 CD 변이를 줄일 수 있는 반도체 소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다.
본 발명의 일특징에 따른 반도체 소자의 미세패턴 형성방법은 피식각층을 갖는 반도체 기판상에 소정의 폴리실리콘막 패턴을 형성하는 단계와, 상기 폴리실리콘막 패턴의 측면에 질화막 스페이서를 형성하는 단계와, 상기 전체 구조물상에 산 화막을 형성하는 단계와, 상기 산화막과 상기 질화막 스페이서와 상기 폴리실리콘막 패턴의 일부 두께를 평탄 제거하는 단계와, 상기 질화막 스페이서를 제거하는 단계와, 상기 산화막과 상기 폴리실리콘막 패턴을 마스크로 상기 피식각층을 식각하는 단계를 포함한다.
본 발명의 다른 특징에 따른 반도체 소자의 미세패턴 형성방법은 피식각층을 갖는 반도체 기판 전면에 알파 카본막을 형성하고 상기 알파 카본막상에 소정의 폴리실리콘막 패턴을 성하는 단계와, 상기 폴리실리콘막 패턴의 측면에 질화막 스페이서를 형성하는 단계와, 상기 전체 구조물상에 산화막을 형성하는 단계와, 상기 산화막과 상기 질화막 스페이서와 상기 폴리실리콘막 패턴의 일부 두께를 평탄 제거하는 단계와, 상기 질화막 스페이서를 제거하는 단계와, 상기 산화막과 상기 폴리실리콘막 패턴을 마스크로 상기 알파 카본막과 상기 피식각층을 식각하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 미세패턴 형성공정 단면도이다.
도 2a를 참조하면, 피식각층(21)이 형성된 반도체 기판(20)상에 알파 카본막(α-carbon)(22)과 보호층(23)을 차례로 형성하고, 보호층(23)상에 하드마스크용 폴리실리콘막(24)을 형성한다.
상기 알파 카본막(22)은 상부에 만들어지는 마스크를 이용한 피식각층(21) 식각시 식각선택비 부족을 보완하기 위한 역할을 하며, 상기 보호층(23)은 상부의 마스크 형성시 하부층을 보호하는 역할을 하는 것으로, SiON막으로 형성함이 바람직하다.
상기 폴리실리콘막(24)은 하부의 보호층(23)과 알파 카본막(22)에 대한 식각 마스크로써의 역할에 충실하고, 이후에 형성될 스페이서의 슬로프(slope)를 최소화시키기 위해서는 그 두께를 늘리는 것이 좋으나, 폴리실리콘막(24)의 두께가 너무 두꺼우면 스페이서 형성 후 산화막 증착시 폴리실리콘막(24) 사이에 산화막을 갭필(gap fill)하기 어려우므로 폴리실리콘막(24)의 두께를 적절히 조절해야 할 필요가 있다. 바람직하게, 상기 폴리실리콘막(24)은 500~3000Å의 두께로 형성한다.
그런 다음, 사진 식각 상기 폴리실리콘막(24)을 패터닝한다. 이때, 폴리실리콘막(24)의 라인 폭은 50nm, 스페이스 폭은 130nm가 되도록 함이 바람직하다.
이어, 도 2b에 도시하는 바와 같이 전체 구조물상에 질화막을 증착하고 에치백(etch back)하여 상기 폴리실리콘막(24)의 측면에 질화막 스페이서(25)를 형성한다. 상기 질화막 스페이서(25)는 그 두께를 예를 들어, 30nm로 형성하는 것이 좋다. 질화막 스페이서(25)를 30nm의 두께로 형성하면 질화막 스페이서(25)를 포함하는 폴리실리콘막(24)간 스페이스 폭은 70nm가 된다.
그런 다음, 도 2c에 도시하는 바와 같이 폴리실리콘막(24)간 스페이스가 완전히 매립되도록 전체 구조물상에 하드마스크용 산화막(26)을 형성한다. 상기 산화막(26)으로는 HDP(High Density Plasma) 산화막 또는 갭필 특성이 우수한 SOG(Spin On Glass) 산화막 등을 사용하는 것이 좋다.
이어서, 도 2d에 도시하는 바와 같이 평탄화 공정으로 산화막(26)과 폴리실리콘막(24)과 질화막 스페이서(25)를 일부 두께 평탄 제거하여 질화막 스페이서(25)를 사이에 두고 분리되는 다수의 산화막(26)들과 폴리실리콘막(24)들을 형성한다. 이때, 평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정 또는 전면 식각 공정 중 어느 하나를 사용함이 바람직하며, 평탄화 공정 이후에 잔류하는 산화막(26)들과 폴리실리콘막(24)들과 질화막 스페이서(25)의 폭은 각각 70nm, 50nm, 30nm가 된다.
그런 다음, 도 2e에 도시하는 바와 같이 질화막 스페이서(25)를 제거한다.
이어, 도 2f에 도시하는 바와 같이 산화막(26)들의 폭과 폴리실리콘막(24)들의 폭 및 질화막 스페이서(25)가 제거됨으로 인하여 생기는 스페이스 폭을 조정하기 위하여 세정 공정을 실시한다. 예를 들어, 산화막(26)의 감소 폭이 12.5nm/side가 되도록 하고, 폴리실리콘막(24)의 감소 폭은 2.5nm/side가 되도록 하여 폴리실리콘막(24)의 라인 폭, 산화막(26)의 라인 폭 및 폴리실리콘막(24)과 산화막(26)간 스페이스 폭이 45nm로 동일하게 되도록 한다.
이후, 도시하지는 않았지만 상기 폴리실리콘막(24)들과 산화막(26)들을 하드마스크로 하부의 보호층(23)과 알파 카본막(22)을 식각한 후, 남아 있는 폴리실리 콘막(24)들과 산화막(26)들 및 알파 카본막(22)을 마스크로 하부의 피식각층(21)을 식각하여 노광 장비의 해상력 한계 이하의 피치를 갖는 미세 패턴을 형성한다.
전술한 실시예에서는 폴리실리콘막(24)을 50nm의 폭으로 패터닝한 후 세정 공정시 2.5nm/side만큼 폭을 줄이는 방법에 대해서 언급하였으나, 폴리실리콘막(24)의 폭을 50nm로 패터닝하기 어려운 경우에는 폴리실리콘막(24)의 폭을 60nm 이상이 되게 패터닝하고, 상기 질화막 스페이서(25)의 두께 및 세정 공정의 시간을 조절하여 라인 및 스페이스 폭이 동일하게 되도록 공정을 진행하여도 무방하다.
전술한 본 발명의 제 1 실시예에 따른 미세 패턴 형성 기술에서는 노광 공정을 1회만 실시하므로, 이중 노광 식각 기술에 기인하는 패턴 CD 변이를 막을 수 있다.
도 3a 내지 도 3j는 본 발명의 제 2 실시예에 따른 반도체 소자의 미세패턴 형성 공정 단면도로, 본 발명을 낸드 플래쉬 메모리 소자의 단위 셀 스트링을 구성하는 드레인 선택 라인(Drain Selective Line : DSL), 셀 트랜지스터(cell Transistor)들 및 소오스 선택 라인(Source Selective Line)의 게이트를 형성하기 위한 공정에 적용한 경우이다.
먼저, 도 3a에 도시하는 바와 같이 터널 산화막(31)과 플로팅 게이트용 도전막(32)과 유전체막(33)과 컨트롤 게이트용 도전막(34)이 적층된 반도체 기판(30)상에 알파 카본막(35)과 보호층(36)을 차례로 형성하고, 보호층(36)상에 하드마스크용 폴리실리콘막(37)을 형성한다.
상기 알파 카본막(35)은 상부에 만들어지는 마스크를 이용한 컨트롤 게이트 용 도전막(34), 유전체막(33) 및 플로팅 게이트용 도전막(32) 식각시 식각선택비 부족을 보완하는 역할을 하며, 상기 보호층(36)은 마스크 형성시 하부층을 보호하는 역할을 하는 것으로, SiON막으로 형성함이 바람직하다.
상기 폴리실리콘막(37)이 하부의 보호층(36)과 알파 카본막(35)에 대한 식각 마스크로써의 역할에 충실하고, 이후에 형성될 스페이서의 슬로프(slope)를 최소화시키기 위해서는 그 두께를 늘리는 것이 좋으나, 폴리실리콘막(37)의 두께가 너무 두꺼우면 스페이서 형성 후 산화막 증착시 폴리실리콘막(37) 사이에 산화막을 갭필(gap fill)하기 어려우므로 폴리실리콘막(37)의 두께를 적절히 조절해야 할 필요가 있다. 바람직하게, 상기 폴리실리콘막(37)은 500~3000Å의 두께로 형성한다.
이어서, 드레인 선택 라인(DSL), 셀 트랜지스터 및 소오스 선택 라인(SSL)의 게이트가 정의되도록 사진 식각 공정으로 상기 폴리실리콘막(37)을 패터닝한다.
이어, 도 3b에 도시하는 바와 같이 전체 구조물상에 질화막을 증착하고 에치백(etch back)하여 상기 폴리실리콘막(37)의 측면에 질화막 스페이서(38)를 형성한다.
그런 다음, 도 3c에 도시하는 바와 같이 폴리실리콘막(37)간 스페이스가 완전히 매립되도록 전체 구조물상에 하드마스크용 산화막(39)을 형성한다.
이어서, 도 3d에 도시하는 바와 같이 평탄화 공정으로 산화막(39)과 폴리실리콘막(37)과 질화막 스페이서(38)를 일부 두께 평탄 제거하여 질화막 스페이서(38)를 사이에 두고 분리되는 다수의 산화막(39)들과 폴리실리콘막(37)들을 형성한다. 상기 평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정 또는 전면 식각 공정 중 어느 하나를 사용함이 바람직하다.
그런 다음, 도 3e에 도시하는 바와 같이 질화막 스페이서(38)를 제거하고, 도 3f에 도시하는 바와 같이 셀 트랜지스터가 형성될 영역의 산화막(39)들의 폭과 폴리실리콘막(37)들의 폭 및 산화막(39)과 폴리실리콘막(37)간 스페이스 폭이 동일하게 되도록 습식 식각 공정으로 산화막(39)들과 폴리실리콘막(37)들의 폭을 줄인다.
드레인 선택 라인(DSL)의 게이트를 정의하는 폴리실리콘막(37)들 사이 및 소오스 선택 라인(SSL)의 게이트를 정의하는 폴리실리콘막(37)들 사이에도 산화막(39)이 형성되는데, 이 산화막(39)이 남아있는 상태에서 하부층들에 대한 식각 공정을 실시하게 되면 드레인 영역 및 소오스 영역에 원하지 않는 게이트 패턴이 형성되게 되는 바, 이러한 현상을 막기 위해서 드레인 선택 라인(DSL)의 게이트를 정의하는 폴리실리콘막(37)들 사이 및 소오스 선택 라인(SSL)의 게이트를 정의하는 폴리실리콘막(37)들 사이에 형성된 해당 산화막(A)을 제거해야 한다.
이에, 도 3g에 도시하는 바와 같이 전체 구조물상에 반사방지막(40)을 형성하고, 반사방지막(40)상에 포토레지스트(PR)를 도포한 후, 상기 해당 산화막(A)이 형성된 부분이 노출되도록 노광 및 현상 공정으로 포토레지스트(PR)를 패터닝한다.
이어, 도 3h에 도시하는 바와 같이 패터닝된 포토레지스트(PR)를 마스크로 상기 반사방지막(40)과 해당 산화막(A)을 제거한다. 이때, 이중 노광에 따른 중첩 마진을 향상시키기 위해서는 폴리실리콘막 대비 산화막의 식각 속도를 빠르게 되는 조건으로 식각 공정을 진행하는 것이 바람직하다.
DSL 및 SSL이 형성되는 부분은 셀 트랜지스터가 형성될 부분보다 패턴 피치가 커서 중첩 정확도에 민감하지 않으므로 이중 노광에 따른 패턴 크기 변이가 크게 문제되지 않을 뿐만 아니라, 전술한 바와 같이 폴리실리콘막 대비 산화막의 식각 속도를 빠르게 하여 공정을 진행할 경우 포토레지스트(PR) 노광 공정시 해당 산화막(A)뿐만 아니라 해당 산화막(39)에 이웃하는 폴리실리콘막(37)이 노출되더라도 폴리실리콘막(37)이 식각되는 현상 없이 해당 산화막(A)과 반사방지막(40)만을 선택적으로 식각할 수 있으므로 노광 공정시 중첩 마진을 확보할 수 있다.
이어서, 도 3i에 도시하는 바와 같이 상기 포토레지스트(PR) 및 반사방지막(40)을 제거한 후, 도 3j에 도시하는 바와 같이 상기 산화막(39)들과 폴리실리콘막(37)들을 하드마스크로 보호층(36)과 알파 카본막(35)을 식각하고, 잔류하는 산화막(39)들과 폴리실리콘막(37)들 및 알파 카본막(35)을 마스크로 하부의 컨트롤 게이트용 도전막(34)과 유전체막(33)과 플로팅 게이트용 도전막(32)을 식각하여 노광 장비의 해상력 이하의 피치를 갖는 게이트들을 형성한다.
상기 제 2 실시예에서는 산화막과 폴리실리콘막간 식각비 차이를 이용하여 이중 노광 및 식각 공정이 불가피한 DSL 및 SSL 형성 영역에서 노광 공정시 중첩 마진을 확보할 수 있다.
산화막과 폴리실리콘막이 교번된 구조의 하드마스크막을 형성한 후 산화막과 폴리실리콘막의 식각비 차이를 이용하여 패턴 형성을 원하지 않는 부분의 산화막을 제거하는 전술한 방법은 인터커넥션(interconnection) 및 주변 회로 영역의 패턴 형성시에도 적용 가능하다.
본 발명을 인터커넥션(interconnection) 및 주변 회로 영역의 패턴 형성에 적용한 제 3 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4a 내지 도 4c는 본 발명의 제 3 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위한 평면도이고, 도 5는 본 발명의 제 3 실시예에서 사용된 마스크의 평면 구조도이다.
도 4a는 피식각층을 갖는 반도체 기판상에 알파 카본막(미도시) 및 보호층(미도시)과 하드마스크용 폴리실리콘막(41)을 형성하고 사진 식각 공정으로 폴리실리콘막(41)을 패터닝한 후 폴리실리콘막(41)의 측면에 질화막 스페이서(42)를 형성한 평면도이다.
도 4b는 전체 구조물상에 하드마스크용 산화막(43)을 형성하고 평탄화 공정으로 산화막(43)과 질화막 스페이서(42)와 폴리실리콘막(41)을 일부 두께 평탄 제거한 평면도이다.
그리고, 도 4c는 상기 질화막 스페이서(42)를 제거하고, 전체 구조물상에 반사방지막(미도시)과 포토레지스트(미도시)를 도포하고 도 5에 도시된 마스크로 포토레지스트를 패터닝한 후, 패터닝된 포토레지스트를 식각 마스크로 하여 폴리실리콘막과 산화막의 식각비 차이를 이용하여 패턴 형성을 원하지 않는 부분에 형성된 산화막(43)을 제거한 평면도이다.
이와 같이 산화막(43)과 폴리실리콘막(41)으로 이루어진 하드마스크막을 형성한 다음, 이 하드마스크막을 마스크로 이용하여 보호층 및 알파 카본막을 식각하고, 남아있는 하드마스크막과 알파 카본막을 마스크로 피식각층을 식각하면 원하는 형태의 인터커넥션 및 주변 회로 영역의 패턴을 형성할 수 있다.
위의 설명에서는 본 발명을 플래쉬 메모리 소자에 적용한 경우를 예로 들어서 설명하였으나, 본 발명은 디램(DRAM), 에스램(SRAM) 등의 모든 반도체 소자의 게이트 제조 공정, 소자분리 트렌치 공정 및 콘택 형성 공정 등에도 적용 가능함을 밝혀 둔다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 폴리실리콘막과 질화막 스페이서 및 산화막을 이용하여 노광 장비 해상력 이하의 피치를 갖는 하드마스크막을 형성하고 습식 식각 공정을 통해 하드마스크막의 폭을 줄이므로 노광 장비의 해상력의 절반 이하의 피치를 갖는 패턴을 형성할 수 있다.
둘째, 패턴 밀도가 조밀하여 중첩 정확도에 민감한 셀 패턴을 이중 노광 공정이 아닌 한번의 노광 공정을 통해 패턴을 형성할 수 있으므로 이중 노광 공정의 중첩 마진 부족에 기인한 패턴 사이즈 변이를 방지할 수 있다.
셋째, 하드마스크를 산화막과 폴리실리콘막으로 구성하고 산화막과 폴리실리콘막의 식각비 차이를 이용하여 패턴 형성이 불필요한 부분에 형성된 산화막을 제거하므로 주변 회로 영역의 패턴 및 인터커넥션 패턴과 같이 이중 노광이 불가피한 부분에서 2차 노광시 중첩 마진을 향상시킬 수 있다.

Claims (9)

  1. (a) 피식각층을 갖는 반도체 기판상에 소정의 폴리실리콘막 패턴을 성하는 단계;
    (b) 상기 폴리실리콘막 패턴의 측면에 질화막 스페이서를 형성하는 단계;
    (c) 상기 전체 구조물상에 산화막을 형성하는 단계;
    (d) 상기 산화막과 상기 질화막 스페이서와 상기 폴리실리콘막 패턴의 일부 두께를 평탄 제거하는 단계;
    (e) 상기 질화막 스페이서를 제거하는 단계; 및
    (f) 상기 산화막과 상기 폴리실리콘막 패턴을 마스크로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법.
  2. (a) 피식각층을 갖는 반도체 기판 전면에 알파 카본막을 형성하고 상기 알파 카본막상에 소정의 폴리실리콘막 패턴을 성하는 단계;
    (b) 상기 폴리실리콘막 패턴의 측면에 질화막 스페이서를 형성하는 단계;
    (c) 상기 전체 구조물상에 산화막을 형성하는 단계;
    (d) 상기 산화막과 상기 질화막 스페이서와 상기 폴리실리콘막 패턴의 일부 두께를 평탄 제거하는 단계;
    (e) 상기 질화막 스페이서를 제거하는 단계; 및
    (f) 상기 산화막과 상기 폴리실리콘막 패턴을 마스크로 상기 알파 카본막과 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 (e) 단계 이후에 (f) 단계를 실시하기 전에 패턴 형성을 원하지 않는 부분에 형성된 상기 산화막을 제거하는 (g) 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  4. 제 3항에 있어서,
    상기 (g) 단계는 전체 구조물상에 반사방지막을 형성하는 단계;
    상기 반사방지막상에 패턴 형성을 원하지 않는 부분에 형성된 산화막 상부의 상기 반사방지막을 노출하는 포토레지스트를 형성하는 단계;
    상기 포토레지스트에 의해 노출된 반사방지막과 그 하부의 산화막을 제거하는 단계; 및
    상기 포토레지스트 및 반사방지막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  5. 제 3항에 있어서,
    상기 (e) 단계 이후에 (g) 단계를 진행하기 전에 상기 폴리실리콘막 패턴과 상기 산화막의 폭을 조정하기 위한 습식 식각 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  6. 제 1항 또는 제 2항에 있어서,
    상기 산화막을 HDP 산화막 또는 SOG 산화막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  7. 제 1항 또는 제 2항에 있어서,
    상기 폴리실리콘막 패턴을 500~3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  8. 제 1항 또는 제 2항에 있어서,
    상기 (a) 단계에서 상기 폴리실리콘막 패턴을 형성하기 전에 전체 구조물상에 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  9. 제 8항에 있어서,
    상기 보호층은 SiON막인 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
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