KR20080001918A - 반도체 소자의 미세 패턴 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 피식각층을 갖는 반도체 기판상에 제 1 폴리실리콘막과 제 1 산화막과 제 2 폴리실리콘막을 형성하고 상기 제 2 폴리실리콘막을 패터닝한다. 패터닝된 제 2 폴리실리콘막의 측면에 질화막 스페이서를 형성하고 전체 구조물상에 제 2 산화막을 형성한 다음, 평탄화 공정으로 제 2 산화막과 질화막 스페이서 및 제 2 폴리실리콘막을 소정 두께 제거한다. 그리고, 질화막 스페이서를 제거하고 제 2 폴리실리콘막을 소정 두께 산화시키어 제 3 산화막을 형성하고 제 2 폴리실리콘막의 폭을 줄인 다음, 제 3 산화막을 제거하고 제 2 산화막의 폭을 줄인다. 이후, 제 2 폴리실리콘막을 마스크로 제 1 산화막을 패터닝하고 제 2 산화막을 제거하고, 제 1 산화막을 마스크로 제 1 폴리실리콘막을 패터닝하고 제 2 폴리실리콘막을 제거한다. 다음으로, 패터닝된 제 1 폴리실리콘막 및 제 1 산화막을 마스크로 피식각층을 식각하여 노광 장비 한계 이하로 미세한 사이즈를 갖는 미세 패턴을 형성한다.
미세 패턴, 라디칼 산화
Description
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 공정 단면도
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 노광 장비의 해상 능력 이하의 피치(pitch)를 갖는 미세 패턴을 형성하기 위한 반도체 소자의 미세 패턴 형성방법에 관한 것이다.
반도체 소자의 제조공정 중 광을 이용하는 사진 공정에서 형성되는 패턴의 최소 피치(pitch)는 노광장치에 사용되는 노광광의 파장에 따라 결정된다. 따라서, 반도체 장치의 고집적화가 가속화되는 현 상황에서 더욱 작은 피치의 패턴을 형성하기 위해서는 현재 사용되는 광보다 파장이 짧은 광을 사용해야 한다. 이를 위해 엑스 선(X-ray)나 전자빔(E-beam)을 사용하는 것이 바람직하겠으나, 기술적인 문제 와 생산성 등에 의해 아직은 실험실 수준에 머무르고 있는 실정이다.
50nm급 낸드 플래쉬 메모리에서 소자분리막 또는 게이트 패턴을 형성하기 위해서는 50nm급 패터닝이 가능한 노광 장비를 사용하거나, 스페이서 이중 노광 기술(spacer double expose technology)을 이용하여 패터닝(patterning)을 해 왔다. 그러나, 전자의 방법을 적용하기 위해서는 고가의 50nm급 노광 장비를 확보해야 하고, 후자의 방법을 적용하기 위해서는 CD(Critical Dimension) 컨트롤을 위하여 알파 카본 하드마스크(α carbon hard mask)를 2회 이상 적용해야만 한다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 노광 장비의 해상 능력 이하의 피치(pitch)를 갖는 미세 패턴을 형성하기 위한 반도체 소자의 미세 패턴 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 미세 패턴 형성방법은 피식각층을 갖는 반도체 기판상에 제 1 폴리실리콘막과 제 1 산화막과 제 2 폴리실리콘막을 형성하고 상기 제 2 폴리실리콘막을 패터닝하는 단계와, 상기 제 2 폴리실리콘막의 측면에 질화막 스페이서를 형성하고 상기 전체 구조물상에 제 2 산화막을 형성하는 단계와, 평탄화 공정으로 상기 제 2 산화막과 상기 질화막 스페이서 및 제 2 폴리실리콘막을 일정 두께 제거하는 단계와, 상기 질화막 스페이서를 제거하는 단계와, 상기 제 2 폴리실리콘막을 소정 두께 산화시키어 제 3 산화막을 형성하고 상기 제 2 폴리실리콘막의 폭을 줄이는 단계와, 상기 제 3 산화막을 제거하고 상기 제 2 산화막의 폭을 줄이는 단계와, 상기 제 2 폴리실리콘막을 마스크로 상기 제 1 산화막을 패터닝하고 상기 제 2 산화막을 제거하는 단계와, 상기 제 1 산화막을 마스크로 상기 제 1 폴리실리콘막을 패터닝하고 상기 제 2 폴리실리콘막을 제거하는 단계와, 상기 패터닝된 제 1 폴리실리콘막 및 상기 제 1 산화막을 마스크로 상기 피식각층을 식각하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성공정 단면도로, 본 발명을 플래쉬 메모리 소자의 게이트 식각 공정에 적용한 경우를 나타낸다.
도 1a를 참조하면, 반도체 기판(20)상에 피식각층인 터널 산화막(21)과 플로팅 게이트용 도전막(22)과 유전막(23)과 컨트롤 게이트용 도전막(24)과 하드마스크 질화막(25)을 차례로 형성한다. 하드마스크 질화막(25)은 자기 정렬 콘택(self aligned contact) 공정을 위한 것으로, 2000~3000Å의 두께로 형성함이 바람직하 다.
이어서, 전체 구조물 구조물상에 제 1 하드마스크 폴리실리콘막(26)과 제 1 하드마스크 산화막(27)을 차례로 형성한다. 제 1 하드마스크 폴리실리콘막(26)은 500~600Å의 두께로 형성하고, 제 1 하드마스크 산화막(27)은 400~500Å 두께의 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 이용하여 형성함이 바람직하다.
다음으로, 제 1 하드마스크 산화막(27)상에 제 2 하드마스크 폴리실리콘막(28)을 형성하고, 60nm급 노광 장비를 사용한 사진 공정 및 식각 공정으로 제 2 하드마스크 폴리실리콘막(28)을 패터닝한다. 이때, 제 2 하드마스크 폴리실리콘막(28)은 라인 폭이 60nm가 되고, 스페이스 폭이 140nm가 된다.
도 1b를 참조하면, 전체 구조물상에 40~50Å, 바람직하게 45nm의 두께로 질화막(29)을 형성한다. 질화막(29)은 LP(Low Pressure) 질화막으로 형성함이 바람직하다. LP 질화막의 경우 스텝 커버리지(step coverage)가 100%에 가까우므로 질화막(29)은 제 2 하드마스크 폴리실리콘막(28)의 측면에서도 45nm 두께로 균일하게 형성된다.
도 1c를 참조하면, 질화막(29)을 에치백(etchback)하여 제 2 하드마스크 폴리실리콘막(28)의 측면에 질화막 스페이서(29a)를 형성한다. 에치백 공정시 질화막(29)의 두께가 5nm 정도 감소되게 되어 스페이서(29a)는 40nm의 두께를 갖게 된다.
도 1d를 참조하면, 전체 구조물상에 제 2 하드마스크 산화막(30)을 형성한다. 제 2 하드마스크 산화막(30)은 고밀도 플라즈마(High Density Plasma : HDP) 산화막으로 형성함이 바람직하다.
도 1e를 참조하면, 평탄화 공정으로 제 2 하드마스크 산화막(30), 제 2 하드마스크 폴리실리콘막(28), 질화막 스페이서(29a)를 소정 두께 제거한다. 따라서, 40nm의 폭을 갖는 질화막 스페이서(29a)를 사이에 두고 분리되는 60nm의 폭을 갖는 제 2 하드마스크 산화막(30)과 60nm의 폭을 갖는 제 2 하드마스크 폴리실리콘막(28)이 남게 된다.
평탄화 공정시 둥근 호 모양의 질화막 스페이서(29a) 상부의 숄더(shoulder) 부분이 제거되므로 평탄화 공정 이후에 잔류하는 질화막 스페이서(29a)와 제 2 하드마스크 산화막(30)과 제 2 하드마스크 폴리실리콘막(28)은 높이에 따른 CD 변이를 거의 갖지 않는다.
도 1f를 참조하면, 습식 식각 공정으로 질화막 스페이서(29a)를 제거한다.
도 1g를 참조하면, 라디칼 산화(radical oxidation) 공정을 실시하여 제 2 하드마스크 폴리실리콘막(28)의 표면을 소정 두께 예를 들어, 5nm 가량 산화시키어 산화막(31)을 형성한다. 따라서, 제 2 하드마스크 폴리실리콘막(28)의 폭은 5nm 정도 감소되어 50nm가 되고, 제 2 하드마스크 폴리실리콘막(28)과 제 2 하드마스크 산화막(30)간의 간격은 45nm가 된다.
도 1h를 참조하면, 산화막 습식 식각 공정 또는 크리닝 공정으로 산화막(31)을 제거하고, 제 2 하드마스크 산화막(30)의 폭을 줄인다.
5nm 두께의 산화막(31)을 제거하는 동안 제 2 하드마스크 산화막(30)도 5nm 정도 손실되게 된다. 따라서, 제 2 하드마스크 산화막(30)의 폭, 제 2 하드마스크 폴리실리콘막(28)의 폭, 제 2 하드마스크 산화막(30)과 제 2 하드마스크 폴리실리콘막(28)간 간격이 모두 50nm가 된다.
도 1i를 참조하면, 제 2 하드마스크 폴리실리콘막(28)을 식각 배리어로 하부의 제 1 하드마스크 산화막(27)을 식각한다. 이때, 산화막 대 폴리실리콘막의 식각비는 5:1 이상이 되도록 한다.
따라서, 제 2 하드마스크 산화막(30)도 함께 식각되게 되며, 제 2 하드마스크 폴리실리콘막(28)은 일부 두께가 제 1 하드마스크 산화막(27)상에 잔류하게 된다.
도 1j를 참조하면, 제 1 하드마스크 산화막(27)을 식각 배리어로 하여 제 1 하드마스크 폴리실리콘막(26)을 식각한다. 이때, 폴리실리콘막 대비 산화막에 대한 선택비를 매구 크게 설정한다. 따라서 제 2 하드마스크 폴리실리콘막(28)은 완전히 제거되고, 제 1 하드마스크 폴리실리콘막(26)과 식각 선택비가 상이한 제 1 하드마스크 산화막(27)은 제 1 하드마스크 폴리실리콘막(26)상에 잔류된다.
이후, 도시하지는 않았지만 잔류하는 제 1 하드마스크 산화막(27) 및 제 1 하드마스크 폴리실리콘막(26)을 식각 배리어로 하드마스크 질화막(25)을 식각한다.
이후, 하드마스크 질화막(25)상에 잔류하는 상부 막들을 제거하고, 하드마스크 질화막(25)을 식각 배리어로 컨트롤 게이트용 도전막(24), 유전막(23), 플로팅 게이트용 도전막(22)을 패터닝하여 최종 게이트 패턴을 형성한다.
위의 설명에서는 본 발명을 플래쉬 메모리 소자의 게이트 식각 공정 적용한 경우를 예로 들어서 설명하였으나, 본 발명은 디램(DRAM), 에스램(SRAM) 등의 모든 반도체 소자의 게이트 식각 공정, 소자분리 트렌치 식각 공정 및 콘택 식각 공정 등 반도체 소자 제조에 필요한 모든 식각 공정에 적용 가능함을 밝혀 둔다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 제 2 하드마스크 폴리실리콘막과 질화막 스페이서 및 제 1 하드마스크 산화막을 이용하여 노광 장비의 해상력의 절반 이하의 피치를 갖는 패턴을 형성할 수 있다.
둘째, 라디칼 산화 공정 및 산화막 제거 공정을 통해 제 2 하드마스크 폴리실리콘막과 제 2 하드마스크 산화막의 폭과 그들 사이의 간격을 조절할 수 있으므로 원하는 사이즈의 패터닝이 가능하다.
셋째, 알파 카본 하드마스크를 형성하지 않아도 되므로 TAT(Turn Around Time)을 단축시킬 수 있다.
Claims (7)
- 피식각층을 갖는 반도체 기판상에 제 1 폴리실리콘막과 제 1 산화막과 제 2 폴리실리콘막을 형성하고 상기 제 2 폴리실리콘막을 패터닝하는 단계;상기 제 2 폴리실리콘막의 측면에 질화막 스페이서를 형성하고 상기 전체 구조물상에 제 2 산화막을 형성하는 단계;평탄화 공정으로 상기 제 2 산화막과 상기 질화막 스페이서 및 제 2 폴리실리콘막을 일정 두께 제거하는 단계;상기 질화막 스페이서를 제거하는 단계;상기 제 2 폴리실리콘막을 소정 두께 산화시키어 제 3 산화막을 형성하고 상기 제 2 폴리실리콘막의 폭을 줄이는 단계;상기 제 3 산화막을 제거하고 상기 제 2 산화막의 폭을 줄이는 단계;상기 제 2 폴리실리콘막을 마스크로 상기 제 1 산화막을 패터닝하고 상기 제 2 산화막을 제거하는 단계;상기 제 1 산화막을 마스크로 상기 제 1 폴리실리콘막을 패터닝하고 상기 제 2 폴리실리콘막을 제거하는 단계; 및상기 패터닝된 제 1 폴리실리콘막 및 상기 제 1 산화막을 마스크로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법.
- 제 1항에 있어서, 상기 제 3 산화막을 라디칼 산화 공정으로 형성하는 반도체 소자의 미세 패턴 형성방법.
- 제 1항에 있어서, 상기 제 2 폴리실리콘막을 라인 및 스페이스 폭이 각각 60nm 및 140nm가 되게 패터닝하는 반도체 소자의 미세 패턴 형성방법.
- 제 1항에 있어서, 상기 질화막 스페이서를 40nm의 두께로 형성하는 반도체 소자의 미세 패턴 형성방법.
- 제 1항에 있어서, 상기 제 3 산화막을 5nm의 두께로 형성하는 반도체 소자의 미세 패턴 형성방법.
- 제 1항에 있어서, 상기 제 3 산화막 제거시 상기 제 2 산화막의 폭이 상기 제 3 산화막의 두께만큼 감소되는 반도체 소자의 미세 패턴 형성방법.
- 제 1항에 있어서, 상기 제 3 산화막을 습식 식각 공정 또는 크리닝 공정으로 제거하는 반도체 소자의 미세 패턴 형성방법.
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| KR (1) | KR20080001918A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101108613B1 (ko) * | 2008-09-29 | 2012-02-08 | 도쿄엘렉트론가부시키가이샤 | 미세 패턴의 형성 방법 및 성막 장치 |
| CN106601610A (zh) * | 2015-10-14 | 2017-04-26 | 中国科学院微电子研究所 | 一种形成小间距鳍体的方法 |
-
2006
- 2006-06-30 KR KR1020060060387A patent/KR20080001918A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101108613B1 (ko) * | 2008-09-29 | 2012-02-08 | 도쿄엘렉트론가부시키가이샤 | 미세 패턴의 형성 방법 및 성막 장치 |
| CN106601610A (zh) * | 2015-10-14 | 2017-04-26 | 中国科学院微电子研究所 | 一种形成小间距鳍体的方法 |
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