JP5068156B2 - 半導体素子の微細パターン形成方法 - Google Patents

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Description

本発明は、半導体素子の製造技術に関し、特に、半導体素子の微細パターン形成方法に関する。
半導体素子の高集積化に伴い、パターンの微細化が要求されている。しかし、現在までに開発されている露光装置の解像度の限界により、４０ｎｍ以下の微細パターンを有する素子を実現することは困難であるのが実情である。
このような問題を解決するため、近年、２回のフォトリソグラフィ工程により微細パターンを形成する二重パターニング(double patterning)法が提案されている。以下、図１Ａ〜図１Ｄを参照して、二重パターニング法をより詳細に説明する。
図１Ａ〜図１Ｄは、従来の技術に係る半導体素子の微細パターン形成方法を説明するための図であり、形成過程の各段階における素子の構造を示す断面図である。
図１Ａは、第１フォトレジストパターンを形成した段階における素子の構造を示す断面図である。図１Ａに示すように、被エッチング層１０上に、第１ハードマスクパターン用層１１及び第２ハードマスクパターン用層１２を順に形成する。
次いで、第２ハードマスクパターン用層１２上に第１フォトレジストを塗布した後、露光及び現像を行い、第１フォトレジストの層をパターニングすることにより、第１フォトレジストパターン１３を形成する。ここで、第１フォトレジストパターン１３は、露光限界レベルの線幅に形成することができる。
図１Ｂは、第２ハードマスクパターンを形成した段階における素子の構造を示す断面図である。第１フォトレジストパターン１３をエッチングバリアとして、第２ハードマスクパターン用層１２をエッチングすることにより、図１Ｂに示すように、第２ハードマスクパターン１２Ａを形成する。ここで、第１フォトレジストパターン１３は、第２ハードマスクパターン１２Ａの形成過程で除去されるか、又は後続の工程で除去される。
図１Ｃは、第２フォトレジストパターンを形成した段階における素子の構造を示す断面図である。第２ハードマスクパターン１２Ａ及び第１ハードマスクパターン用層１１を含む全面に第２フォトレジストを塗布した後、露光及び現像を行い、第２フォトレジストの層をパターニングすることにより、図１Ｃに示すように、第２フォトレジストパターン１４を形成する。第２フォトレジストパターン１４も第１フォトレジストパターン１３と同様に、露光限界レベルの線幅に形成することができる。
図１Ｄは、第１ハードマスクパターンを形成した段階における素子の構造を示す断面図である。第２ハードマスクパターン１２Ａ及び第２フォトレジストパターン１４をエッチングバリアとして、第１ハードマスクパターン用層１１をエッチングすることにより、図１Ｄに示すように、第１ハードマスクパターン１１Ａを形成する。ここで、第２ハードマスクパターン１２Ａ及び第２フォトレジストパターン１４は、第１ハードマスクパターン１１Ａの形成過程で除去されるか、又は後続の工程で除去される。
次いで、図示していないが、第１ハードマスクパターン１１Ａをエッチングバリアとして、被エッチング層１０をエッチングすることにより、被エッチングパターンを形成する。
このように、２回のフォトリソグラフィ工程を用いて被エッチングパターンを形成するため、露光装置に限界があるにもかかわらず、その限界よりも微細な線幅を有する被エッチングパターンを形成することができる。
しかしながら、このような二重パターニング法には、次のような問題がある。
被エッチングパターンの線幅の均一性を確保するためには、第１フォトレジストパターン１３と第２フォトレジストパターン１４とのオーバーレイ精度を確保しなければならない。これは、第２フォトレジストパターン１４が、第１フォトレジストパターン１３間のスペースをほぼ等しく二分する位置に形成されなければならないことを意味する。しかし、現在の露光装置では、これらの位置の正確な制御が難しいという問題がある。
また、２回のフォトリソグラフィ工程を行うことは、製造コストの上昇を招くという問題がある。
本発明は、上記従来の技術における問題を解決するためになされたものであって、その目的は、１回のフォトリソグラフィ工程だけで、二重パターニング法と同程度の微細パターンを実現することができ、パターンの線幅の均一性の確保及び製造コスト節減を可能とする半導体素子の微細パターン形成方法を提供することにある。
上記の目的を達成するための本発明に係る半導体素子の微細パターン形成方法は、被エッチング層上に、ハードマスクパターン用層、エッチング停止膜、及び犠牲膜を順に形成するステップと、該犠牲膜上にフォトレジストパターンを形成するステップと、該フォトレジストパターンをエッチングバリアとして、前記犠牲膜をエッチングすることにより、犠牲膜パターンを形成するステップと、該犠牲膜パターンの両側壁にスペーサを形成するステップと、前記スペーサ形成後の全面に、前記スペーサの形成時に前記エッチング停止膜がアタックされて発生したエッチング消失部の深さに相当する厚さを有し、かつ、前記エッチング停止膜と同じ物質からなる第１物質膜を形成するステップと、該第１物質膜上に、前記犠牲膜パターンを覆う厚さを有し、かつ、前記犠牲膜パターンと同じ物質からなる第２物質膜を形成するステップと、前記犠牲膜パターンが露出するまで、平坦化処理を行うステップと、前記犠牲膜パターン及び前記第２物質膜を除去するステップと、前記スペーサをエッチングバリアとして、前記エッチング停止膜、前記ハードマスクパターン用層、及び前記被エッチング層を順にエッチングすることにより、微細な線幅を有する被エッチングパターンを形成するステップとを含むことを特徴とする。
本発明に係る半導体素子の微細パターン形成方法は、１回のフォトリソグラフィ工程だけでも、二重パターニング法と同程度の微細パターンを実現することができ、パターンの線幅の均一性の確保及び製造コストの節減が可能である。
以下、添付された図面を参照して、本発明の好ましい実施の形態に係る半導体素子の微細パターン形成方法をより詳細に説明する。
図２Ａ〜図２Ｆは、本発明の第１の実施の形態に係る半導体素子の微細パターン形成方法を説明するための図であり、形成過程の各段階における素子の構造を示す断面図である。
図２Ａは、犠牲膜上にフォトレジストパターンを形成した段階における素子の構造を示す断面図である。図２Ａに示すように、被エッチング層２０上にハードマスクパターン用層（第１ハードマスクパターン用層）２１を形成する。このハードマスクパターン用層２１は、後続の被エッチング層２０のエッチング時に、エッチングバリアとしての役割を果たすものであって、必要に応じて省略可能である。
次いで、ハードマスクパターン用層２１上にエッチング停止膜２２を形成する。エッチング停止膜２２は、窒化物又は酸窒化珪素（ＳｉＯＮ）で形成することが好ましい。このエッチング停止膜２２は、後続の犠牲膜を形成するためのエッチング時、及び／又は後続のスペーサを形成するためのエッチング時に、エッチングを停止するターゲットになる膜である。さらに、後続のハードマスクパターン用層２１のエッチング時には、エッチングバリアとして機能する。
その後、エッチング停止膜２２上に犠牲膜２３を形成する。このとき、犠牲膜２３は、その下層、すなわち、エッチング停止膜２２のエッチング時におけるエッチングマージンを確保することができる程度の厚さに形成する。例えば、犠牲膜２３は、５００Å〜２０００Åの範囲の厚さに形成することが好ましい。また、犠牲膜２３は、後続の工程で除去しなければならないため、湿式法又は乾式法により容易に除去することができる物質からなることが好ましい。例えば、犠牲膜２３は、湿式法により容易に除去することができるＴＥＯＳ、ＨＡＲＰ、ＳＯＤ若しくはＳＯＧ、又は乾式法により容易に除去することができるポリシリコン若しくは非晶質炭素により形成することが好ましい。
次いで、犠牲膜２３上にフォトレジストを塗布した後、露光及び現像を行い、フォトレジストパターン２４を形成する。このフォトレジストパターン２４のライン／スペース比は、１：２．５〜１：３．５の範囲であることが好ましい。図示していないが、フォトレジストパターン２４の下には、反射防止膜（図示せず）を介在させてもよい。
図２Ｂは、フォトレジストパターンをエッチングバリアとして、犠牲膜パターンを形成した段階における素子の構造を示す断面図である。フォトレジストパターン２４をエッチングバリアとして犠牲膜２３をエッチングすることにより、図２Ｂに示すように、犠牲膜パターン２３Ａを形成する。このとき、図示していないが、フォトレジストパターン２４と犠牲膜２３との間に、もう１つのハードマスクパターン（第２ハードマスクパターン）を介在させ、犠牲膜２３のエッチングを行うこともできる。これは、フォトレジストパターン２４をエッチングバリアとする犠牲膜２３のエッチング時に発生する可能性がある犠牲膜パターン２３Ａの変形など、パターン不良の発生を防止するためである。
図２Ｃは、犠牲膜パターンの側壁にスペーサを形成した段階における素子の構造を示す断面図である。フォトレジストパターン２４を除去した後、犠牲膜パターン２３Ａを含む全面にスペーサ用膜を形成し、このスペーサ用膜のエッチング（スペーサエッチング）を行うことにより、図２Ｃに示すように、犠牲膜パターン２３Ａの両側壁にスペーサ２５を形成する。
このスペーサ２５は、後続の被エッチングパターンを形成するためのエッチング時に、エッチングバリアとしての役割を果たすものであるため、被エッチングパターンの線幅が均一になるように、スペーサ２５の側面が被エッチング層に対してほぼ垂直で、かつ、スペーサ２５の幅を一定に形成することが好ましい。したがって、スペーサ用膜には、ステップカバレッジが比較的高い、例えば、ステップカバレッジ０．９以上の物質を用いることが好ましい。また、スペーサ用膜は、ステップカバレッジ特性に優れた方法、例えば、ＡＬＤ(Atomic Layer Deposition)法によって形成することが好ましい。
さらに、スペーサエッチングは、スペーサ用膜の下のエッチング停止膜２２に対するアタックをできるだけ防止するため、エッチング停止膜２２に比べスペーサ用膜に対するエッチング選択比が高いエッチングガスを用いて行うことが好ましい。
図２Ｄは、犠牲膜パターンを除去した段階における素子の構造を示す断面図である。図２Ｄに示すように、湿式法又は乾式法によって犠牲膜パターン２３Ａを除去する。特に、犠牲膜パターン２３Ａの除去は、その下のエッチング停止膜２２に比べて犠牲膜パターン２３Ａ対するエッチング選択比が高い条件下で行うことが好ましい。例えば、犠牲膜パターン２３ＡがＴＥＯＳ、ＨＡＲＰ、ＳＯＤ又はＳＯＧからなり、エッチング停止膜２２が窒化物からなる場合、ＨＦ（フッ酸）又はＢＯＥ（Buffered Oxide Etchant）を用いる湿式法によって犠牲膜パターン２３Ａを除去することができる。また、犠牲膜パターン２３Ａが非晶質炭素からなる場合、Ｎ２／Ｏ２混合ガスを用いる乾式法によって犠牲膜パターン２３Ａを除去することができ、犠牲膜パターン２３Ａがポリシリコンからなる場合は、ＨＢｒガスを用いる乾式法によって犠牲膜パターン２３Ａを除去することができる。
図２Ｅは、エッチング停止膜パターンを形成した段階における素子の構造を示す断面図である。スペーサ２５をエッチングバリアとしてエッチング停止膜２２のエッチングを行うことにより、図２Ｅに示すように、エッチング停止膜パターン２２Ａを形成する。
図２Ｆは、ハードマスクパターンを形成した段階における素子の構造を示す断面図である。少なくともエッチング停止膜パターン２２Ａをエッチングバリアとしてハードマスクパターン用層（第１ハードマスクパターン用層）２１をエッチングすることにより、図２Ｆに示すように、ハードマスクパターン（第１ハードマスクパターン）２１Ａを形成する。
次いで、図示していないが、少なくともハードマスクパターン２１Ａをエッチングバリアとして被エッチング層２０をエッチングすることにより、微細な線幅を有する被エッチングパターンを形成することができる。
このように、犠牲膜パターン２３Ａの両側壁に自己整合されたスペーサ２５を用いて被エッチングパターンを形成することができるため、１回のフォトリソグラフィ工程により、微細な線幅を有する被エッチングパターンの形成が可能である。したがって、従来の二重パターニング法におけるオーバーレイに関する問題及び製造コスト上昇に関する問題を解決することができる。
図３Ａ〜図３Ｃは、本発明の第２の実施の形態に係る半導体素子の微細パターン形成方法を説明するための図であり、形成過程の各段階における素子の構造を示す断面図である。第２の実施の形態に係る方法は、上述した第１の実施の形態に係る半導体素子の微細パターン形成方法をさらに改善したものであって、特に、図２Ｃから図２Ｅまでに行われるステップ、すなわち、図２Ｄに示したステップに代わるステップに関する。以下、これらの図において同一又は類似の部分は、同じ符号を使用するものとする。
図２Ｃに示した段階で、犠牲膜パターン２３Ａの両側壁にスペーサ２５が形成される。このスペーサ２５を形成するためのスペーサエッチング時には、エッチング停止膜２２がアタックされることをできるだけ防止するため、エッチング停止膜２２に比べて犠牲膜に対するエッチング選択比が高いエッチングガスを用いることが好ましいことは、すでに説明した。しかし、実質的にこのような条件下でスペーサエッチングを行っても、エッチング停止膜２２がアタックされ、ある程度の深さのエッチング消失部が発生する（図２Ｃに示した「Ａ」部参照）。
したがって、図２Ｄに示したように、犠牲膜パターン２３Ａを除去した段階では、犠牲膜パターン２３Ａが存在した箇所「Ｂ」におけるエッチング停止膜２２と、スペーサエッチング時にアタックされた箇所「Ａ」におけるエッチング停止膜２２との間には段差が発生する。エッチング停止膜２２に、このような段差がある場合には、エッチング停止膜２２のエッチングによってエッチング停止膜パターン２２Ａを形成する際に、エッチング停止膜パターン２２Ａの線幅を一定に調整することが難しくなるため、被エッチングパターンの線幅の均一性を確保することに支障を来すことがある。そのような問題を解決するためには、図２Ｃに示したステップと、図２Ｅに示したステップとの間で、次の図３Ａ〜図３Ｃを参照して説明するステップを、さらに行うことが好ましい。
図３Ａは、図２Ｃに示した段階の後、全面に第１物質膜及び第２物質膜を形成した段階における素子の構造を示す断面図である。スペーサエッチングによりエッチング停止膜２２には、アタックされて消失した箇所「Ａ」が発生する。その全面に、図３Ａに示すように、エッチング停止膜２２がアタックされて発生した消失部の深さに相当する厚さだけ、エッチング停止膜２２と同じ物質、例えば、窒化膜からなる第１物質膜３１を形成する。
次いで、第１物質膜３１上に犠牲膜パターン２３Ａ及びスペーサ２５を十分に覆う厚さ、例えば、５００Å〜２０００Åの範囲の厚さで、犠牲膜パターン２３Ａと同じ物質からなる第２物質膜３２を形成する。
図３Ｂは、第１物質膜及び第２物質膜の平坦化処理を行った段階における素子の構造を示す断面図である。図３Ｂに示すように、犠牲膜パターン２３Ａが露出するまで、ＣＭＰなどの方法によって平坦化処理を行う。
図３Ｃは、犠牲膜パターンを除去した段階における素子の構造を示す断面図である。上記平坦化処理によって露出した犠牲膜パターン２３Ａを、図３Ｃに示すように除去する。このとき、犠牲膜パターン２３Ａは、図２Ｄに関して説明した方法と同じ方法によって除去することができる。犠牲膜パターン２３Ａの除去時に、犠牲膜パターン２３Ａと同じ物質からなる第２物質膜３２も併せて除去される。
その後のステップは、図２Ｅ及び図２Ｆを参照して説明したとおりである。
このように、図３Ａ〜図３Ｃを参照して説明したステップにより、エッチング停止膜２２がアタックされることによって生じた消失部が、第１物質膜３１により埋め込まれ、その後、犠牲膜パターン２３Ａ及び第２物質膜３２が同時に除去されるため、エッチング停止膜２２に段差が発生することを防止することができる。
本発明に係る半導体素子の微細パターン形成方法は、１回のフォトリソグラフィ工程だけでも、二重パターニング法と同程度の微細パターンを実現することができ、パターンの線幅の均一性の確保及び製造コストの節減が可能である。
以上、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来技術に係る半導体素子の微細パターン形成方法を説明するための図であり、第１フォトレジストパターンを形成した段階における素子の構造を示す断面図である。 従来技術に係る半導体素子の微細パターン形成方法を説明するための図であり、第２ハードマスクパターンを形成した段階における素子の構造を示す断面図である。 従来技術に係る半導体素子の微細パターン形成方法を説明するための図であり、第２フォトレジストパターンを形成した段階における素子の構造を示す断面図である。 従来技術に係る半導体素子の微細パターン形成方法を説明するための図であり、第１ハードマスクパターンを形成した段階における素子の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の微細パターン形成方法を説明するための図であり、犠牲膜上にフォトレジストパターンを形成した段階における素子の構造を示す断面図である。 本発明の第１の実施形の態に係る半導体素子の微細パターン形成方法を説明するための図であり、フォトレジストパターンをエッチングバリアとして、犠牲膜パターンを形成した段階における素子の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の微細パターン形成方法を説明するための図であり、犠牲膜パターンの側壁にスペーサを形成した段階における素子の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の微細パターン形成方法を説明するための図であり、犠牲膜パターンを除去した段階における素子の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の微細パターン形成方法を説明するための図であり、エッチング停止膜パターンを形成した段階における素子の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体素子の微細パターン形成方法を説明するための図であり、ハードマスクパターンを形成した段階における素子の構造を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の微細パターン形成方法を説明するための図であり、図２Ｃに示した段階の後、全面に第１物質膜及び第２物質膜を形成した段階における素子の構造を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の微細パターン形成方法を説明するための図であり、第１物質膜及び第２物質膜の平坦化処理を行った段階における素子の構造を示す断面図である。 本発明の第２の実施の形態に係る半導体素子の微細パターン形成方法を説明するための図であり、犠牲膜パターンを除去した段階における素子の構造を示す断面図である。
符号の説明
２０ 被エッチング層
２１ ハードマスクパターン用層
２２ エッチング停止膜
２３ 犠牲膜
２４ フォトレジストパターン
２５ スペーサ

Claims (2)

  1. 被エッチング層上に、ハードマスクパターン用層、エッチング停止膜、及び犠牲膜を順に形成するステップと、
    該犠牲膜上にフォトレジストパターンを形成するステップと、
    該フォトレジストパターンをエッチングバリアとして、前記犠牲膜をエッチングすることにより、犠牲膜パターンを形成するステップと、
    該犠牲膜パターンの両側壁にスペーサを形成するステップと、
    前記スペーサ形成後の全面に、前記スペーサの形成時に前記エッチング停止膜がアタックされて発生したエッチング消失部の深さに相当する厚さを有し、かつ、前記エッチング停止膜と同じ物質からなる第１物質膜を形成するステップと、
    該第１物質膜上に、前記犠牲膜パターンを覆う厚さを有し、かつ、前記犠牲膜パターンと同じ物質からなる第２物質膜を形成するステップと、
    前記犠牲膜パターンが露出するまで、平坦化処理を行うステップと、
    前記犠牲膜パターン及び前記第２物質膜を除去するステップと、
    前記スペーサをエッチングバリアとして、前記エッチング停止膜、前記ハードマスクパターン用層、及び前記被エッチング層を順にエッチングすることにより、微細な線幅を有する被エッチングパターンを形成するステップと
    を含むことを特徴とする半導体素子の微細パターン形成方法。
  2. 前記平坦化処理を、ＣＭＰ法によって行うことを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
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