JP2002334925A - 平坦化処理方法及び半導体装置の製造方法 - Google Patents
平坦化処理方法及び半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 凹凸の少ない大面積の領域を含んでいても研
磨残りやディッシングを低減でき、少ない研磨量でより
均一な平坦化レベルを実現する平坦化前処理方法及び半
導体装置の製造方法を提供する。 【解決手段】 基板は、第１の領域と第１の領域よりも
面積が広い第２の領域とを有する。この第１の領域と第
２の領域との間に、第１の領域と第２の領域とを分離す
るためにトレンチを形成し、基板上とトレンチ内に絶縁
膜を形成し、第２の領域上の絶縁膜に複数の凹凸を有す
るダミーパターンを形成する。この後に、化学的機械的
研磨によって、前記絶縁膜を平坦化する。
磨残りやディッシングを低減でき、少ない研磨量でより
均一な平坦化レベルを実現する平坦化前処理方法及び半
導体装置の製造方法を提供する。 【解決手段】 基板は、第１の領域と第１の領域よりも
面積が広い第２の領域とを有する。この第１の領域と第
２の領域との間に、第１の領域と第２の領域とを分離す
るためにトレンチを形成し、基板上とトレンチ内に絶縁
膜を形成し、第２の領域上の絶縁膜に複数の凹凸を有す
るダミーパターンを形成する。この後に、化学的機械的
研磨によって、前記絶縁膜を平坦化する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置製造に
係り、特に大面積の素子形成領域を有する半導体ウェハ
上の被平坦化処理層を化学的機械的研磨により平坦化す
る際の平坦化処理方法及び半導体装置の製造方法に関す
る。
係り、特に大面積の素子形成領域を有する半導体ウェハ
上の被平坦化処理層を化学的機械的研磨により平坦化す
る際の平坦化処理方法及び半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体素子の微細化、高集積化に伴い、
ゲート電極や配線の細線化、ピッチの縮小化は進む一方
である。従って、ゲート電極や配線形成に必要なリソグ
ラフィ技術の評価、素子としての製造に関する膜質など
の諸条件の評価は重要であり、予め評価用ウェハで評価
される。すなわち、評価用ウェハにおいて、実際の設計
に則した寸法、ピッチ等、所条件を盛り込んだ様々な素
子のパターンが形成され、製造工程の評価がなされるの
である。このような評価用ウェハをＴＥＧ（TestElemen
t Group）ウェハと呼ぶこともある。
ゲート電極や配線の細線化、ピッチの縮小化は進む一方
である。従って、ゲート電極や配線形成に必要なリソグ
ラフィ技術の評価、素子としての製造に関する膜質など
の諸条件の評価は重要であり、予め評価用ウェハで評価
される。すなわち、評価用ウェハにおいて、実際の設計
に則した寸法、ピッチ等、所条件を盛り込んだ様々な素
子のパターンが形成され、製造工程の評価がなされるの
である。このような評価用ウェハをＴＥＧ（TestElemen
t Group）ウェハと呼ぶこともある。
【０００３】近年の微細化、高集積化に伴い配線層数は
増大し、形成層間の平坦化処理には化学的機械的研磨、
いわゆるＣＭＰ（Chemical Mechanical Polishing ）技
術は不可欠である。すなわち、被平坦化層の凹凸部に加
わる研磨パッドの圧力差、および、スラリーによる選択
比によって研磨レートの選択性が生じ、所定時間経過後
には凹凸部をなだらかにする。
増大し、形成層間の平坦化処理には化学的機械的研磨、
いわゆるＣＭＰ（Chemical Mechanical Polishing ）技
術は不可欠である。すなわち、被平坦化層の凹凸部に加
わる研磨パッドの圧力差、および、スラリーによる選択
比によって研磨レートの選択性が生じ、所定時間経過後
には凹凸部をなだらかにする。
【０００４】上記評価用ウェハにおいてもＣＭＰ技術を
用いて形成層間の平坦化処理が行われる。例えば、素子
分離領域としてトレンチ素子分離絶縁膜を形成する場合
について以下に説明する。
用いて形成層間の平坦化処理が行われる。例えば、素子
分離領域としてトレンチ素子分離絶縁膜を形成する場合
について以下に説明する。
【０００５】図９（ａ），（ｂ）は、それぞれ従来技術
におけるトレンチ素子分離領域を形成する際の途中過程
を示す断面図である。図９（ａ）に示すように、Ｓｉ半
導体基板９１上に窒化膜（シリコン窒化膜等）９２のマ
スクパターンを形成し、素子分離用のトレンチ９３をエ
ッチング形成する。トレンチ９３を酸化した後（図示せ
ず）、ＣＶＤ（Chemical Vapor Deposition ）法により
酸化膜９４を形成する。酸化膜９４はトレンチ９３の凹
凸に従って堆積レベルが異なってくる。
におけるトレンチ素子分離領域を形成する際の途中過程
を示す断面図である。図９（ａ）に示すように、Ｓｉ半
導体基板９１上に窒化膜（シリコン窒化膜等）９２のマ
スクパターンを形成し、素子分離用のトレンチ９３をエ
ッチング形成する。トレンチ９３を酸化した後（図示せ
ず）、ＣＶＤ（Chemical Vapor Deposition ）法により
酸化膜９４を形成する。酸化膜９４はトレンチ９３の凹
凸に従って堆積レベルが異なってくる。
【０００６】評価用ウェハ（９１）にはゲート配線を所
定ピッチで敷き詰める大面積の素子領域９５が設けられ
る。これにより、他の領域に比べて大面積の素子領域９
５上の酸化膜９４は高く堆積され、大面積の台状（凸
部）領域９４１となる。
定ピッチで敷き詰める大面積の素子領域９５が設けられ
る。これにより、他の領域に比べて大面積の素子領域９
５上の酸化膜９４は高く堆積され、大面積の台状（凸
部）領域９４１となる。
【０００７】ＣＭＰにおける研磨パッドでは、被平坦化
処理層（酸化膜９４）に対し、凸部には凹部に比べて大
きな圧力がかかり、研磨レートは大きくなる。しかし、
大面積の凸部では研磨パッドの圧力が分散し、研磨レー
トが小さくなるのが現状である。すなわち、素子領域９
５上の台状領域９４１は、その他の低い堆積レベルの細
かな凹凸領域と同じようには平坦化できず、平坦化の誤
差が大きくなる懸念がある。
処理層（酸化膜９４）に対し、凸部には凹部に比べて大
きな圧力がかかり、研磨レートは大きくなる。しかし、
大面積の凸部では研磨パッドの圧力が分散し、研磨レー
トが小さくなるのが現状である。すなわち、素子領域９
５上の台状領域９４１は、その他の低い堆積レベルの細
かな凹凸領域と同じようには平坦化できず、平坦化の誤
差が大きくなる懸念がある。
【０００８】そこで、図９（ｂ）に示すように、他の領
域に比べて大面積の素子領域９５上における酸化膜９４
の台状領域９４１に対しフォトリソグラフィ技術を用
い、他の堆積レベルに近付けるように全体をある程度の
深さエッチングする。凸部９４２は、レジストのマスク
パターンの形成マージンにより形成されるものである。
このような構成にしてからＣＭＰを実施すれば、誤差の
少ない平坦化レベルを実現することができる。そして図
示しないが、窒化膜９２をＣＭＰのストッパ膜として検
出し、その後に窒化膜を除去する。これにより、トレン
チ９３に酸化膜９４が埋め込まれたトレンチ素子分離絶
縁膜が形成される。
域に比べて大面積の素子領域９５上における酸化膜９４
の台状領域９４１に対しフォトリソグラフィ技術を用
い、他の堆積レベルに近付けるように全体をある程度の
深さエッチングする。凸部９４２は、レジストのマスク
パターンの形成マージンにより形成されるものである。
このような構成にしてからＣＭＰを実施すれば、誤差の
少ない平坦化レベルを実現することができる。そして図
示しないが、窒化膜９２をＣＭＰのストッパ膜として検
出し、その後に窒化膜を除去する。これにより、トレン
チ９３に酸化膜９４が埋め込まれたトレンチ素子分離絶
縁膜が形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記図
９（ｂ）に示すような、大面積の酸化膜９４の台状領域
９４１への対策ではＣＭＰ特有のディシングの問題は避
けられない。大面積の素子領域９５には当然トレンチが
存在し得ないから凹凸がほとんど無く、従ってディシン
グが起こる恐れがある。
９（ｂ）に示すような、大面積の酸化膜９４の台状領域
９４１への対策ではＣＭＰ特有のディシングの問題は避
けられない。大面積の素子領域９５には当然トレンチが
存在し得ないから凹凸がほとんど無く、従ってディシン
グが起こる恐れがある。
【００１０】図１０は、上記図９（ｂ）に対しＣＭＰを
利用して平坦化し窒化膜９２をＣＭＰのストッパ膜とし
て検出した際の断面図である。大面積の素子領域９５上
でディシングが生じ、他の領域に比べて早く窒化膜９２
が露出してしまい、ＣＭＰ処理終了となる。この状態で
窒化膜９２の除去工程に移っても、窒化膜９２上に酸化
膜９４が残留しているので窒化膜９２は完全に除去され
ない。
利用して平坦化し窒化膜９２をＣＭＰのストッパ膜とし
て検出した際の断面図である。大面積の素子領域９５上
でディシングが生じ、他の領域に比べて早く窒化膜９２
が露出してしまい、ＣＭＰ処理終了となる。この状態で
窒化膜９２の除去工程に移っても、窒化膜９２上に酸化
膜９４が残留しているので窒化膜９２は完全に除去され
ない。
【００１１】このような事態を避けるため、従来、ＣＭ
Ｐ処理は窒化膜９２を検出してからさらに窒化膜９２上
に残留した分の酸化膜９４の除去を想定した時間、余儀
なく過剰に実行していた。これにより、ＣＭＰ効率の低
下、研磨パッドの劣化の進行、トレンチ素子分離膜とし
ての酸化膜（９４）の膜厚ばらつきに影響を及ぼすとい
った問題がある。
Ｐ処理は窒化膜９２を検出してからさらに窒化膜９２上
に残留した分の酸化膜９４の除去を想定した時間、余儀
なく過剰に実行していた。これにより、ＣＭＰ効率の低
下、研磨パッドの劣化の進行、トレンチ素子分離膜とし
ての酸化膜（９４）の膜厚ばらつきに影響を及ぼすとい
った問題がある。
【００１２】本発明は上記のような事情を考慮してなさ
れたもので、凹凸の少ない大面積の領域を含む場合であ
ってもディッシング等を低減することができ、少ない研
磨量で膜厚ばらつきの少ない平坦化レベルを実現する平
坦化前処理方法を提供しようとするものである。
れたもので、凹凸の少ない大面積の領域を含む場合であ
ってもディッシング等を低減することができ、少ない研
磨量で膜厚ばらつきの少ない平坦化レベルを実現する平
坦化前処理方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】本発明に係る平坦化処理
方法、及び、半導体装置の製造方法は、第１の領域と前
記第１の領域よりも面積が広い第２の領域とを有する基
板のうち、前記第１の領域と前記第２の領域との間に、
前記第１の領域と前記第２の領域とを分離するためにト
レンチを形成する工程と、前記基板上と前記トレンチ内
に絶縁膜を形成する工程と、前記第２の領域の上の前記
絶縁膜に、複数の凹凸を有するダミーパターンを形成す
る工程と、化学的機械的研磨によって、前記絶縁膜を平
坦化する工程と、を含む。
方法、及び、半導体装置の製造方法は、第１の領域と前
記第１の領域よりも面積が広い第２の領域とを有する基
板のうち、前記第１の領域と前記第２の領域との間に、
前記第１の領域と前記第２の領域とを分離するためにト
レンチを形成する工程と、前記基板上と前記トレンチ内
に絶縁膜を形成する工程と、前記第２の領域の上の前記
絶縁膜に、複数の凹凸を有するダミーパターンを形成す
る工程と、化学的機械的研磨によって、前記絶縁膜を平
坦化する工程と、を含む。
【００１４】上記本発明に係る平坦化処理方法、及び、
半導体装置の製造方法によれば、複数の凹凸を有する所
定深さのダミーパターンが台状の領域全体に形成され
る。これにより、研磨パッドにおける研磨レートの選択
性が活かされ、かつスラリーが凹部全体に行き渡り、均
一的なＣＭＰを実現する。
半導体装置の製造方法によれば、複数の凹凸を有する所
定深さのダミーパターンが台状の領域全体に形成され
る。これにより、研磨パッドにおける研磨レートの選択
性が活かされ、かつスラリーが凹部全体に行き渡り、均
一的なＣＭＰを実現する。
【００１５】なお、上記ダミーパターンは、均一的なＣ
ＭＰを実現するために、好ましくは格子溝パターンをフ
ォトリソグラフィ技術により形成する。あるいは複数の
開口パターンをフォトリソグラフィ技術により形成する
ことを特徴とする。また、この半導体装置の製造方法
は、さらに、前記絶縁膜の平坦化工程の後に、さらに、
前記第１の領域に第１の素子を形成し、前記第２の領域
に前記第１の素子よりも大きい第２の素子を形成しても
よい。
ＭＰを実現するために、好ましくは格子溝パターンをフ
ォトリソグラフィ技術により形成する。あるいは複数の
開口パターンをフォトリソグラフィ技術により形成する
ことを特徴とする。また、この半導体装置の製造方法
は、さらに、前記絶縁膜の平坦化工程の後に、さらに、
前記第１の領域に第１の素子を形成し、前記第２の領域
に前記第１の素子よりも大きい第２の素子を形成しても
よい。
【００１６】
【発明の実施の形態】図１（ａ），（ｂ）は、それぞれ
本発明の一実施形態に係る半導体装置の製造方法に含ま
れる平坦化処理方法を工程順に示す断面図である。図１
（ａ）に示すように、半導体ウェハ１０において、下層
形成部の凹凸（図示せず）の影響により凹凸を帯びた平
坦化されるべき層１１が、部分的に高さのある大面積の
台状領域１２を有している。点線Ｌで示す平坦化終了レ
ベルまでＣＭＰすなわち化学的機械的研磨により平坦化
する処理に関し、台状領域１２では絶縁膜１１の研磨残
り、台状領域１２の周辺領域ではディッシングが懸念さ
れる。
本発明の一実施形態に係る半導体装置の製造方法に含ま
れる平坦化処理方法を工程順に示す断面図である。図１
（ａ）に示すように、半導体ウェハ１０において、下層
形成部の凹凸（図示せず）の影響により凹凸を帯びた平
坦化されるべき層１１が、部分的に高さのある大面積の
台状領域１２を有している。点線Ｌで示す平坦化終了レ
ベルまでＣＭＰすなわち化学的機械的研磨により平坦化
する処理に関し、台状領域１２では絶縁膜１１の研磨残
り、台状領域１２の周辺領域ではディッシングが懸念さ
れる。
【００１７】そこで、図１（ｂ）に示すように、ＣＭＰ
の前処理として、この被平坦化処理層１１の台状領域１
２に対し、複数の凹凸を有するように所定深さのダミー
パターン１３を形成する。ダミーパターン１３は、例え
ばフォトリソグラフィ技術を用いて、台状領域１２周辺
の他の低い領域のレベル付近まで深くパターニングす
る。
の前処理として、この被平坦化処理層１１の台状領域１
２に対し、複数の凹凸を有するように所定深さのダミー
パターン１３を形成する。ダミーパターン１３は、例え
ばフォトリソグラフィ技術を用いて、台状領域１２周辺
の他の低い領域のレベル付近まで深くパターニングす
る。
【００１８】図１（ｂ）に示すような前処理をしてから
ＣＭＰを施すと、台状領域１２全体に形成され複数の凹
凸を有する所定深さのダミーパターン１３によって、図
示しない研磨パッドにおいて研磨レートの選択性が活か
され、また、スラリーが凹部全体に行き渡る。よって、
平坦化終了レベルＬまで、均一的なＣＭＰを達成し、デ
ィッシングを低減した膜厚誤差の少ない平坦化を実現す
ることができる。
ＣＭＰを施すと、台状領域１２全体に形成され複数の凹
凸を有する所定深さのダミーパターン１３によって、図
示しない研磨パッドにおいて研磨レートの選択性が活か
され、また、スラリーが凹部全体に行き渡る。よって、
平坦化終了レベルＬまで、均一的なＣＭＰを達成し、デ
ィッシングを低減した膜厚誤差の少ない平坦化を実現す
ることができる。
【００１９】図２、図３は、それぞれ図１（ｂ）に示す
ようなＣＭＰ前処理として大面積の台状領域１２に対し
て形成されるダミーパターン１３の具体例を示す平面図
である。
ようなＣＭＰ前処理として大面積の台状領域１２に対し
て形成されるダミーパターン１３の具体例を示す平面図
である。
【００２０】図２では、格子溝パターン１３１をフォト
リソグラフィ技術により形成する。また、図３では、複
数の開口パターン１３２をフォトリソグラフィ技術によ
り形成する。つまり斜線で示すパターン１３１、１３２
はいずれも凹部となり、スラリーが凹部全体に行き渡り
つつ、凸部で研磨パッドの圧力の分散を抑制し、均一な
ＣＭＰを実現する。
リソグラフィ技術により形成する。また、図３では、複
数の開口パターン１３２をフォトリソグラフィ技術によ
り形成する。つまり斜線で示すパターン１３１、１３２
はいずれも凹部となり、スラリーが凹部全体に行き渡り
つつ、凸部で研磨パッドの圧力の分散を抑制し、均一な
ＣＭＰを実現する。
【００２１】図４〜図８は、それぞれ本発明に係る半導
体装置の製造方法を適用したトレンチ素子分離領域の形
成を工程順に示す断面図である。図４に示すようにＳｉ
半導体基板４１上にマスクパターンとなる窒化膜（シリ
コン窒化膜）４２を形成し、素子分離用のトレンチ４３
をエッチング形成する。マスクパターンはシリコン窒化
膜からなるものに限定されず、基板４１のエッチング条
件において、基板４１と窒化膜４２とのエッチングレー
ト比（選択比）が高いものであればよい。また、絶縁膜
４５のエッチング条件において、マスクパターンは、絶
縁膜４５とマスクパターンとのエッチングレート比（選
択比）が高いものがさらに好ましい。ここでは、周囲の
素子領域Ａ１に比べて大面積の素子領域Ａ２が設けられ
る部分を含んでいる。
体装置の製造方法を適用したトレンチ素子分離領域の形
成を工程順に示す断面図である。図４に示すようにＳｉ
半導体基板４１上にマスクパターンとなる窒化膜（シリ
コン窒化膜）４２を形成し、素子分離用のトレンチ４３
をエッチング形成する。マスクパターンはシリコン窒化
膜からなるものに限定されず、基板４１のエッチング条
件において、基板４１と窒化膜４２とのエッチングレー
ト比（選択比）が高いものであればよい。また、絶縁膜
４５のエッチング条件において、マスクパターンは、絶
縁膜４５とマスクパターンとのエッチングレート比（選
択比）が高いものがさらに好ましい。ここでは、周囲の
素子領域Ａ１に比べて大面積の素子領域Ａ２が設けられ
る部分を含んでいる。
【００２２】次に、図５に示すように、トレンチ４３を
酸化し酸化膜４４を形成した後、ＣＶＤ（Chemical Vap
or Deposition ）法により絶縁膜４５を形成する。例え
ば、絶縁膜４５は、シリコン酸化膜である。絶縁膜４５
はトレンチ４３の凹凸に従って堆積レベルが異なってく
る。大面積の素子領域Ａ２上の絶縁膜４５は他の領域に
比べて高く堆積され、大面積の台状（凸部）領域４５１
となる。
酸化し酸化膜４４を形成した後、ＣＶＤ（Chemical Vap
or Deposition ）法により絶縁膜４５を形成する。例え
ば、絶縁膜４５は、シリコン酸化膜である。絶縁膜４５
はトレンチ４３の凹凸に従って堆積レベルが異なってく
る。大面積の素子領域Ａ２上の絶縁膜４５は他の領域に
比べて高く堆積され、大面積の台状（凸部）領域４５１
となる。
【００２３】次に、図６に示すように、上記大面積の台
状領域４５１に対し、複数の凹凸を有するように所定深
さのダミーパターン４６を形成する。ダミーパターン４
６は、例えばフォトリソグラフィ技術を用いて、台状領
域４５１周辺の低い領域のレベル付近まで深くパターニ
ングする。これにより、台状領域４５１の少なくとも一
部に、複数の開口、もしくは、格子溝のパターンを形成
してもよい。ダミーパターン４６は、例えば前記図２、
図３の例に示した形態をとる。
状領域４５１に対し、複数の凹凸を有するように所定深
さのダミーパターン４６を形成する。ダミーパターン４
６は、例えばフォトリソグラフィ技術を用いて、台状領
域４５１周辺の低い領域のレベル付近まで深くパターニ
ングする。これにより、台状領域４５１の少なくとも一
部に、複数の開口、もしくは、格子溝のパターンを形成
してもよい。ダミーパターン４６は、例えば前記図２、
図３の例に示した形態をとる。
【００２４】次に、図７に示すようにＣＭＰを施す。台
状領域４５１全体に形成され複数の凹凸を有する所定深
さのダミーパターン４６によって、図示しない研磨パッ
ドにおいて研磨レートの選択性が活かされ、また、スラ
リーが凹部全体に行き渡る。これにより、ＣＭＰのスト
ッパ膜となる窒化膜４２の露出検出まで、均一的なＣＭ
Ｐを達成し、ディッシングを低減した膜厚誤差の少ない
平坦化を実現することができる。このストッパ膜４２
は、窒化膜からなるものに限定されず、絶縁膜４５のエ
ッチング条件において、絶縁膜４５とストッパ膜４２と
のエッチングレート比（選択比）が高いものであればよ
い。その後、図８に示すように、シリコン窒化膜４２の
除去工程を経て、トレンチ４３に酸化膜４５が埋め込ま
れたトレンチ素子分離絶縁膜が形成される。次に、周辺
の素子領域Ａ１と大面積の素子領域Ａ２にそれぞれ素子
を形成する。大面積の素子領域Ａ２に設けられる素子の
幅のほうが、周辺の素子領域Ａ１に設けられる素子の幅
よりも大きくてもよい。それぞれの素子は、ゲート電極
を有するＭＩＳトランジスタでもよい。この場合、素子
領域Ａ２中のゲート電極の幅は、素子領域Ａ１のゲート
電極の幅よりも大きくてもよい。
状領域４５１全体に形成され複数の凹凸を有する所定深
さのダミーパターン４６によって、図示しない研磨パッ
ドにおいて研磨レートの選択性が活かされ、また、スラ
リーが凹部全体に行き渡る。これにより、ＣＭＰのスト
ッパ膜となる窒化膜４２の露出検出まで、均一的なＣＭ
Ｐを達成し、ディッシングを低減した膜厚誤差の少ない
平坦化を実現することができる。このストッパ膜４２
は、窒化膜からなるものに限定されず、絶縁膜４５のエ
ッチング条件において、絶縁膜４５とストッパ膜４２と
のエッチングレート比（選択比）が高いものであればよ
い。その後、図８に示すように、シリコン窒化膜４２の
除去工程を経て、トレンチ４３に酸化膜４５が埋め込ま
れたトレンチ素子分離絶縁膜が形成される。次に、周辺
の素子領域Ａ１と大面積の素子領域Ａ２にそれぞれ素子
を形成する。大面積の素子領域Ａ２に設けられる素子の
幅のほうが、周辺の素子領域Ａ１に設けられる素子の幅
よりも大きくてもよい。それぞれの素子は、ゲート電極
を有するＭＩＳトランジスタでもよい。この場合、素子
領域Ａ２中のゲート電極の幅は、素子領域Ａ１のゲート
電極の幅よりも大きくてもよい。
【００２５】上記構成によれば、ストッパ膜の露出検出
によるＣＭＰ処理終了時、ストッパ膜上への絶縁膜４５
残留はほとんどなくなり、従来に比べて残留絶縁膜４５
の除去は非常に制御し易い。よって、ＣＭＰ効率の低
下、研磨パッドの劣化を最小限に抑えつつ、より適切な
状態でストッパ膜の除去工程に移行できる。よって、ト
レンチ素子分離膜としての絶縁膜４５の膜厚ばらつきの
影響は非常に小さいものとなり、以降の素子製造工程に
高信頼性を保つことができる。
によるＣＭＰ処理終了時、ストッパ膜上への絶縁膜４５
残留はほとんどなくなり、従来に比べて残留絶縁膜４５
の除去は非常に制御し易い。よって、ＣＭＰ効率の低
下、研磨パッドの劣化を最小限に抑えつつ、より適切な
状態でストッパ膜の除去工程に移行できる。よって、ト
レンチ素子分離膜としての絶縁膜４５の膜厚ばらつきの
影響は非常に小さいものとなり、以降の素子製造工程に
高信頼性を保つことができる。
【００２６】なお、本発明の平坦化前処理方法は、上記
実施形態に限らず、ディッシングの問題が懸念される被
平坦化処理層の平坦化終了レベルより一様に高い台状の
領域に対し、有効である。すなわち、上記問題の領域に
ＣＭＰの前の段階で複数の凹凸を有するように所定深さ
のダミーパターンを形成しておくことによって、ＣＭＰ
において研磨残りやディッシングを低減することがで
き、より精度の高い平坦化レベルを実現することができ
る。
実施形態に限らず、ディッシングの問題が懸念される被
平坦化処理層の平坦化終了レベルより一様に高い台状の
領域に対し、有効である。すなわち、上記問題の領域に
ＣＭＰの前の段階で複数の凹凸を有するように所定深さ
のダミーパターンを形成しておくことによって、ＣＭＰ
において研磨残りやディッシングを低減することがで
き、より精度の高い平坦化レベルを実現することができ
る。
【００２７】
【発明の効果】以上説明したように本発明によれば、デ
ィッシングの懸念があるある大面積の台状領域に対し複
数の凹凸を有する所定深さのダミーパターンを形成す
る。これにより、研磨パッドにおいて研磨レートの選択
性が活かされ、また、スラリーが凹部全体に行き渡る。
よって、平坦化終了レベルＬまで、均一的なＣＭＰを達
成スラリーが凹部全体に行き渡る。この結果、凹凸の少
ない大面積の領域を含んでいても研磨残りやディッシン
グを低減することができ、少ない研磨量で膜厚ばらつき
の少ない平坦化レベルを実現する平坦化前処理方法を提
供することができる。
ィッシングの懸念があるある大面積の台状領域に対し複
数の凹凸を有する所定深さのダミーパターンを形成す
る。これにより、研磨パッドにおいて研磨レートの選択
性が活かされ、また、スラリーが凹部全体に行き渡る。
よって、平坦化終了レベルＬまで、均一的なＣＭＰを達
成スラリーが凹部全体に行き渡る。この結果、凹凸の少
ない大面積の領域を含んでいても研磨残りやディッシン
グを低減することができ、少ない研磨量で膜厚ばらつき
の少ない平坦化レベルを実現する平坦化前処理方法を提
供することができる。
【図１】 （ａ），（ｂ）は、それぞれ本発明の一実施
形態に係る平坦化前処理方法を工程順に示す断面図であ
る。
形態に係る平坦化前処理方法を工程順に示す断面図であ
る。
【図２】 図１（ｂ）に示すようなＣＭＰ前処理として
大面積の台状領域に対して形成されるダミーパターンの
第１の具体例を示す平面図である。
大面積の台状領域に対して形成されるダミーパターンの
第１の具体例を示す平面図である。
【図３】 図１（ｂ）に示すようなＣＭＰ前処理として
大面積の台状領域に対して形成されるダミーパターンの
第２の具体例を示す平面図である。
大面積の台状領域に対して形成されるダミーパターンの
第２の具体例を示す平面図である。
【図４】 本発明に係る平坦化前処理方法を適用したト
レンチ素子分離領域の形成を工程順に示す第１の断面図
である。
レンチ素子分離領域の形成を工程順に示す第１の断面図
である。
【図５】 本発明に係る平坦化前処理方法を適用したト
レンチ素子分離領域の形成を工程順に示す図４に続く第
２の断面図である。
レンチ素子分離領域の形成を工程順に示す図４に続く第
２の断面図である。
【図６】 本発明に係る平坦化前処理方法を適用したト
レンチ素子分離領域の形成を工程順に示す図５に続く第
３の断面図である。
レンチ素子分離領域の形成を工程順に示す図５に続く第
３の断面図である。
【図７】 本発明に係る平坦化前処理方法を適用したト
レンチ素子分離領域の形成を工程順に示す図６に続く第
４の断面図である。
レンチ素子分離領域の形成を工程順に示す図６に続く第
４の断面図である。
【図８】 本発明に係る平坦化前処理方法を適用したト
レンチ素子分離領域の形成を工程順に示す図７に続く第
５の断面図である。
レンチ素子分離領域の形成を工程順に示す図７に続く第
５の断面図である。
【図９】 （ａ），（ｂ）は、それぞれ従来技術におけ
るトレンチ素子分離領域を形成する際の途中過程を示す
断面図である。
るトレンチ素子分離領域を形成する際の途中過程を示す
断面図である。
【図１０】 図９（ｂ）に対しＣＭＰを利用して平坦化
し窒化膜をＣＭＰのストッパ膜として検出した際の断面
図である。
し窒化膜をＣＭＰのストッパ膜として検出した際の断面
図である。
１０…半導体ウェハ １１…被平坦化処理層 １２，４５１，９４１…台状領域 ９４２…凸部 １３，４６…ダミーパターン １３１…格子溝パターン １３２…開口パターン ４１…Ｓｉ半導体基板 ４２…窒化膜（シリコン窒化膜等） ４３…トレンチ ４４，４５…酸化膜 Ａ１，Ａ２…素子領域 Ｌ…平坦化終了レベル
Claims (7)
- 【請求項１】 第１の領域と前記第１の領域よりも面積
が広い第２の領域とを有する基板のうち、前記第１の領
域と前記第２の領域との間に、前記第１の領域と前記第
２の領域とを分離するためのトレンチを形成する工程
と、 前記基板上と前記トレンチ内に絶縁膜を形成する工程
と、 前記第２の領域上の前記絶縁膜に、複数の凹凸を有する
ダミーパターンを形成する工程と、 化学的機械的研磨によって、前記絶縁膜を平坦化する工
程と、を含む平坦化処理方法。 - 【請求項２】 前記ダミーパターンは、格子溝パターン
をフォトリソグラフィ技術により形成することを特徴と
する請求項１記載の平坦化処理方法。 - 【請求項３】 前記ダミーパターンは、複数の開口パタ
ーンをフォトリソグラフィ技術により形成することを特
徴とする請求項１記載の平坦化処理方法。 - 【請求項４】 第１の領域と前記第１の領域よりも面積
が広い第２の領域とを有する基板のうち、前記第１の領
域と前記第２の領域との間に、前記第１の領域と前記第
２の領域とを分離するためのトレンチを形成する工程
と、 前記基板上と前記トレンチ内に絶縁膜を形成する工程
と、 前記第２の領域上の前記絶縁膜に、複数の凹凸を有する
ダミーパターンを形成する工程と、 化学的機械的研磨によって、前記絶縁膜を平坦化する工
程と、を含む半導体装置の製造方法。 - 【請求項５】 前記絶縁膜の平坦化工程の後に、さら
に、前記第１の領域に第１の素子を形成し、前記第２の
領域に前記第１の素子よりも大きい第２の素子を形成す
る請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記ダミーパターンは、格子溝パターン
をフォトリソグラフィ技術により形成することを特徴と
する請求項４記載の半導体装置の製造方法。 - 【請求項７】 前記ダミーパターンは、複数の開口パタ
ーンをフォトリソグラフィ技術により形成することを特
徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002059571A JP4258158B2 (ja) | 2001-03-05 | 2002-03-05 | 平坦化処理方法及び半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-60623 | 2001-03-05 | ||
| JP2001060623 | 2001-03-05 | ||
| JP2002059571A JP4258158B2 (ja) | 2001-03-05 | 2002-03-05 | 平坦化処理方法及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002334925A true JP2002334925A (ja) | 2002-11-22 |
| JP4258158B2 JP4258158B2 (ja) | 2009-04-30 |
Family
ID=26610649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002059571A Expired - Fee Related JP4258158B2 (ja) | 2001-03-05 | 2002-03-05 | 平坦化処理方法及び半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4258158B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004363608A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | 測定の信頼度を向上させられる測定用パターンを備える半導体装置及び測定用パターンを利用した半導体装置の測定方法 |
| US7115478B2 (en) | 2002-09-17 | 2006-10-03 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device and a method of generating a mask pattern |
| WO2012141003A1 (ja) * | 2011-04-13 | 2012-10-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2014123021A (ja) * | 2012-12-21 | 2014-07-03 | Seiko Epson Corp | 電気光学装置用基板の製造方法、電気光学装置、および電子機器 |
-
2002
- 2002-03-05 JP JP2002059571A patent/JP4258158B2/ja not_active Expired - Fee Related
Cited By (6)
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|---|---|---|---|---|
| US7115478B2 (en) | 2002-09-17 | 2006-10-03 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device and a method of generating a mask pattern |
| US7707523B2 (en) | 2002-09-17 | 2010-04-27 | Panasonic Corporation | Method of fabricating a semiconductor device and a method of generating a mask pattern |
| JP2004363608A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | 測定の信頼度を向上させられる測定用パターンを備える半導体装置及び測定用パターンを利用した半導体装置の測定方法 |
| WO2012141003A1 (ja) * | 2011-04-13 | 2012-10-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5770267B2 (ja) * | 2011-04-13 | 2015-08-26 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2014123021A (ja) * | 2012-12-21 | 2014-07-03 | Seiko Epson Corp | 電気光学装置用基板の製造方法、電気光学装置、および電子機器 |
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| JP4258158B2 (ja) | 2009-04-30 |
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