JPH11135758A - 平坦化を改善するための半導体装置製造方法 - Google Patents

平坦化を改善するための半導体装置製造方法

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JPH11135758A
JPH11135758A JP10244168A JP24416898A JPH11135758A JP H11135758 A JPH11135758 A JP H11135758A JP 10244168 A JP10244168 A JP 10244168A JP 24416898 A JP24416898 A JP 24416898A JP H11135758 A JPH11135758 A JP H11135758A
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insulating film
forming
region
semiconductor device
planarization
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Changgyu Kim
昶圭 金
Sekichi Ko
錫智 洪
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 ＤＲＡＭ領域の段差を最小化して後続の絶縁
膜平坦化工程を単純化させ、平坦化を改善するための半
導体装置製造方法を提供することを目的とする。 【解決手段】 メモリ領域にキャパシタ２４を形成する
段階と、メモリ領域及びロジック領域別に局部的に平坦
化された第１絶縁膜２５を形成する段階と、ロジック領
域に金属パターン２６を形成することによってＤＲＡＭ
領域とロジック領域に類似な段差が形成する段階と、第
２絶縁膜を蒸着し、ＣＭＰ又はエッチバック方法のう
ち、いずれか１つ方法だけで広域の平坦化を達成する段
階とを含む方法とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置製造方
法に関するものであり、特にメモリ素子とロジック（Ｌ
ｏｇｉｃ）素子を１つのウェーハ上に具現することにお
いて、メモリ素子が形成される領域とロジック素子が形
成される領域間の平坦化（Ｐｌａｎａｒｉｚａｔｉｏ
ｎ）を改善するための半導体装置製造方法に関するもの
である。
【０００２】
【従来の技術】半導体装置が高集積化されることによっ
てフォトリソグラフィー（ＰｈｏｔｏＬｉｔｈｏｇｒａ
ｐｈｙ）工程のマージン（ｍａｒｇｉｎ）を確保し、金
属配線長さを最小化するためには、絶縁膜の平坦化技術
が切実に要求されている状況である。絶縁膜を平坦化す
るための方法は、ＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ
−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ）のようなドーピング
されたグラスのリフロー（ｒｅｆｌｏｗ）を利用する方
法と、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を使用す
る方法と、フォトレジスト（Ｐｈｏｔｏｒｅｓｉｓｔｅ
ｒ）を塗布してからエッチバック（Ｅｔｃｈ Ｂａｃ
ｋ）する方法と、そして蒸着された絶縁膜をＣＭＰ（Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ）する方法等がある。
【０００３】これらの方法のうち、ＣＭＰ工程は、リフ
ローやエッチバック工程で達成できない低温平坦化を達
成できるため次世代半導体装置で有力な平坦化技術とし
て登場している。ＣＭＰｌ工程は、パターン（ｐａｔｔ
ｅｒｎ）高さとレイアウト（ｌａｙｏｕｔ）によって平
坦も特性が変わるが、段差の高い領域をエッチングして
からＣＭＰを行う方法等を適用している。
【０００４】例えば、ＤＲＡＭ素子及びロジック素子を
ウェーハ上に集積させようとする時、ＤＲＡＭ素子が形
成される領域はキャパシタを形成しなければならないた
め、ロジック素子が形成される領域の割に高い段差を有
している。従って、ＣＭＰ工程を利用して絶縁膜平坦化
を達成するが、ＣＭＰ工程は、パッド（ｐａｄ）とスラ
リー（ｓｌｕｒｒｙ）のケミカル（ｃｈｅｍｉｃａｌ）
成分とメカニカル（ｍｅｃｈａｎｉｃａｌ）成分を利用
してウェーハ表面を加工するため、局部的には、優秀な
平坦化を達成できる長所があるが、ポリシング（ｐｏｌ
ｉｓｈｉｎｇ）のうち、パッドの圧力差によって広い領
域でディシング（ｄｉｓｈｉｎｇ）現象が発生する。従
って、このようなディシング現象を抑制するための方法
で、段差の高い領域の絶縁膜をフォトレジストを使用し
たエッチバック工程を利用して一定量除去した後、全体
的にもう一度ＣＭＰ工程を進行する方法を利用してい
る。
【０００５】図１は、従来技術による半導体装置の断面
図として、ＤＲＡＭ領域とロジック領域の一部を示して
いる。
【０００６】図１を参照すると、まず、フィールド酸化
膜１１によって素子分離を行った基板１０上にゲート１
２を含むトランジスタが形成され、ゲート１２の上部及
び側壁を覆うスペーサ１３ａ及びキャッピング絶縁膜１
３ｂによってゲート１２と絶縁され、基板１０によって
コンタクトされるキャパシタ１４が形成される。続い
て、絶縁膜１５蒸着及びＣＭＰ工程による絶縁膜１５の
平坦化を達成してから、コンタクトホールを形成しタン
グステンプラグ１６ａと配線１７ａを形成する。続い
て、後続工程として絶縁膜１８の蒸着及び平坦化工程と
二番目のタングステンプラグ１６ｂ工程と二番目の配線
１７ｂの形成工程を反復して金属配線工程が達成され
る。
【０００７】以上のような従来技術に示したように、フ
ィールド酸化膜とトランジスタのゲートはＤＲＡＭ領域
とロジック領域に同時に形成されることによって、素子
間の段差を示さないが、キャパシタ１４は、ＤＲＡＭ領
域だけに形成されるためキャパシタが形成されたＤＲＡ
Ｍ領域がロジック領域より高い。従ってキャパシタ形成
以後に絶縁膜１５を蒸着した場合、ウェーハ上の段差が
非常に大きいため平坦化工程を実施する。この時、よく
使用される平坦化方法のうちの１つが、ウェーハ全領域
に該当する広域での平坦化を達成するため段差の高い領
域（即ち、ＤＲＡＭ領域のキャパシタ上部領域）の絶縁
膜をフォトレジストを使用したエッチバック工程を利用
して優先的にエッチングしてから、ＣＭＰ工程を実施す
ることである。
【０００８】しかし、このような従来技術は、広域での
平坦化を実現することによって、多すぎる工程を伴い生
産性が低下され、特にフォトレジストを使用したエッチ
バック工程を伴わなければならない場合には多くの粒子
（ｐａｒｔｉｃｌｅ）の発生によって製造収率が低下さ
れる問題がある。
【０００９】
【発明が解決しようとする課題】本発明の目的は、ＤＲ
ＡＭ領域にキャパシタを形成し、ロジック領域にはキャ
パシタと類似な高さの金属配線を形成することによっ
て、ＤＲＡＭ領域とロジック領域の段差を最小化して後
続の絶縁膜平坦化工程を単純化させ、平坦化を改善する
ための半導体装置製造方法を提供することである。
【００１０】
【課題を解決するための手段】目的を達成するための本
発明の半導体製造方法は、メモリ素子とロジック素子が
１つの基板に集積化された半導体装置製造方法におい
て、メモリ素子領域の基板上にキャパシタを形成する段
階と、全面にメモリ素子領域とロジック素子領域が各々
局部的に平坦化された第１絶縁膜を形成する段階と、ロ
ジック素子領域の基板にキャパシタと類似な高さを有す
る金属膜パターンをコンタクトする段階と、全面に第２
絶縁膜を形成し、第２絶縁膜を平坦化する段階とを含ん
で形成される。ここで、局部的に平坦化された第１絶縁
膜は、Ｏ3−ＴＥＯＳ ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）層を形成し、エッチバック
する工程、又はＳＯＧエッチバック、又はＢＰＳＧリフ
ロー工程等によって具現されることができ、第２絶縁膜
を平坦化する段階はＣＭＰ又はＳＯＧエッチバックによ
って具現されることができる。
【００１１】本発明は、メモリ（ＤＲＡＭ）素子とロジ
ック素子を１つの基板に集積させた半導体装置製造方法
において、特にキャパシタ形成後の平坦化絶縁膜及び配
線形成に関するものである。本発明の望ましい実施形態
を以下説明する。
【００１２】
【発明の実施の形態】図２乃至図５は、本発明の実施形
態による半導体装置製造工程を示す断面図として、これ
を参照して本発明の構成を図式的に説明する。
【００１３】図２は、フィールド酸化膜２１によって素
子分離が行われた基板２０上にゲート２２を含むトラン
ジスタが形成され、ゲート２２の上部及び側壁を覆うス
ペーサ２３ａ及びキャッピング絶縁膜２３ｂによってゲ
ート２２と絶縁されると共に基板２０にコンタクトされ
るキャパシタ２４が形成された状態である。この時、キ
ャパシタは、ＤＲＡＭ領域にだけ形成され、ロジック領
域には形成されない。
【００１４】続いて、図３は、本発明の一番大きな特徴
部を示しているもので、Ｏ3−ＴＥＯＳ ＵＳＧ（Ｕｎ
ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層を形成
し、エッチバックする工程、又はＳＯＧエッチバック、
又はＢＰＳＧリフロー工程等によって第１絶縁膜２５を
形成して、各領域別に局部的な平坦化を達成してから、
予定されたロジック領域の金属コンタクト領域に金属パ
ターン２６をコンタクトしたものである。ここで、第１
絶縁膜２５によってＤＲＡＭ領域とロジック領域間には
平坦化が達成されなかったが、各領域別には平坦化が達
成された。即ち局部的に平坦化が達成されている。
【００１５】ロジック領域の金属パターンを形成する具
体的な工程は、第１絶縁膜２５を選択エッチングしてコ
ンタクトホールを形成した後、障壁金属としてＴｉ／Ｔ
ｉＮ（図示せず）を蒸着し、アルミニウムフロー工程を
進行した後パターニングすることである。そしてこのよ
うな工程でタングステンプラグ形成工程を適用できる。
【００１６】続いて、図４は、ウェーハ全面に第２絶縁
膜２７を形成した後、平坦化工程を達成した結果を示し
ている。第２絶縁膜２７の平坦化工程は、ＣＭＰ又はエ
ッチバック工程のうち、いずれか１つだけ達成できる。
【００１７】続いて、図５はＤＲＡＭ領域の基板及びロ
ジック領域の金属パターン２６に各々はコンタクトホー
ルを形成し、タングステンプラグ２８と配線２９を形成
した結果を示している。
【００１８】結果として配線形成は、メモリ領域とロジ
ック領域に同時に形成される。
【００１９】本発明の上述の実施形態及び図面によって
限定されることではなく、様々な変形、変更及び、置換
ができるということが通常的な知識を有する者に自明で
ある。
【００２０】
【発明の効果】従来には、広域での平坦化を実現するこ
とにおいて、多くの工程を伴い生産性が低下し、特にフ
ォトレジストを使用したエッチバック工程を伴わなけれ
ばならない場合には、多すぎる粒子の発生によって製造
収率が低下する問題があるが、本発明は、ＤＲＡＭ領域
にキャパシタを形成し、ロジック領域にはキャパシタと
類似な高さの金属配線を形成することによって、ＤＲＡ
Ｍ領域とロジック領域の段差を最小化して後続の絶縁膜
平坦化工程を単純化する等、改善された平坦化工程を提
供している。
【図面の簡単な説明】
【図１】 従来技術を示す半導体装置の部分断面図であ
る。
【図２】 本発明の実施形態による半導体装置製造工程
を示す断面図であって、キャパシタが形成された図であ
る。
【図３】 図２に続いてロジック領域の金属領域に金属
パターンをコンタクトした図である。
【図４】 図３に続いて平坦化工程後を示す図である。
【図５】 図４に続いてタングステンプラグと配線が形
成された図である。
【符号の説明】
２０ 半導体基板 ２４ キャパシタ ２５ 第１絶縁膜 ２６ 金属パターン ２７ 第２絶縁膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 メモリ素子とロジック素子が１つの基板
    に集積化された半導体装置製造方法において、 前記メモリ素子領域の基板上にキャパシタを形成する段
    階と、 全面に前記メモリ素子領域と前記ロジック素子領域が各
    々局部的に平坦化された第１絶縁膜を形成する段階と、 前記ロジック素子領域の基板に前記キャパシタと類似な
    高さを有する金属膜パターンをコンタクトする段階と、 全面に第２絶縁膜を形成し、前記第２絶縁膜を平坦化す
    る段階とを含んで形成されたことを特徴とする半導体装
    置製造方法。
  2. 【請求項２】 局部的に平坦化された第１絶縁膜を形成
    する段階が、 Ｏ3−ＴＥＯＳ非ドーピンググラス層を形成する段階
    と、 前記Ｏ3−ＴＥＯＳ非ドーピンググラス層をエッチバッ
    クする段階を含んで形成されたことを特徴とする請求項
    １に記載の半導体装置製造方法。
  3. 【請求項３】 局部的に平坦化された第１絶縁膜を形成
    する段階は、 ＳＯＧ層を含む絶縁膜を形成する段階と、 前記ＳＯＧ層を含む絶縁膜をエッチバックする段階とを
    含むことで形成されたことを特徴とする請求項１に記載
    の半導体装置製造方法。
  4. 【請求項４】 局部的に平坦化された第１絶縁膜が、リ
    フローされたＢＰＳＧ層を含んで形成されたことを特徴
    とする請求項１に記載の半導体装置製造方法。
  5. 【請求項５】 前記第２絶縁膜を平坦化する段階が、Ｃ
    ＭＰ工程を含んで形成されたことを特徴とする請求項
    １、又は請求項４に記載の半導体装置製造方法。
  6. 【請求項６】 前記第２絶縁膜は、ＳＯＧ層であり、前
    記第２絶縁膜の平坦化は、エッチバックによって形成さ
    れたことを特徴とする請求項１、又は請求項４に記載の
    半導体装置製造方法。
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