JP2561007B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体装置の層間絶縁膜の表面を研磨により
平坦化する方法に関する。
関し、特に半導体装置の層間絶縁膜の表面を研磨により
平坦化する方法に関する。
【０００２】
【従来の技術】表面に素子が設けられた半導体基板上に
層間絶縁膜を形成する従来の方法としては、例えばＢＰ
ＳＧ膜を熱ＣＶＤ法により堆積し、９００℃程度の熱処
理によりＢＰＳＧ膜をリフローさせ、このＢＰＳＧ膜の
表面を滑らかにしていた。
層間絶縁膜を形成する従来の方法としては、例えばＢＰ
ＳＧ膜を熱ＣＶＤ法により堆積し、９００℃程度の熱処
理によりＢＰＳＧ膜をリフローさせ、このＢＰＳＧ膜の
表面を滑らかにしていた。
【０００３】ところが、近年のＤＲＡＭでは、メモリセ
ルが３次元化しているなどの理由により、多数のメモリ
セルが形成された領域であるセル部素子領域の（半導体
基板表面からの）高さが、周辺回路が形成された領域で
ある周辺回路部素子領域の高さより高くなっている。こ
のため、上述した方法では、セル部素子領域上の層間絶
縁膜の表面の高さと周辺回路部素子領域上の層間絶縁膜
の表面の高さとを一致させることは不可能になってい
る。この結果、層間絶縁表面上にさらに上層のパターン
を形成する際のフォトリソグラフィ工程において、セル
部素子領域上および周辺回路部素子領域上での最適焦点
深度のずれが生じ、微細パターンの加工ができなくなる
という問題が生じる。この問題を解決するには、層間絶
縁膜の表面を概ね平坦にすることが必要である。
ルが３次元化しているなどの理由により、多数のメモリ
セルが形成された領域であるセル部素子領域の（半導体
基板表面からの）高さが、周辺回路が形成された領域で
ある周辺回路部素子領域の高さより高くなっている。こ
のため、上述した方法では、セル部素子領域上の層間絶
縁膜の表面の高さと周辺回路部素子領域上の層間絶縁膜
の表面の高さとを一致させることは不可能になってい
る。この結果、層間絶縁表面上にさらに上層のパターン
を形成する際のフォトリソグラフィ工程において、セル
部素子領域上および周辺回路部素子領域上での最適焦点
深度のずれが生じ、微細パターンの加工ができなくなる
という問題が生じる。この問題を解決するには、層間絶
縁膜の表面を概ね平坦にすることが必要である。
【０００４】半導体装置の製造工程の断面模式図である
図３を参照すると、化学機械研磨（以後ＣＭＰと記す）
により層間絶縁膜の表面を平坦化して上記問題を解決し
ている。この方法は、以下のようになっている。なお、
半導体基板１１表面に形成されたセル部素子領域１２と
周辺回路部素子領域１３とは、図面の煩雑さを避けるた
め、模式的に表示してある。
図３を参照すると、化学機械研磨（以後ＣＭＰと記す）
により層間絶縁膜の表面を平坦化して上記問題を解決し
ている。この方法は、以下のようになっている。なお、
半導体基板１１表面に形成されたセル部素子領域１２と
周辺回路部素子領域１３とは、図面の煩雑さを避けるた
め、模式的に表示してある。
【０００５】まず、半導体基板１１表面に所望の素子を
形成してセル部素子領域１２と周辺回路部素子領域１３
とを形成する。このとき、半導体基板１１表面からのセ
ル部素子領域１２表面の高さは、半導体基板１１表面か
らの周辺回路部素子領域１３表面の高さより、例えば１
μｍ程度高くなっている。次に、全面に膜厚２μｍ程度
のＢＰＳＧ膜３４を堆積する。この段階では、素子によ
る凹凸（図示せず）に対応して、セル部素子領域１２上
および周辺回路部素子領域１３上でのＢＰＳＧ膜３４表
面にも微細な間隔を有した凹凸が形成されている。セル
部素子領域１２上のＢＰＳＧ膜３４表面の高さと周辺回
路部素子領域１３上のＢＰＳＧ膜３４表面の高さとの差
は、１μｍ程度である〔図３（ａ）〕。
形成してセル部素子領域１２と周辺回路部素子領域１３
とを形成する。このとき、半導体基板１１表面からのセ
ル部素子領域１２表面の高さは、半導体基板１１表面か
らの周辺回路部素子領域１３表面の高さより、例えば１
μｍ程度高くなっている。次に、全面に膜厚２μｍ程度
のＢＰＳＧ膜３４を堆積する。この段階では、素子によ
る凹凸（図示せず）に対応して、セル部素子領域１２上
および周辺回路部素子領域１３上でのＢＰＳＧ膜３４表
面にも微細な間隔を有した凹凸が形成されている。セル
部素子領域１２上のＢＰＳＧ膜３４表面の高さと周辺回
路部素子領域１３上のＢＰＳＧ膜３４表面の高さとの差
は、１μｍ程度である〔図３（ａ）〕。
【０００６】続いて、９００℃，３０分の熱処理によ
り、ＢＰＳＧ膜３４をリフローしてＢＰＳＧ膜３４ａを
形成する。ＢＰＳＧ膜３４ａ表面には素子の凹凸に対応
した微細の凹凸はほぼ無くなり、セル部素子領域１２上
のＢＰＳＧ膜３４ａ（ＢＰＳＧ膜の凸部と記す）表面お
よび周辺回路部素子領域１３上のＢＰＳＧ膜３４ａ表面
はそれぞれ平坦になる。しかしながら、セル部素子領域
１２上のＢＰＳＧ膜３４ａ表面の高さと周辺回路部素子
領域１３上のＢＰＳＧ膜３４ａ表面の高さとの差は、１
μｍ程度のままである〔図３（ｂ）〕。
り、ＢＰＳＧ膜３４をリフローしてＢＰＳＧ膜３４ａを
形成する。ＢＰＳＧ膜３４ａ表面には素子の凹凸に対応
した微細の凹凸はほぼ無くなり、セル部素子領域１２上
のＢＰＳＧ膜３４ａ（ＢＰＳＧ膜の凸部と記す）表面お
よび周辺回路部素子領域１３上のＢＰＳＧ膜３４ａ表面
はそれぞれ平坦になる。しかしながら、セル部素子領域
１２上のＢＰＳＧ膜３４ａ表面の高さと周辺回路部素子
領域１３上のＢＰＳＧ膜３４ａ表面の高さとの差は、１
μｍ程度のままである〔図３（ｂ）〕。
【０００７】引き続いて、ＢＰＳＧ膜３４ａがＣＭＰに
より１．２μｍ程度除去され、ＢＰＳＧ膜３４ｂとな
る。このＣＭＰでは、まず１μｍ程度のＢＰＳＧ膜の凸
部が除去された後、ＢＰＳＧ膜３４ａの全面が０．２μ
ｍ程度除去されることになる。セル部素子領域１２上の
ＢＰＳＧ膜３４ｂ表面の高さと周辺回路部素子領域１３
上のＢＰＳＧ膜３４ｂ表面の高さとは等しくなり、ＢＰ
ＳＧ膜３４ｂの表面は平坦になる〔図３（ｃ）〕。
より１．２μｍ程度除去され、ＢＰＳＧ膜３４ｂとな
る。このＣＭＰでは、まず１μｍ程度のＢＰＳＧ膜の凸
部が除去された後、ＢＰＳＧ膜３４ａの全面が０．２μ
ｍ程度除去されることになる。セル部素子領域１２上の
ＢＰＳＧ膜３４ｂ表面の高さと周辺回路部素子領域１３
上のＢＰＳＧ膜３４ｂ表面の高さとは等しくなり、ＢＰ
ＳＧ膜３４ｂの表面は平坦になる〔図３（ｃ）〕。
【０００８】
【発明が解決しようとする課題】しかるに、上記の従来
のＣＭＰによる層間絶縁膜の平坦化方法には、いくつか
の問題点が存在する。
のＣＭＰによる層間絶縁膜の平坦化方法には、いくつか
の問題点が存在する。
【０００９】まず、模式的なグラフである図４を参照し
て、ＣＭＰの研磨時間に対するＢＰＳＧ膜の凸部の高さ
の変化の挙動を説明する。ＣＭＰによる絶縁膜の研磨で
は、絶縁膜の平坦な部分の面積が広いほど研磨レートは
低下する。これは、実効的な研磨圧が研磨対象の絶縁膜
の平坦な部分の面積に反比例するためである。所定の面
積を占るＢＰＳＧ膜に凸部がなくその表面が平坦である
場合（平坦なＢＰＳＧ膜と記す）の研磨時間に対するこ
の膜の高さの変化は、図４中の点線で示したよになる。
例えば、所定の面積におけるＢＰＳＧ膜の凸部の占有率
が１／２であるとすると、この凸部が除去されるまでの
研磨レートは、平坦なＢＰＳＧ膜の研磨レートの２倍と
なる。この凸部が除去された後の研磨レートは、平坦な
ＢＰＳＧ膜の研磨レートと同じになる。この場合、前述
のように１．２μｍ程度のＢＰＳＧ膜３４ｂを除去する
には、ウェハ１枚当りに５〜１０分程度の研磨時間が必
要となり、生産性が悪いという第１の問題点がある。な
お、（非現実的ではあるが）所定の面積におけるＢＰＳ
Ｇ膜の凸部の占有率が１／４にできるならば、この凸部
が除去されるまでの研磨レートは、平坦なＢＰＳＧ膜の
研磨レートの４倍となり（すなわち、この凸部面積の占
有率が低くなるため研磨時間は短かくなり）、生産性は
向上する。
て、ＣＭＰの研磨時間に対するＢＰＳＧ膜の凸部の高さ
の変化の挙動を説明する。ＣＭＰによる絶縁膜の研磨で
は、絶縁膜の平坦な部分の面積が広いほど研磨レートは
低下する。これは、実効的な研磨圧が研磨対象の絶縁膜
の平坦な部分の面積に反比例するためである。所定の面
積を占るＢＰＳＧ膜に凸部がなくその表面が平坦である
場合（平坦なＢＰＳＧ膜と記す）の研磨時間に対するこ
の膜の高さの変化は、図４中の点線で示したよになる。
例えば、所定の面積におけるＢＰＳＧ膜の凸部の占有率
が１／２であるとすると、この凸部が除去されるまでの
研磨レートは、平坦なＢＰＳＧ膜の研磨レートの２倍と
なる。この凸部が除去された後の研磨レートは、平坦な
ＢＰＳＧ膜の研磨レートと同じになる。この場合、前述
のように１．２μｍ程度のＢＰＳＧ膜３４ｂを除去する
には、ウェハ１枚当りに５〜１０分程度の研磨時間が必
要となり、生産性が悪いという第１の問題点がある。な
お、（非現実的ではあるが）所定の面積におけるＢＰＳ
Ｇ膜の凸部の占有率が１／４にできるならば、この凸部
が除去されるまでの研磨レートは、平坦なＢＰＳＧ膜の
研磨レートの４倍となり（すなわち、この凸部面積の占
有率が低くなるため研磨時間は短かくなり）、生産性は
向上する。
【００１０】図３（ｂ）に示したようにリフローされた
ＢＰＳＧ膜３４ｂでは、このＢＰＳＧ膜３４ｂの表面が
滑らかになっているためにＢＰＳＧ膜の凸部の裾が明確
ではなく、図４のグラフに示したような明確な研磨レー
トの変化は望めない。このため研磨する膜厚を研磨時間
で制御することが困難であるという第２の問題点があ
る。この第２の問題点に起因して、以下の電気特性の劣
化という不具合が生じる。まず、研磨する膜厚が目標の
膜厚より不足する場合には、層間絶縁膜が厚くなりすぎ
るため、半導体基板表面に形成された素子と層間絶縁膜
上に形成される配線とを接続するためのコンタクト孔の
アスペクト比が高くなり、このコンタクト孔に導電体膜
を充填するこのが困難になり、導通不良を起しやすくな
る。一方、研磨する膜厚が目標の膜厚より厚い場合に
は、層間絶縁膜が薄くなりすぎるため、半導体基板表面
に形成された素子と層間絶縁膜上に形成される配線との
間の寄生容量が増加し、さらにはこの間の電気的絶縁性
が低下することもある。
ＢＰＳＧ膜３４ｂでは、このＢＰＳＧ膜３４ｂの表面が
滑らかになっているためにＢＰＳＧ膜の凸部の裾が明確
ではなく、図４のグラフに示したような明確な研磨レー
トの変化は望めない。このため研磨する膜厚を研磨時間
で制御することが困難であるという第２の問題点があ
る。この第２の問題点に起因して、以下の電気特性の劣
化という不具合が生じる。まず、研磨する膜厚が目標の
膜厚より不足する場合には、層間絶縁膜が厚くなりすぎ
るため、半導体基板表面に形成された素子と層間絶縁膜
上に形成される配線とを接続するためのコンタクト孔の
アスペクト比が高くなり、このコンタクト孔に導電体膜
を充填するこのが困難になり、導通不良を起しやすくな
る。一方、研磨する膜厚が目標の膜厚より厚い場合に
は、層間絶縁膜が薄くなりすぎるため、半導体基板表面
に形成された素子と層間絶縁膜上に形成される配線との
間の寄生容量が増加し、さらにはこの間の電気的絶縁性
が低下することもある。
【００１１】さらに図５に示すように、１つのセル部素
子領域１２による１つのＢＰＳＧ膜の凸部の面積が大面
積である場合、ＣＭＰによりＢＰＳＧ膜の除去におい
て、このＢＰＳＧ膜の凸部の中央部近傍での研磨レート
が低くなる傾向があり、ＢＰＳＧ膜４４のような姿態を
有することになる。この場合、ＢＰＳＧ膜４４の表面は
滑らかではあるが、平坦化が不十分であるという第３の
問題点がある。このとき、セル部素子領域１２中央部上
でのＢＰＳＧ膜４４表面の高さは、周辺回路部素子領域
１３中央部上でのＢＰＳＧ膜４４表面の高さより０．３
〜０．５μｍ高くなり、ＢＰＳＧ膜４４表面上への微細
配線パターンを形成する際のフォトリソグラフィ工程に
おいて、セル部素子領域１２上および周辺回路部素子領
域１３上での最適焦点深度のずれが生じるため、微細パ
ターンの加工の困難性という問題の解決に支障をきたす
ことになる。
子領域１２による１つのＢＰＳＧ膜の凸部の面積が大面
積である場合、ＣＭＰによりＢＰＳＧ膜の除去におい
て、このＢＰＳＧ膜の凸部の中央部近傍での研磨レート
が低くなる傾向があり、ＢＰＳＧ膜４４のような姿態を
有することになる。この場合、ＢＰＳＧ膜４４の表面は
滑らかではあるが、平坦化が不十分であるという第３の
問題点がある。このとき、セル部素子領域１２中央部上
でのＢＰＳＧ膜４４表面の高さは、周辺回路部素子領域
１３中央部上でのＢＰＳＧ膜４４表面の高さより０．３
〜０．５μｍ高くなり、ＢＰＳＧ膜４４表面上への微細
配線パターンを形成する際のフォトリソグラフィ工程に
おいて、セル部素子領域１２上および周辺回路部素子領
域１３上での最適焦点深度のずれが生じるため、微細パ
ターンの加工の困難性という問題の解決に支障をきたす
ことになる。
【００１２】研磨する膜厚を制御する方法が、１９９２
年固体素子カンファレンス予稿集第５３３頁−第５６５
頁に報告されている。半導体装置の製造工程の断面模式
図である図６と研磨の挙動を模式的に示すグラフである
図７とを参照すると、この報告に記載された方法はシリ
コン窒化膜を研磨のストッパーに用いており、以下のよ
うになっている。
年固体素子カンファレンス予稿集第５３３頁−第５６５
頁に報告されている。半導体装置の製造工程の断面模式
図である図６と研磨の挙動を模式的に示すグラフである
図７とを参照すると、この報告に記載された方法はシリ
コン窒化膜を研磨のストッパーに用いており、以下のよ
うになっている。
【００１３】まず、半導体基板１１表面に形成されたセ
ル部素子領域１２および周辺回路部素子領域１３の表面
を、リフローされたＢＰＳＧ膜５４により覆う。次に、
周辺回路部素子領域１３上のＢＰＳＧ膜５４表面のみ
を、シリコン窒化膜５７により覆う〔図６（ａ）〕。次
に、（セル部素子領域１２上のＢＰＳＧ膜５４からな
る）ＢＰＳＧ膜の凸部をＣＭＰにより除去する。シリコ
ン窒化膜の研磨レートはＢＰＳＧ膜の研磨レートの１／
４〜１／３程度の値であるため、このＢＰＳＧ膜の凸部
でのＣＭＰが進行し、ＣＭＰがシリコン窒化膜５７に達
すると研磨レートが明確に低下する〔図７〕。このＢＰ
ＳＧ膜の凸部が完全に除去されると、ＢＰＳＧ膜５４お
よびシリコン窒化膜５７はそれぞれＢＰＳＧ膜５４ａお
よびシリコン窒化膜５７ａとなり、これらＢＰＳＧ膜５
４ａおよびシリコン窒化膜５７ａの表面は平坦化される
〔図６（ｂ）〕。このようになる研磨時間は、図７にお
けるシリコン窒化膜の研磨終了点とシリコン窒化膜の研
磨開始点との間にある。さらに、シリコン窒化膜５７ａ
が完全に除去されるまでＣＭＰが続行される。
ル部素子領域１２および周辺回路部素子領域１３の表面
を、リフローされたＢＰＳＧ膜５４により覆う。次に、
周辺回路部素子領域１３上のＢＰＳＧ膜５４表面のみ
を、シリコン窒化膜５７により覆う〔図６（ａ）〕。次
に、（セル部素子領域１２上のＢＰＳＧ膜５４からな
る）ＢＰＳＧ膜の凸部をＣＭＰにより除去する。シリコ
ン窒化膜の研磨レートはＢＰＳＧ膜の研磨レートの１／
４〜１／３程度の値であるため、このＢＰＳＧ膜の凸部
でのＣＭＰが進行し、ＣＭＰがシリコン窒化膜５７に達
すると研磨レートが明確に低下する〔図７〕。このＢＰ
ＳＧ膜の凸部が完全に除去されると、ＢＰＳＧ膜５４お
よびシリコン窒化膜５７はそれぞれＢＰＳＧ膜５４ａお
よびシリコン窒化膜５７ａとなり、これらＢＰＳＧ膜５
４ａおよびシリコン窒化膜５７ａの表面は平坦化される
〔図６（ｂ）〕。このようになる研磨時間は、図７にお
けるシリコン窒化膜の研磨終了点とシリコン窒化膜の研
磨開始点との間にある。さらに、シリコン窒化膜５７ａ
が完全に除去されるまでＣＭＰが続行される。
【００１４】この方法では、余分な膜を堆積，加工する
ため工程数が長くなる。さらに、研磨レートの低い膜を
研磨するために、研磨時間が長くなるという問題点が解
決されない。
ため工程数が長くなる。さらに、研磨レートの低い膜を
研磨するために、研磨時間が長くなるという問題点が解
決されない。
【００１５】したがって本発明の目的は、層間絶縁膜の
表面を研磨により平坦化するにあたり、単純な工程の付
加により、研磨膜厚の制御性に優れ，かつ短時間の研磨
で可能な方法を提供することにある。
表面を研磨により平坦化するにあたり、単純な工程の付
加により、研磨膜厚の制御性に優れ，かつ短時間の研磨
で可能な方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板表面に所望の素子を形成してセル
部素子領域と周辺回路部素子領域とを形成する工程と、
上記セル部素子領域および上記周辺回路部素子領域を含
んだ上記半導体基板表面上に、滑らかな表面を有する所
定の膜厚の層間絶縁膜を形成する工程と、上記セル部素
子領域の外周部近傍上を除いたこのセル部素子領域上に
開口部を有するフォトレジスト膜を上記層間絶縁膜表面
上に形成し、このフォトレジスト膜をマスクにして所望
の深さのこの層間絶縁膜をエッチングしてこのセル部素
子領域の外周部近傍上のこの層間絶縁膜に突起部を形成
する工程と、上記フォトレジスト膜を除去し、上記層間
絶縁膜を研磨して少なくとも上記突起部を除去する工程
とを有する。
造方法は、半導体基板表面に所望の素子を形成してセル
部素子領域と周辺回路部素子領域とを形成する工程と、
上記セル部素子領域および上記周辺回路部素子領域を含
んだ上記半導体基板表面上に、滑らかな表面を有する所
定の膜厚の層間絶縁膜を形成する工程と、上記セル部素
子領域の外周部近傍上を除いたこのセル部素子領域上に
開口部を有するフォトレジスト膜を上記層間絶縁膜表面
上に形成し、このフォトレジスト膜をマスクにして所望
の深さのこの層間絶縁膜をエッチングしてこのセル部素
子領域の外周部近傍上のこの層間絶縁膜に突起部を形成
する工程と、上記フォトレジスト膜を除去し、上記層間
絶縁膜を研磨して少なくとも上記突起部を除去する工程
とを有する。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】半導体装置の製造工程の断面模式図である
図１を参照すると、本発明の第１の実施例は、以下のよ
うになっている。
図１を参照すると、本発明の第１の実施例は、以下のよ
うになっている。
【００１９】まず、半導体基板１１表面に所望の素子を
形成してセル部素子領域１２と周辺回路部素子領域１３
とを形成する。このとき、半導体基板１１表面からのセ
ル部素子領域１２表面の高さは、半導体基板１１表面か
らの周辺回路部素子領域１３表面の高さより、例えば１
μｍ程度高くなっている〔図１（ａ）〕。
形成してセル部素子領域１２と周辺回路部素子領域１３
とを形成する。このとき、半導体基板１１表面からのセ
ル部素子領域１２表面の高さは、半導体基板１１表面か
らの周辺回路部素子領域１３表面の高さより、例えば１
μｍ程度高くなっている〔図１（ａ）〕。
【００２０】次に、全面に膜厚２μｍ程度のＢＰＳＧ膜
（図示せず）を堆積する。この段階では、素子による凹
凸（図示せず）に対応して、セル部素子領域１２上およ
び周辺回路部素子領域１３上でのこのＢＰＳＧ膜表面に
も微細な間隔を有した凹凸が形成されている。セル部素
子領域１２上のＢＰＳＧ膜表面の高さと周辺回路部素子
領域１３上のＢＰＳＧ膜表面の高さとの差は、１μｍ程
度である。続いて、９００℃，３０分の熱処理により、
上記ＢＰＳＧ膜をリフローしてＢＰＳＧ膜１４を形成す
る。ＢＰＳＧ膜１４表面には素子の凹凸に対応した微細
の凹凸はほぼ無くなり、セル部素子領域１２上のＢＰＳ
Ｇ膜１４（ＢＰＳＧ膜の凸部と記す）表面および周辺回
路部素子領域１３上のＢＰＳＧ膜１４表面はそれぞれ平
坦になる。しかしながら、セル部素子領域１２上のＢＰ
ＳＧ膜１４表面の高さと周辺回路部素子領域１３上のＢ
ＰＳＧ膜１４表面の高さとの差は、１μｍ程度のままで
ある〔図１（ｂ）〕。
（図示せず）を堆積する。この段階では、素子による凹
凸（図示せず）に対応して、セル部素子領域１２上およ
び周辺回路部素子領域１３上でのこのＢＰＳＧ膜表面に
も微細な間隔を有した凹凸が形成されている。セル部素
子領域１２上のＢＰＳＧ膜表面の高さと周辺回路部素子
領域１３上のＢＰＳＧ膜表面の高さとの差は、１μｍ程
度である。続いて、９００℃，３０分の熱処理により、
上記ＢＰＳＧ膜をリフローしてＢＰＳＧ膜１４を形成す
る。ＢＰＳＧ膜１４表面には素子の凹凸に対応した微細
の凹凸はほぼ無くなり、セル部素子領域１２上のＢＰＳ
Ｇ膜１４（ＢＰＳＧ膜の凸部と記す）表面および周辺回
路部素子領域１３上のＢＰＳＧ膜１４表面はそれぞれ平
坦になる。しかしながら、セル部素子領域１２上のＢＰ
ＳＧ膜１４表面の高さと周辺回路部素子領域１３上のＢ
ＰＳＧ膜１４表面の高さとの差は、１μｍ程度のままで
ある〔図１（ｂ）〕。
【００２１】次に、フォトレジスト膜１５をＢＰＳＧ膜
１４表面上に形成する。このフォトレジスト膜１５の開
口部はセル部素子領域１２の外周部近傍上を除いたセル
部素子領域１２上にあり、この開口部の端部はセル部素
子領域１２の外周部上から１０μｍ程度セル部素子領域
１２の内側に入った位置のセル部素子領域１２上にあ
る。フォトレジスト膜１５のパターンを形成するための
露光方法としては、上記開口部が周辺回路部素子領域１
３上にかからなければよいので、１０μｍ以下の位置合
せ精度でよいことになり、ラフな方式を用いることがで
きる〔図１（ｃ）〕。
１４表面上に形成する。このフォトレジスト膜１５の開
口部はセル部素子領域１２の外周部近傍上を除いたセル
部素子領域１２上にあり、この開口部の端部はセル部素
子領域１２の外周部上から１０μｍ程度セル部素子領域
１２の内側に入った位置のセル部素子領域１２上にあ
る。フォトレジスト膜１５のパターンを形成するための
露光方法としては、上記開口部が周辺回路部素子領域１
３上にかからなければよいので、１０μｍ以下の位置合
せ精度でよいことになり、ラフな方式を用いることがで
きる〔図１（ｃ）〕。
【００２２】次に、フォトレジスト膜１５をマスクにし
て、例えばバッファード弗酸を用いてＢＰＳＧ膜１４を
１μｍ程度エッチングする。これにより、ＢＰＳＧ膜１
４はＢＰＳＧ膜１４ａとなり、開口部近傍のフォトレジ
スト膜１５直下にＢＰＳＧ膜１４ａからなる突起部１６
が形成される〔図１（ｄ）〕。この突起部１６の面積占
有率は１／数百以下である。このエッチングでは、ＢＰ
ＳＧ膜１４が高温熱処理を経た後なので、再現性よく所
望の深さだけ除去することができる。
て、例えばバッファード弗酸を用いてＢＰＳＧ膜１４を
１μｍ程度エッチングする。これにより、ＢＰＳＧ膜１
４はＢＰＳＧ膜１４ａとなり、開口部近傍のフォトレジ
スト膜１５直下にＢＰＳＧ膜１４ａからなる突起部１６
が形成される〔図１（ｄ）〕。この突起部１６の面積占
有率は１／数百以下である。このエッチングでは、ＢＰ
ＳＧ膜１４が高温熱処理を経た後なので、再現性よく所
望の深さだけ除去することができる。
【００２３】フォトレジスト膜１５を除去した後、突起
部１６を含めたＢＰＳＧ膜１４ａがＣＭＰにより除去さ
れ、平坦な表面を有するＢＰＳＧ膜１４ｂが形成される
〔図１（ｅ）〕。このときのＣＭＰは、以下の条件で行
なっている。研磨布はロデール社製の商品名ＩＣ１００
０を用い、液状研磨剤はキャバット社製の商品名ＳＣ１
２１を用い、荷重は５×１０4 Ｐａ、定盤回転数は２０
ＲＰＭであり、平坦な表面からなるＢＰＳＧ膜に対する
研磨レートは１００ｎｍ／分である。このような条件で
セル部素子領域１２上でのＢＰＳＧ膜１４ｂの膜厚が
０．８μｍになるまでＣＭＰを行なうとき、研磨時間は
２分程度となる。
部１６を含めたＢＰＳＧ膜１４ａがＣＭＰにより除去さ
れ、平坦な表面を有するＢＰＳＧ膜１４ｂが形成される
〔図１（ｅ）〕。このときのＣＭＰは、以下の条件で行
なっている。研磨布はロデール社製の商品名ＩＣ１００
０を用い、液状研磨剤はキャバット社製の商品名ＳＣ１
２１を用い、荷重は５×１０4 Ｐａ、定盤回転数は２０
ＲＰＭであり、平坦な表面からなるＢＰＳＧ膜に対する
研磨レートは１００ｎｍ／分である。このような条件で
セル部素子領域１２上でのＢＰＳＧ膜１４ｂの膜厚が
０．８μｍになるまでＣＭＰを行なうとき、研磨時間は
２分程度となる。
【００２４】上記第１の実施例では、従来の方法で行な
われたようなＢＰＳＧ膜の凸部をＣＭＰで除去する代り
に、ＢＰＳＧ膜の凸部周辺が残置してなる（面積占有率
の極めて低い）ＢＰＳＧ膜の突起部を形成してこの突起
部をＣＭＰで除去することになる。突起部の面積占有率
が低いため、これの除去の検出は容易である。したがっ
て、研磨する膜厚を研磨時間で制御することが容易にな
り、前述の図３に示した製造方法における第２の問題点
が解消される。これに伴なって、コンタクト孔へ導電体
膜を充填の困難性に伴なう導通不良あるいは寄生容量の
増加や電気的絶縁性等の電気特性の劣化という不具合も
回避される。また、突起部の面積占有率が低いことか
ら、図５に示した第３の問題点も解消され、層間絶縁膜
表面上への微細パターンの加工の困難性という問題も回
避される。
われたようなＢＰＳＧ膜の凸部をＣＭＰで除去する代り
に、ＢＰＳＧ膜の凸部周辺が残置してなる（面積占有率
の極めて低い）ＢＰＳＧ膜の突起部を形成してこの突起
部をＣＭＰで除去することになる。突起部の面積占有率
が低いため、これの除去の検出は容易である。したがっ
て、研磨する膜厚を研磨時間で制御することが容易にな
り、前述の図３に示した製造方法における第２の問題点
が解消される。これに伴なって、コンタクト孔へ導電体
膜を充填の困難性に伴なう導通不良あるいは寄生容量の
増加や電気的絶縁性等の電気特性の劣化という不具合も
回避される。また、突起部の面積占有率が低いことか
ら、図５に示した第３の問題点も解消され、層間絶縁膜
表面上への微細パターンの加工の困難性という問題も回
避される。
【００２５】図３に示した方法で上記第１の実施例と同
一の条件でのＣＭＰを行なうと、セル部素子領域１２上
でのＢＰＳＧ膜３４ｂの膜厚が０．８μｍになるまでの
研磨時間は７分となる。これに対して、本実施例では、
突起部を形成するために（製造原価の軽度の増加を伴な
う）ラフなフォトリソグラフィ工程を１つ付加すること
により、上述したように短時間の研磨時間で平坦性に優
れた表面を有する層間絶縁膜を形成することができるこ
とになり、図３に示した方法での生産性が悪いという第
１の問題点も解消できる。また、この製造原価の軽度の
増加は図６に示した方法での工程増に伴なう製造原価の
増加より低く、かつ、図６に示した方法より研磨時間が
短かくなる。
一の条件でのＣＭＰを行なうと、セル部素子領域１２上
でのＢＰＳＧ膜３４ｂの膜厚が０．８μｍになるまでの
研磨時間は７分となる。これに対して、本実施例では、
突起部を形成するために（製造原価の軽度の増加を伴な
う）ラフなフォトリソグラフィ工程を１つ付加すること
により、上述したように短時間の研磨時間で平坦性に優
れた表面を有する層間絶縁膜を形成することができるこ
とになり、図３に示した方法での生産性が悪いという第
１の問題点も解消できる。また、この製造原価の軽度の
増加は図６に示した方法での工程増に伴なう製造原価の
増加より低く、かつ、図６に示した方法より研磨時間が
短かくなる。
【００２６】すなわち、上記第１の実施例によれば、層
間絶縁膜の表面を研磨により平坦化するにあたり、単純
な工程の付加により、研磨膜厚の制御性に優れ，かつ短
時間の研磨でよいことになる。
間絶縁膜の表面を研磨により平坦化するにあたり、単純
な工程の付加により、研磨膜厚の制御性に優れ，かつ短
時間の研磨でよいことになる。
【００２７】半導体装置の製造工程の断面模式図である
図２を参照すると、本発明の第２の実施例は、以下のよ
うになっている。
図２を参照すると、本発明の第２の実施例は、以下のよ
うになっている。
【００２８】まず、上記第１の実施例と同様に、半導体
基板１１表面にセル部素子領域１２と周辺回路部素子領
域１３とを形成する。次に、全面に膜厚１．８μｍ程度
のＢＰＳＧ膜（図示せず）を形成した後、上記第１の実
施例と同じ条件でこのＢＰＳＧ膜をリフローしてＢＰＳ
Ｇ膜２４を形成する。さらに上記第１の実施例と同様の
開口部を有するフォトレジスト膜２５を形成する〔図２
（ａ）〕。
基板１１表面にセル部素子領域１２と周辺回路部素子領
域１３とを形成する。次に、全面に膜厚１．８μｍ程度
のＢＰＳＧ膜（図示せず）を形成した後、上記第１の実
施例と同じ条件でこのＢＰＳＧ膜をリフローしてＢＰＳ
Ｇ膜２４を形成する。さらに上記第１の実施例と同様の
開口部を有するフォトレジスト膜２５を形成する〔図２
（ａ）〕。
【００２９】次に、フォトレジスト膜２５をマスクにし
て、バッファード弗酸によりＢＰＳＧ膜１４を０．８μ
ｍ程度エッチングし、ＢＰＳＧ膜２４ａおよびＢＰＳＧ
膜２４ａからなる突起部２６が形成される〔図２
（ｂ）〕。このとき、セル部素子領域１２上でのＢＰＳ
Ｇ膜２４ａ表面（エッチングされたＢＰＳＧ膜２４表
面）の高さは、周辺回路部素子領域１３上でのＢＰＳＧ
膜２４ａ表面の高さより、高くなっている。
て、バッファード弗酸によりＢＰＳＧ膜１４を０．８μ
ｍ程度エッチングし、ＢＰＳＧ膜２４ａおよびＢＰＳＧ
膜２４ａからなる突起部２６が形成される〔図２
（ｂ）〕。このとき、セル部素子領域１２上でのＢＰＳ
Ｇ膜２４ａ表面（エッチングされたＢＰＳＧ膜２４表
面）の高さは、周辺回路部素子領域１３上でのＢＰＳＧ
膜２４ａ表面の高さより、高くなっている。
【００３０】続いて、フォトレジスト膜２５を除去し、
上記第１の実施例と同様の条件でＢＰＳＧ膜２４ａ（お
よび突起部２６）をＣＭＰで１分間除去し、ＢＰＳＧ膜
２４ｂを形成する〔図２（ｃ）〕。このとき、ＢＰＳＧ
膜２４ｂの表面は滑らかではあるが完全に平坦ではな
く、セル部素子領域１２上でのＢＰＳＧ膜２４ｂ表面の
高さは周辺回路部素子領域１３中央部上でのＢＰＳＧ膜
２４ｂ表面の高さより数十ｎｍ程度高くなっている。す
なわち、本実施例においては、突起部２６がＣＭＰによ
り除去された後にさらにＣＰＭにより除去されるＢＰＳ
Ｇ膜２４ｂの部分は、ほぼセル部素子領域１２上でのＢ
ＰＳＧ膜２４ｂに限られる。
上記第１の実施例と同様の条件でＢＰＳＧ膜２４ａ（お
よび突起部２６）をＣＭＰで１分間除去し、ＢＰＳＧ膜
２４ｂを形成する〔図２（ｃ）〕。このとき、ＢＰＳＧ
膜２４ｂの表面は滑らかではあるが完全に平坦ではな
く、セル部素子領域１２上でのＢＰＳＧ膜２４ｂ表面の
高さは周辺回路部素子領域１３中央部上でのＢＰＳＧ膜
２４ｂ表面の高さより数十ｎｍ程度高くなっている。す
なわち、本実施例においては、突起部２６がＣＭＰによ
り除去された後にさらにＣＰＭにより除去されるＢＰＳ
Ｇ膜２４ｂの部分は、ほぼセル部素子領域１２上でのＢ
ＰＳＧ膜２４ｂに限られる。
【００３１】上記第２の実施例は、上記第１の実施例よ
り研磨時間がさらに短かくなり、除去膜厚の制御性は上
記第１の実施例よりさらに優れたものになる。なお、Ｂ
ＰＳＧ膜２４ｂ表面の高さの部分による差が数十ｎｍ程
度であることから、ＢＰＳＧ膜２４ｂ表面上への微細パ
ターンの形成に際しての最適焦点深度における問題は生
じない。
り研磨時間がさらに短かくなり、除去膜厚の制御性は上
記第１の実施例よりさらに優れたものになる。なお、Ｂ
ＰＳＧ膜２４ｂ表面の高さの部分による差が数十ｎｍ程
度であることから、ＢＰＳＧ膜２４ｂ表面上への微細パ
ターンの形成に際しての最適焦点深度における問題は生
じない。
【００３２】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によると、層間絶縁膜の凸部周辺が残置して
なる（面積占有率の極めて低い）層間絶縁膜の突起部を
形成し、この突起部をＣＭＰで除去するため、極めて短
時間の研磨時間で層間絶縁膜表面を制御性よく，かつ生
産性よく平坦化できる。すなわち、単純な工程の付加に
より、（この層間絶縁膜に設ける）コンタクト孔へ導電
体膜を充填の困難伴なう導通不良あるいは（この層間絶
縁膜の膜厚が薄くなるとめに起る）寄生容量の増加や電
気的絶縁性等の電気特性の劣化という不具合も回避され
る。また、層間絶縁膜表面上への微細パターンの加工の
困難性という問題も回避される。
の製造方法によると、層間絶縁膜の凸部周辺が残置して
なる（面積占有率の極めて低い）層間絶縁膜の突起部を
形成し、この突起部をＣＭＰで除去するため、極めて短
時間の研磨時間で層間絶縁膜表面を制御性よく，かつ生
産性よく平坦化できる。すなわち、単純な工程の付加に
より、（この層間絶縁膜に設ける）コンタクト孔へ導電
体膜を充填の困難伴なう導通不良あるいは（この層間絶
縁膜の膜厚が薄くなるとめに起る）寄生容量の増加や電
気的絶縁性等の電気特性の劣化という不具合も回避され
る。また、層間絶縁膜表面上への微細パターンの加工の
困難性という問題も回避される。
【図１】本発明の第１の実施例の製造工程の断面模式図
である。
である。
【図２】本発明の第２の実施例の製造工程の断面模式図
である。
である。
【図３】従来の半導体装置の製造方法を説明するための
断面模式図である。
断面模式図である。
【図４】上記従来の半導体装置の製造方法の問題点を説
明するための模式的な図であり、ＣＰＭにより除去され
るＢＰＳＧ膜表面の高さの研磨時間に対する変化を示す
グラフである。
明するための模式的な図であり、ＣＰＭにより除去され
るＢＰＳＧ膜表面の高さの研磨時間に対する変化を示す
グラフである。
【図５】上記従来の半導体装置の製造方法の別の問題点
を説明するための断面模式図である。
を説明するための断面模式図である。
【図６】別の従来の半導体装置の製造方法を説明するた
めの断面模式図である。
めの断面模式図である。
【図７】上記別の従来の半導体装置の製造方法の問題点
を説明するための模式的な図であり、ＣＰＭにより除去
されるＢＰＳＧ膜表面の高さの研磨時間に対する変化を
示すグラフである。
を説明するための模式的な図であり、ＣＰＭにより除去
されるＢＰＳＧ膜表面の高さの研磨時間に対する変化を
示すグラフである。
１１ 半導体基板 １２ セル部素子領域 １３ 周辺回路部素子領域 １４，１４ａ，１４ｂ，２４，２４ａ，２４ｂ，３４，
３４ａ，３４ｂ，４４，５４，５４ａ ＢＰＳＧ膜 １５，２５ フォトレジスト膜 １６，２６ 突起部 ５７ シリコン窒化膜
３４ａ，３４ｂ，４４，５４，５４ａ ＢＰＳＧ膜 １５，２５ フォトレジスト膜 １６，２６ 突起部 ５７ シリコン窒化膜
Claims (1)
- 【請求項１】 半導体基板表面に所望の素子を形成して
セル部素子領域と周辺回路部素子領域とを形成する工程
と、 前記セル部素子領域および前記周辺回路部素子領域を含
んだ前記半導体基板表面上に、滑らかな表面を有する所
定の膜厚の層間絶縁膜を形成する工程と、 前記セル部素子領域の外周部近傍上を除いた該セル部素
子領域上に開口部を有するフォトレジスト膜を前記層間
絶縁膜表面上に形成し、該フォトレジスト膜をマスクに
して所望の深さの該層間絶縁膜をエッチングして該セル
部素子領域の外周部近傍上の該層間絶縁膜に突起部を形
成する工程と、 前記フォトレジスト膜を除去し、前記層間絶縁膜を研磨
して少なくとも前記突起部を除去する工程とを有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296458A JP2561007B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296458A JP2561007B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147278A JPH07147278A (ja) | 1995-06-06 |
| JP2561007B2 true JP2561007B2 (ja) | 1996-12-04 |
Family
ID=17833818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296458A Expired - Fee Related JP2561007B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561007B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0974136A (ja) * | 1995-09-07 | 1997-03-18 | Nec Corp | 半導体装置の製造方法 |
| US6025270A (en) * | 1997-02-03 | 2000-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarization process using tailored etchback and CMP |
| KR100550639B1 (ko) * | 1999-12-22 | 2006-02-09 | 주식회사 하이닉스반도체 | 반도체 소자의 폴리머절연막 평탄화 방법 |
| US7081417B2 (en) | 2003-06-27 | 2006-07-25 | Hitachi, Ltd. | Manufacturing method for electronic device and multiple layer circuits thereof |
| JP5870833B2 (ja) * | 2012-04-24 | 2016-03-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-11-26 JP JP5296458A patent/JP2561007B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147278A (ja) | 1995-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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