JP3946880B2 - 半導体装置のコンタクトプラグ形成方法 - Google Patents
半導体装置のコンタクトプラグ形成方法 Download PDFInfo
- Publication number
- JP3946880B2 JP3946880B2 JP25432298A JP25432298A JP3946880B2 JP 3946880 B2 JP3946880 B2 JP 3946880B2 JP 25432298 A JP25432298 A JP 25432298A JP 25432298 A JP25432298 A JP 25432298A JP 3946880 B2 JP3946880 B2 JP 3946880B2
- Authority
- JP
- Japan
- Prior art keywords
- interlayer insulating
- insulating film
- region
- conductive film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のコンタクトプラグ形成方法に関するものであり、より詳しくは、導電膜と層間絶縁膜の各々に対して選択的に行われる多重ＣＭＰ（Chemical Mechanical Polishing）工程を使用して低段差領域の層間絶縁膜損失を最小化し、優秀な平坦度及び均一度を有する層間絶縁膜を形成する半導体装置のコンタクトプラグ形成方法に関するものである。
【０００２】
【従来の技術】
図１（ａ）乃至図１（ｃ）は、従来の半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。図１（ａ）を参照すると、従来の半導体装置のコンタクトプラグ形成方法は、まずセルアレー領域ａと周辺回路領域ｂが定義された半導体基板１０のセルアレー領域ａ上にゲート電極層１２を形成する。この時、ゲート電極層１２は、ポリシリコン膜パターン１２ａ及びシリサイド膜パターン１２ｂ、そして絶縁膜スペーサ１２ｃで形成される。ゲート電極層１２を含んで半導体基板１０上に層間絶縁膜１４を形成する。この時、ゲート電極層１２が形成されていない周辺回路領域ｂの層間絶縁膜１４は、ゲート電極層１２が形成されたセルアレー領域ａの割に低段差を有するように形成される。
【０００３】
図１（ｂ）において、層間絶縁膜１４をエッチングしてゲート電極層１２の間の半導体基板１０の上部表面が露出されるようにコンタクトホール１６を形成する。コンタクトホール１６がオーバーフィル（overfill）されるように層間絶縁膜１４上にポリシリコン膜等で導電膜１８を形成する。最後に、ポリシリコン膜１８及び層間絶縁膜１４をＣＭＰ工程を使用して１回にエッチングすると、図１（ｃ）に図示されたように、層間絶縁膜１４の上部表面が平坦化されることと共にコンタクトプラグ２０が形成される。この時、ポリシリコン膜１８及び層間絶縁膜１４を１回にエッチングするためには、相互に対する選択比のなく、即ち同一のエッチング率（removal rate）を有するスラリー（slurry）を使用すべきである。しかし、実際にポリシリコン膜１８と層間絶縁膜１４に対して同一のエッチング率を有するスラリーを製造しがたく、ＣＭＰ工程のエンドポイント（end point）を調節しがたい問題点が発生される。
【０００４】
そして、ＣＭＰ工程後残るようにする層間絶縁膜１４の厚さマージンを確保するため、多くの量の絶縁膜を形成することによって、セルアレー領域ａの層間絶縁膜１４の厚さが厚く形成されてディープコンタクトエッチング（deep contact etch）工程が不可避な問題点が発生される。又多くの量のポリシリコン膜と絶縁膜を１回のＣＭＰ工程でエッチングすることによって層間絶縁膜１４に対する平坦度（planarity）及び均一度（uniformity）が非常に不良になる問題点が発生される。
【０００５】
また、低段差領域である周辺回路領域ｂにダミーゲート電極層（図示しない）を形成して初期層間絶縁膜を平坦化させ、これによって周辺回路領域ｂの層間絶縁膜１４の厚さマージンが確保されるようにできるが、ダミーゲート電極層（図示しない）の影響で素子の電気的特性が劣化される問題点が発生される。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、上述の諸般問題点を解決するため提案されたものとして、多重ＣＭＰ工程を使用して導電膜と層間絶縁膜を選択的にエッチングすることによって層間絶縁膜の厚さを減少させることができ、層間絶縁膜の平坦度及び均一度を向上させることができる半導体装置のコンタクトプラグ形成方法を提供することである。
【０００７】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体装置のコンタクトプラグ形成方法は、第１領域と第２領域を有する半導体基板の第１領域上に第１導電膜パターンを形成する段階と、第１導電膜パターンを含んで半導体基板上に層間絶縁膜を形成するが、第２領域に形成された層間絶縁膜が第１領域の割に相対的に低段差を有するように形成する段階と、層間絶縁膜をエッチングして第１領域の第１導電膜パターンの間の半導体基板乃至第１導電膜パターンの上部表面の一部が露出されるようにコンタクトホールを形成する段階と、コンタクトホールがオーバーフィルされるように層間絶縁膜上に第２導電膜を形成する段階と、第１領域の層間絶縁膜の上部表面が露出されるように第２導電膜をポリシングエッチングする段階と、第２領域に残存する第２導電膜をマスクで使用して第１領域の層間絶縁膜をポロシングエッチングするが、第２領域の第２導電膜下部の層間絶縁膜の上部表面とオーバーフィルエッチングする段階と、第１及び第２領域の第２導電膜をポリシングするが、第２領域の第２絶縁膜を完全に除去させるエッチング段階とを含む。
【０００８】
この方法の望ましい実施形態において、層間絶縁膜は、ＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、ＳｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯＸ、そして絶縁性Ｐｏｌｙｍｅｒのうち、少なくとも１つ以上で形成される。
【０００９】
この方法の望ましい実施形態において、第２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌｙ−Ｓｉのうち、ある１つである。
【００１０】
この方法の望ましい実施形態において、複数のポリシング段階は、少なくとも２つ以上のプラテン（platen）を有するポリシャを使用して順次的に１回に行われる。
【００１１】
この方法の望ましい実施形態において、半導体装置のコンタクトプラグ形成方法は、第２領域の第２導電膜を完全に除去するポリシングエッチング段階後、第１及び第２領域の層間絶縁膜表面を平坦化させるポリシング段階を含む。
【００１２】
この方法の望ましい実施形態において、半導体装置のコンタクト形成方法は、第２領域の第２導電膜を完全に除去するポリシングエッチング段階後、第１及び第２領域の層間絶縁膜をバフ研磨（buffing）する段階を含む。
【００１３】
上述の目的を達成するための本発明によると、半導体装置のコンタクトプラグ形成方法は、第１領域と第２領域を有する半導体基板の第１領域上に第１導電膜を形成する段階と、第１導電膜パターンを含んで半導体基板上に層間絶縁膜を形成するが、第２領域に形成された層間絶縁膜が前記第１領域の割に相対的に低段差を有するように形成する段階と、層間絶縁膜をエッチングして第１領域の第１導電膜パターンの間の半導体基板乃至第１導電膜パターンの上部表面の一部が露出されるようにコンタクトホールを形成する段階と、コンタクトホールがオーバーフィルされるように層間絶縁間上に第２導電膜を形成する段階と、第１領域の層間絶縁膜の上部表面が露出されるように第２導電膜をポリシングエッチングする段階と、第２領域に残存する第２導電膜をマスクで使用して第１領域の層間絶縁膜をポリシングエッチングし、第１及び第２領域の第２導電膜をポリシングエッチングすることを交代に数回反復するが、第１領域の層間絶縁膜の上部表面が第２領域の層間絶縁膜の上部表面と並べるようにエッチングする段階を含む。
【００１４】
この方法の望ましい実施形態において、層間絶縁膜は、ＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、ＳｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯＸ、そして絶縁性Ｐｏｌｙｍｅｒのうち、少なくとも１つ以上で形成される。
【００１５】
この方法の望ましい実施形態において、第２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌｙ−Ｓｉのうち、ある１つである。
【００１６】
この方法の望ましい実施形態において、複数のポリシング段階は、少なくとも２つ以上のプラテンを有するポリシャを使用して順次的に１回に行われる。
【００１７】
本発明による半導体装置のコンタクトプラグ形成方法は、層間絶縁膜の形成厚さが最小化でき、層間絶縁膜の平坦度及び均一度を向上させる。
【００１８】
【発明の実施の形態】
図４及び図５を参照すると、本発明の実施形態による新規の半導体装置のコンタクトプラグ形成方法は、半導体基板１００上に第１導電膜パターンが形成された第１領域ａと第１導電膜パターンが形成されていない第２領域ｂとを有する半導体基板１００上に第１領域ａと第２領域ｂの段差が維持されるように層間絶縁膜１０４を形成する段階と；第１領域ａの層間絶縁膜１０４をエッチングしてコンタクトホール１０６を形成する段階と；コンタクトホール１０６がオーバーフィルされるように層間絶縁膜１０４上に第２導電膜を形成する段階と；第１領域ａの層間絶縁膜１０４の上部表面が露出されるように第２導電膜をポリシングエッチングする段階と；第２領域ｂに残存する第２導電膜をマスクとして使用して第１領域ａの層間絶縁膜１０４をポリシングエッチングする際に、第２領域ｂの第２導電膜下部の層間絶縁膜１０４の上部表面と並べるようにエッチングする段階と；第１及び第２領域ａ、ｂの第２導電膜をポリシングエッチングする際に、第２領域ｂの第２導電膜を完全に除去するエッチング段階と；を含む。このような半導体装置の製造方法によって、下部導電膜パターンが形成されていない低段差領域の層間絶縁膜１０４の損失が殆どなくなるため、層間絶縁膜１０４の形成厚さを最小化でき、ダミー金属配線形成による電気的特性低下を防止でき、導電膜及び層間絶縁膜１０４を選択的にエッチングする多重ＣＭＰ工程を行うことによって、層間絶縁膜１０４の平坦度及び均一度を向上させることができる。
【００１９】
以下、図２乃至図１３を参照して本発明の実施形態をさらに詳細に説明する。
図２乃至図７は、本発明の実施形態による新規の半導体装置のコンタクトプラグ１１０形成方法を順次的に示す断面図である。
【００２０】
図２を参照すると、本発明の実施形態による新規の半導体装置のコンタクトプラグ１１０形成方法は、まずセルアレー領域ａと周辺回路領域ｂが定義された半導体基板１００のセルアレー領域ａ上にゲート電極層１０２を形成する。この時、ゲート電極層１０２は、ポリシリコン膜パターン１０２ａとポリシリコン膜パターン１０２ａ上に形成されたシリサイド膜パターン１０２ｂと、絶縁膜スペーサ１０２ｃとを含んで形成される。
【００２１】
ゲート電極層１０２を含んで半導体基板１０上に層間絶縁膜１０４を形成する。この時、層間絶縁膜１０４は、上部表面が平坦化されない状態、即ち周辺回路領域ｂの層間絶縁膜１０４がセルアレー領域ａに対して低段差を有するように形成される。層間絶縁膜１０４は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）、或いはＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）、或いはＨＤＰ（High Density Plasma）等の方法で形成されたＳｉＯ2、ＵＳＧ、ＢＰＳＧ（BoroPhoshoSilicate Glass）、ＰＳＧ（PhoshoSilicate Glass）、ＳｉＮ（Silicon Nitride）、そしてＳｉＯＮのうち、ある１つであったり、スピンコーティング（spin coating）方法で形成されたＳＯＧ（Spin On Glass）及びＦＯＸ（Flowable Oxide）、絶縁性ポリマーのうち、ある１つであったり、絶縁膜の組合で形成された複合膜である。
【００２２】
図３において、セルアレー領域ａの層間絶縁膜１０４をエッチングして各ゲート電極層１０２間の半導体基板１００の一部が露出されるようにコンタクトホール１０６を形成する。そして、コンタクトホール１０６がオーバーフィルされるように層間絶縁膜１０４上に導電膜１０８を形成する。導電膜１０８は、Ｗ、Ｃｕ、Ａｌ等の金属膜であったり、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ等の金属化合物であったり、ポリシリコン膜のような非金属導電性物質のうち、ある１つである。ここでは、ポリシリコン膜１０８を使用した。
【００２３】
図４を参照すると、ポリシリコン膜１０８をＣＭＰ工程で高段差を有するセルアレー領域ａの層間絶縁膜１０４の上部表面が露出されるように選択的にエッチングする。この時、ポリシリコン膜１０８ＣＭＰ工程は、すでに常用化されているポリシリコン膜１０８エッチング用スラリーを使用し、層間絶縁膜１０４をエッチング停止層で行われる。このようなポリシング工程で、低段差を有する周辺回路領域ｂにポリシリコン膜１０８が残ることになる。層間絶縁膜１０４をエッチング停止層で使用できるセルアレー領域ａの層間絶縁膜１０４が露出される時、摩擦力が増加されてエンドポイントが手軽く検出されるためである。
【００２４】
次に、図５において、セルアレー領域ａの層間絶縁膜１０４をＣＭＰ工程でエッチングして周辺回路領域ｂのポリシリコン膜１０８の厚さが完全に露出されるように、即ち周辺回路領域ｂの低段差を有する層間絶縁膜１０４の上部表面と並べるように（同一高さとなるように）形成する。この時、コンタクトホール１０６に充填されたポリシリコン膜１０８は、セルアレー領域ａの層間絶縁膜１０４の割に微量であるため、一緒にエッチングされて平坦化された表面を有するように形成される。
【００２５】
層間絶縁膜１０４ＣＭＰは、ポリシリコン膜１０８に対して高いエッチング選択比を有し一般的に常用化された層間絶縁膜エッチイング用スラリーを使用して行われる。この時、周辺回路領域ｂの残存ポリシリコン膜１０８がその下部の層間絶縁膜１０４をマスキング（masking）することになるので、周辺回路領域ｂの層間絶縁膜１０４は層間絶縁膜１０４ＣＭＰ工程時にエッチングされることはない。従って、従来同時ＣＭＰ工程のため使用される層間絶縁膜の厚さの割に相対的に薄い層間絶縁膜形成が可能になる。
【００２６】
続いて、図６を参照すると、周辺回路領域ｂに露出された残存ポリシリコン膜１０８を層間絶縁膜１０４の割に高いエッチング選択比を有するポリシリコン膜１０８エッチンス用スラリーを使用してＣＭＰ工程で選択的にエッチングして除去する。
【００２７】
最後に、微量の層間絶縁膜ＣＭＰ工程または柔らかい研磨を使用して研磨するバフ研磨工程を行うことにより、セルアレー領域ａと周辺回路領域ｂの層間絶縁膜１０４の微細な表面段差を除去すると、図７に図示されたように、平坦化された上部表面を有する層間絶縁膜１０４とコンタクトプラグ１１０が形成される。
【００２８】
一方、図４に図示されたように、セルアレー領域ａの高段差を有する層間絶縁膜１０４の上部表面を露出させた後、セルアレー領域ａの層間絶縁膜ＣＭＰ工程と周辺回路領域ｂのポリシリコン膜ＣＭＰ工程を交代に反復して行うことによって、図７に図示されたように、半導体基板１００全面に平坦化された上部表面を有する層間絶縁膜１０４とコンタクトプラグ１１０を形成することができる。この時、最後に行われる絶縁膜ＣＭＰ工程の代わりにバフ研磨工程を行うこともできる。この時、上述のような層間絶縁膜１０４平坦化及びコンタクトプラグ１１０形成のためのＣＭＰ工程は、少なくとも２つ以上のプラテンを有するマルチフェーズ（multi-phase）ＣＭＰ工程装備を使用して１回（one step）で行われる
。
【００２９】
例えば、マルチフェーズＣＭＰ工程装備が２つのプラテンを有する場合、第１は、ポリシリコン膜ＣＭＰ用で使用され、第２は、絶縁膜ＣＭＰ用で使用されるようにする。そしてマルチフェーズＣＭＰ工程装備が４つのプラテンを有する場合、ポリＣＭＰ−絶縁膜ＣＭＰ−ポリＣＭＰ−絶縁膜ＣＭＰ順でポリシングエッチング工程を行い、この時、同じポリＣＭＰとしても各段階に適合する別の種類のスラリーを使用してエッチング工程を行うこともできる。
【００３０】
上述のような半導体装置のコンタクトプラグ１１０形成方法は、選択的な多重ポリシングエッチングが行われることによって、各ＣＭＰ工程除去が容易で、特にポリＣＭＰの場合、選択比差による充分なＣＭＰ時間マージンを得ることができる長所がある。
【００３１】
図８乃至図１３は、本発明の他の実施形態による半導体装置のコンタクトプラグ２１０形成方法を順次的に示す断面図である。
図８を参照すると、本発明の他の実施形態による新規の半導体装置の金属配線間ビア（via）コンタクトプラグ２１０形成方法は、まず半導体基板２００上に金属配線膜パターン２０２を形成する。そして金属配線膜パターン２０２を含んで半導体基板２００上に層間絶縁膜２０４を形成する。層間絶縁膜２０４は、ＬＰＣＶＤ、或いはＰＥＣＶＤ、或いはＨＤＰなどの方法で形成されたＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、ＳｉＮ、そしてＳｉＯＮのうち、ある１つであったり、スピンコーティング（spin coating）方法で形成されたＳＯＧ及びＦＯＸ、絶縁性ポリマーのうち、ある１つであったり、絶縁膜の組合で形成された複合膜である。この時、金属配線膜パターン２０２が形成されていない領域ｄの層間絶縁膜２０４は、相対的に低段差を有するように形成される。
【００３２】
図９において、層間絶縁膜２０４をエッチングして金属配線膜パターン２０２の上部の表面が露出されるようにビア２０６を形成する。次、ビア２０６をオーバーフィルして層間絶縁膜２０４上に導電膜２０８を形成する。導電膜２０８は、Ｗ、Ｃｕ、Ａｌ等の金属膜であったり、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ等の金属化合物であったり、ポリシリコン膜のような非金属導電性物質のうち、ある１つである。ここでは、タングステン膜２０８を使用した。
【００３３】
図１０を参照すると、タングステン膜２０８をＣＭＰ工程でエッチングするが、金属膜パターン２０２が形成された領域ｃの高段差を有する層間絶縁膜２０４の上部表面が露出されるようにポリシングエッチングする。
【００３４】
タングステン膜ＣＭＰは、すでに常用化されたタングステン膜エッチング用スラリーを使用して選択的に行われ、この時、低段差部位のタングステン膜２０８の一部が残るようになる。
【００３５】
図１１において、露出された高段差部位の層間絶縁膜２０４を絶縁膜エッチング用スラリーを使用してポリシングする。この時、低段差部位の残存タングステン膜２０８がその下部の層間絶縁膜２０４に対するマスク役割を果たすため、低段差部位の層間絶縁膜２０４の損失を防止するようになる。従って、層間絶縁膜２０４形成時、その厚さを最小化させることが可能になる。
【００３６】
図１２を参照すると、低段差部位の残存タングステン膜２０８をタングステン膜エッチング用スラリーを使用して除去されるようにポリシングエッチングする。そして、層間絶縁膜２０４の上部表面を平坦化させるため少量の酸化膜ＣＭＰ乃至バフ研磨工程を行うと、図１３に図示されたように、平坦化された層間絶縁膜２０４とビアコンタクトプラグ２１０が形成される。
【００３７】
一方、高段差部位の層間絶縁膜２０４の上部表面を露出させる導電膜ＣＭＰ工程後、絶縁膜ＣＭＰを交互に反復的に行って層間絶縁膜２０４の平坦化とビアコンタクトプラグ２１０を得ることができる。この時、最後に行われる絶縁膜ＣＭＰ工程の代わりにバフ研磨工程を行うこともできる。
【００３８】
上述のような層間絶縁膜２０４平坦化及びビアコンタクトプラグ２１０形成のためのＣＭＰ工程は、上述の１実施形態のように、少なくとも２つ以上のプラテンを有するマルチフェーズＣＭＰ工程装備を使用して１回で行われる。
【００３９】
上述のような半導体装置のコンタクトプラグ２１０形成方法によれば、低段差領域の層間絶縁膜２０４の初期平坦化のためのダミーゲート電極層乃至ダミー金属配線膜パターン形成が必要なくなる。
【００４０】
【発明の効果】
本発明は、従来の半導体装置のコンタクトプラグ形成方法が導電膜と層間絶縁膜を同時にＣＭＰすることによって層間絶縁膜を厚く形成しなければならない問題点と、これによるディープコンタクトエッチングを行わなければならない問題点と、導電膜と層間絶縁膜を同時にＣＭＰすることによって、層間絶縁膜の平坦度及び均一度が低下される問題点と、導電膜と層間絶縁膜に対して選択比を有さないスラリーを開発し難いという問題点を解決したものとして、下部導電膜パターンが形成されていない低段差領域の層間絶縁膜の損失が殆どないため、層間絶縁膜の形成厚さを最小化でき、低段差領域の初期層間絶縁膜平坦化のためダミー金属配線形成による電気的特性低下が防止でき、導電膜及び層間絶縁膜を選択的にエッチングする多重ＣＭＰ工程を行うことによって層間絶縁膜及びコンタクトプラグの平坦度及び均一度を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】 従来の半導体装置のコンタクトプラグ形成方法であって、（ａ）〜（ｃ）はそれぞれ、各段階を順次的に示した断面図である。
【図２】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図３】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図４】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図５】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図６】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図７】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図８】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図９】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図１０】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図１１】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図１２】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図１３】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【符号の説明】
１０，１００，２００ 半導体基板
１２，１０２ ゲート電極層
１４，１０４，２０４ 層感絶縁膜
１６，１０６，２０６ コンタクトホール
１８，１０８，２０８ 導電膜
２０，１１０，２１０ コンタクトプラグ
２０２ 金属配線膜パターン
【発明の属する技術分野】
本発明は、半導体装置のコンタクトプラグ形成方法に関するものであり、より詳しくは、導電膜と層間絶縁膜の各々に対して選択的に行われる多重ＣＭＰ（Chemical Mechanical Polishing）工程を使用して低段差領域の層間絶縁膜損失を最小化し、優秀な平坦度及び均一度を有する層間絶縁膜を形成する半導体装置のコンタクトプラグ形成方法に関するものである。
【０００２】
【従来の技術】
図１（ａ）乃至図１（ｃ）は、従来の半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。図１（ａ）を参照すると、従来の半導体装置のコンタクトプラグ形成方法は、まずセルアレー領域ａと周辺回路領域ｂが定義された半導体基板１０のセルアレー領域ａ上にゲート電極層１２を形成する。この時、ゲート電極層１２は、ポリシリコン膜パターン１２ａ及びシリサイド膜パターン１２ｂ、そして絶縁膜スペーサ１２ｃで形成される。ゲート電極層１２を含んで半導体基板１０上に層間絶縁膜１４を形成する。この時、ゲート電極層１２が形成されていない周辺回路領域ｂの層間絶縁膜１４は、ゲート電極層１２が形成されたセルアレー領域ａの割に低段差を有するように形成される。
【０００３】
図１（ｂ）において、層間絶縁膜１４をエッチングしてゲート電極層１２の間の半導体基板１０の上部表面が露出されるようにコンタクトホール１６を形成する。コンタクトホール１６がオーバーフィル（overfill）されるように層間絶縁膜１４上にポリシリコン膜等で導電膜１８を形成する。最後に、ポリシリコン膜１８及び層間絶縁膜１４をＣＭＰ工程を使用して１回にエッチングすると、図１（ｃ）に図示されたように、層間絶縁膜１４の上部表面が平坦化されることと共にコンタクトプラグ２０が形成される。この時、ポリシリコン膜１８及び層間絶縁膜１４を１回にエッチングするためには、相互に対する選択比のなく、即ち同一のエッチング率（removal rate）を有するスラリー（slurry）を使用すべきである。しかし、実際にポリシリコン膜１８と層間絶縁膜１４に対して同一のエッチング率を有するスラリーを製造しがたく、ＣＭＰ工程のエンドポイント（end point）を調節しがたい問題点が発生される。
【０００４】
そして、ＣＭＰ工程後残るようにする層間絶縁膜１４の厚さマージンを確保するため、多くの量の絶縁膜を形成することによって、セルアレー領域ａの層間絶縁膜１４の厚さが厚く形成されてディープコンタクトエッチング（deep contact etch）工程が不可避な問題点が発生される。又多くの量のポリシリコン膜と絶縁膜を１回のＣＭＰ工程でエッチングすることによって層間絶縁膜１４に対する平坦度（planarity）及び均一度（uniformity）が非常に不良になる問題点が発生される。
【０００５】
また、低段差領域である周辺回路領域ｂにダミーゲート電極層（図示しない）を形成して初期層間絶縁膜を平坦化させ、これによって周辺回路領域ｂの層間絶縁膜１４の厚さマージンが確保されるようにできるが、ダミーゲート電極層（図示しない）の影響で素子の電気的特性が劣化される問題点が発生される。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、上述の諸般問題点を解決するため提案されたものとして、多重ＣＭＰ工程を使用して導電膜と層間絶縁膜を選択的にエッチングすることによって層間絶縁膜の厚さを減少させることができ、層間絶縁膜の平坦度及び均一度を向上させることができる半導体装置のコンタクトプラグ形成方法を提供することである。
【０００７】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体装置のコンタクトプラグ形成方法は、第１領域と第２領域を有する半導体基板の第１領域上に第１導電膜パターンを形成する段階と、第１導電膜パターンを含んで半導体基板上に層間絶縁膜を形成するが、第２領域に形成された層間絶縁膜が第１領域の割に相対的に低段差を有するように形成する段階と、層間絶縁膜をエッチングして第１領域の第１導電膜パターンの間の半導体基板乃至第１導電膜パターンの上部表面の一部が露出されるようにコンタクトホールを形成する段階と、コンタクトホールがオーバーフィルされるように層間絶縁膜上に第２導電膜を形成する段階と、第１領域の層間絶縁膜の上部表面が露出されるように第２導電膜をポリシングエッチングする段階と、第２領域に残存する第２導電膜をマスクで使用して第１領域の層間絶縁膜をポロシングエッチングするが、第２領域の第２導電膜下部の層間絶縁膜の上部表面とオーバーフィルエッチングする段階と、第１及び第２領域の第２導電膜をポリシングするが、第２領域の第２絶縁膜を完全に除去させるエッチング段階とを含む。
【０００８】
この方法の望ましい実施形態において、層間絶縁膜は、ＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、ＳｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯＸ、そして絶縁性Ｐｏｌｙｍｅｒのうち、少なくとも１つ以上で形成される。
【０００９】
この方法の望ましい実施形態において、第２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌｙ−Ｓｉのうち、ある１つである。
【００１０】
この方法の望ましい実施形態において、複数のポリシング段階は、少なくとも２つ以上のプラテン（platen）を有するポリシャを使用して順次的に１回に行われる。
【００１１】
この方法の望ましい実施形態において、半導体装置のコンタクトプラグ形成方法は、第２領域の第２導電膜を完全に除去するポリシングエッチング段階後、第１及び第２領域の層間絶縁膜表面を平坦化させるポリシング段階を含む。
【００１２】
この方法の望ましい実施形態において、半導体装置のコンタクト形成方法は、第２領域の第２導電膜を完全に除去するポリシングエッチング段階後、第１及び第２領域の層間絶縁膜をバフ研磨（buffing）する段階を含む。
【００１３】
上述の目的を達成するための本発明によると、半導体装置のコンタクトプラグ形成方法は、第１領域と第２領域を有する半導体基板の第１領域上に第１導電膜を形成する段階と、第１導電膜パターンを含んで半導体基板上に層間絶縁膜を形成するが、第２領域に形成された層間絶縁膜が前記第１領域の割に相対的に低段差を有するように形成する段階と、層間絶縁膜をエッチングして第１領域の第１導電膜パターンの間の半導体基板乃至第１導電膜パターンの上部表面の一部が露出されるようにコンタクトホールを形成する段階と、コンタクトホールがオーバーフィルされるように層間絶縁間上に第２導電膜を形成する段階と、第１領域の層間絶縁膜の上部表面が露出されるように第２導電膜をポリシングエッチングする段階と、第２領域に残存する第２導電膜をマスクで使用して第１領域の層間絶縁膜をポリシングエッチングし、第１及び第２領域の第２導電膜をポリシングエッチングすることを交代に数回反復するが、第１領域の層間絶縁膜の上部表面が第２領域の層間絶縁膜の上部表面と並べるようにエッチングする段階を含む。
【００１４】
この方法の望ましい実施形態において、層間絶縁膜は、ＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、ＳｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯＸ、そして絶縁性Ｐｏｌｙｍｅｒのうち、少なくとも１つ以上で形成される。
【００１５】
この方法の望ましい実施形態において、第２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌｙ−Ｓｉのうち、ある１つである。
【００１６】
この方法の望ましい実施形態において、複数のポリシング段階は、少なくとも２つ以上のプラテンを有するポリシャを使用して順次的に１回に行われる。
【００１７】
本発明による半導体装置のコンタクトプラグ形成方法は、層間絶縁膜の形成厚さが最小化でき、層間絶縁膜の平坦度及び均一度を向上させる。
【００１８】
【発明の実施の形態】
図４及び図５を参照すると、本発明の実施形態による新規の半導体装置のコンタクトプラグ形成方法は、半導体基板１００上に第１導電膜パターンが形成された第１領域ａと第１導電膜パターンが形成されていない第２領域ｂとを有する半導体基板１００上に第１領域ａと第２領域ｂの段差が維持されるように層間絶縁膜１０４を形成する段階と；第１領域ａの層間絶縁膜１０４をエッチングしてコンタクトホール１０６を形成する段階と；コンタクトホール１０６がオーバーフィルされるように層間絶縁膜１０４上に第２導電膜を形成する段階と；第１領域ａの層間絶縁膜１０４の上部表面が露出されるように第２導電膜をポリシングエッチングする段階と；第２領域ｂに残存する第２導電膜をマスクとして使用して第１領域ａの層間絶縁膜１０４をポリシングエッチングする際に、第２領域ｂの第２導電膜下部の層間絶縁膜１０４の上部表面と並べるようにエッチングする段階と；第１及び第２領域ａ、ｂの第２導電膜をポリシングエッチングする際に、第２領域ｂの第２導電膜を完全に除去するエッチング段階と；を含む。このような半導体装置の製造方法によって、下部導電膜パターンが形成されていない低段差領域の層間絶縁膜１０４の損失が殆どなくなるため、層間絶縁膜１０４の形成厚さを最小化でき、ダミー金属配線形成による電気的特性低下を防止でき、導電膜及び層間絶縁膜１０４を選択的にエッチングする多重ＣＭＰ工程を行うことによって、層間絶縁膜１０４の平坦度及び均一度を向上させることができる。
【００１９】
以下、図２乃至図１３を参照して本発明の実施形態をさらに詳細に説明する。
図２乃至図７は、本発明の実施形態による新規の半導体装置のコンタクトプラグ１１０形成方法を順次的に示す断面図である。
【００２０】
図２を参照すると、本発明の実施形態による新規の半導体装置のコンタクトプラグ１１０形成方法は、まずセルアレー領域ａと周辺回路領域ｂが定義された半導体基板１００のセルアレー領域ａ上にゲート電極層１０２を形成する。この時、ゲート電極層１０２は、ポリシリコン膜パターン１０２ａとポリシリコン膜パターン１０２ａ上に形成されたシリサイド膜パターン１０２ｂと、絶縁膜スペーサ１０２ｃとを含んで形成される。
【００２１】
ゲート電極層１０２を含んで半導体基板１０上に層間絶縁膜１０４を形成する。この時、層間絶縁膜１０４は、上部表面が平坦化されない状態、即ち周辺回路領域ｂの層間絶縁膜１０４がセルアレー領域ａに対して低段差を有するように形成される。層間絶縁膜１０４は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）、或いはＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）、或いはＨＤＰ（High Density Plasma）等の方法で形成されたＳｉＯ2、ＵＳＧ、ＢＰＳＧ（BoroPhoshoSilicate Glass）、ＰＳＧ（PhoshoSilicate Glass）、ＳｉＮ（Silicon Nitride）、そしてＳｉＯＮのうち、ある１つであったり、スピンコーティング（spin coating）方法で形成されたＳＯＧ（Spin On Glass）及びＦＯＸ（Flowable Oxide）、絶縁性ポリマーのうち、ある１つであったり、絶縁膜の組合で形成された複合膜である。
【００２２】
図３において、セルアレー領域ａの層間絶縁膜１０４をエッチングして各ゲート電極層１０２間の半導体基板１００の一部が露出されるようにコンタクトホール１０６を形成する。そして、コンタクトホール１０６がオーバーフィルされるように層間絶縁膜１０４上に導電膜１０８を形成する。導電膜１０８は、Ｗ、Ｃｕ、Ａｌ等の金属膜であったり、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ等の金属化合物であったり、ポリシリコン膜のような非金属導電性物質のうち、ある１つである。ここでは、ポリシリコン膜１０８を使用した。
【００２３】
図４を参照すると、ポリシリコン膜１０８をＣＭＰ工程で高段差を有するセルアレー領域ａの層間絶縁膜１０４の上部表面が露出されるように選択的にエッチングする。この時、ポリシリコン膜１０８ＣＭＰ工程は、すでに常用化されているポリシリコン膜１０８エッチング用スラリーを使用し、層間絶縁膜１０４をエッチング停止層で行われる。このようなポリシング工程で、低段差を有する周辺回路領域ｂにポリシリコン膜１０８が残ることになる。層間絶縁膜１０４をエッチング停止層で使用できるセルアレー領域ａの層間絶縁膜１０４が露出される時、摩擦力が増加されてエンドポイントが手軽く検出されるためである。
【００２４】
次に、図５において、セルアレー領域ａの層間絶縁膜１０４をＣＭＰ工程でエッチングして周辺回路領域ｂのポリシリコン膜１０８の厚さが完全に露出されるように、即ち周辺回路領域ｂの低段差を有する層間絶縁膜１０４の上部表面と並べるように（同一高さとなるように）形成する。この時、コンタクトホール１０６に充填されたポリシリコン膜１０８は、セルアレー領域ａの層間絶縁膜１０４の割に微量であるため、一緒にエッチングされて平坦化された表面を有するように形成される。
【００２５】
層間絶縁膜１０４ＣＭＰは、ポリシリコン膜１０８に対して高いエッチング選択比を有し一般的に常用化された層間絶縁膜エッチイング用スラリーを使用して行われる。この時、周辺回路領域ｂの残存ポリシリコン膜１０８がその下部の層間絶縁膜１０４をマスキング（masking）することになるので、周辺回路領域ｂの層間絶縁膜１０４は層間絶縁膜１０４ＣＭＰ工程時にエッチングされることはない。従って、従来同時ＣＭＰ工程のため使用される層間絶縁膜の厚さの割に相対的に薄い層間絶縁膜形成が可能になる。
【００２６】
続いて、図６を参照すると、周辺回路領域ｂに露出された残存ポリシリコン膜１０８を層間絶縁膜１０４の割に高いエッチング選択比を有するポリシリコン膜１０８エッチンス用スラリーを使用してＣＭＰ工程で選択的にエッチングして除去する。
【００２７】
最後に、微量の層間絶縁膜ＣＭＰ工程または柔らかい研磨を使用して研磨するバフ研磨工程を行うことにより、セルアレー領域ａと周辺回路領域ｂの層間絶縁膜１０４の微細な表面段差を除去すると、図７に図示されたように、平坦化された上部表面を有する層間絶縁膜１０４とコンタクトプラグ１１０が形成される。
【００２８】
一方、図４に図示されたように、セルアレー領域ａの高段差を有する層間絶縁膜１０４の上部表面を露出させた後、セルアレー領域ａの層間絶縁膜ＣＭＰ工程と周辺回路領域ｂのポリシリコン膜ＣＭＰ工程を交代に反復して行うことによって、図７に図示されたように、半導体基板１００全面に平坦化された上部表面を有する層間絶縁膜１０４とコンタクトプラグ１１０を形成することができる。この時、最後に行われる絶縁膜ＣＭＰ工程の代わりにバフ研磨工程を行うこともできる。この時、上述のような層間絶縁膜１０４平坦化及びコンタクトプラグ１１０形成のためのＣＭＰ工程は、少なくとも２つ以上のプラテンを有するマルチフェーズ（multi-phase）ＣＭＰ工程装備を使用して１回（one step）で行われる
。
【００２９】
例えば、マルチフェーズＣＭＰ工程装備が２つのプラテンを有する場合、第１は、ポリシリコン膜ＣＭＰ用で使用され、第２は、絶縁膜ＣＭＰ用で使用されるようにする。そしてマルチフェーズＣＭＰ工程装備が４つのプラテンを有する場合、ポリＣＭＰ−絶縁膜ＣＭＰ−ポリＣＭＰ−絶縁膜ＣＭＰ順でポリシングエッチング工程を行い、この時、同じポリＣＭＰとしても各段階に適合する別の種類のスラリーを使用してエッチング工程を行うこともできる。
【００３０】
上述のような半導体装置のコンタクトプラグ１１０形成方法は、選択的な多重ポリシングエッチングが行われることによって、各ＣＭＰ工程除去が容易で、特にポリＣＭＰの場合、選択比差による充分なＣＭＰ時間マージンを得ることができる長所がある。
【００３１】
図８乃至図１３は、本発明の他の実施形態による半導体装置のコンタクトプラグ２１０形成方法を順次的に示す断面図である。
図８を参照すると、本発明の他の実施形態による新規の半導体装置の金属配線間ビア（via）コンタクトプラグ２１０形成方法は、まず半導体基板２００上に金属配線膜パターン２０２を形成する。そして金属配線膜パターン２０２を含んで半導体基板２００上に層間絶縁膜２０４を形成する。層間絶縁膜２０４は、ＬＰＣＶＤ、或いはＰＥＣＶＤ、或いはＨＤＰなどの方法で形成されたＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、ＳｉＮ、そしてＳｉＯＮのうち、ある１つであったり、スピンコーティング（spin coating）方法で形成されたＳＯＧ及びＦＯＸ、絶縁性ポリマーのうち、ある１つであったり、絶縁膜の組合で形成された複合膜である。この時、金属配線膜パターン２０２が形成されていない領域ｄの層間絶縁膜２０４は、相対的に低段差を有するように形成される。
【００３２】
図９において、層間絶縁膜２０４をエッチングして金属配線膜パターン２０２の上部の表面が露出されるようにビア２０６を形成する。次、ビア２０６をオーバーフィルして層間絶縁膜２０４上に導電膜２０８を形成する。導電膜２０８は、Ｗ、Ｃｕ、Ａｌ等の金属膜であったり、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ等の金属化合物であったり、ポリシリコン膜のような非金属導電性物質のうち、ある１つである。ここでは、タングステン膜２０８を使用した。
【００３３】
図１０を参照すると、タングステン膜２０８をＣＭＰ工程でエッチングするが、金属膜パターン２０２が形成された領域ｃの高段差を有する層間絶縁膜２０４の上部表面が露出されるようにポリシングエッチングする。
【００３４】
タングステン膜ＣＭＰは、すでに常用化されたタングステン膜エッチング用スラリーを使用して選択的に行われ、この時、低段差部位のタングステン膜２０８の一部が残るようになる。
【００３５】
図１１において、露出された高段差部位の層間絶縁膜２０４を絶縁膜エッチング用スラリーを使用してポリシングする。この時、低段差部位の残存タングステン膜２０８がその下部の層間絶縁膜２０４に対するマスク役割を果たすため、低段差部位の層間絶縁膜２０４の損失を防止するようになる。従って、層間絶縁膜２０４形成時、その厚さを最小化させることが可能になる。
【００３６】
図１２を参照すると、低段差部位の残存タングステン膜２０８をタングステン膜エッチング用スラリーを使用して除去されるようにポリシングエッチングする。そして、層間絶縁膜２０４の上部表面を平坦化させるため少量の酸化膜ＣＭＰ乃至バフ研磨工程を行うと、図１３に図示されたように、平坦化された層間絶縁膜２０４とビアコンタクトプラグ２１０が形成される。
【００３７】
一方、高段差部位の層間絶縁膜２０４の上部表面を露出させる導電膜ＣＭＰ工程後、絶縁膜ＣＭＰを交互に反復的に行って層間絶縁膜２０４の平坦化とビアコンタクトプラグ２１０を得ることができる。この時、最後に行われる絶縁膜ＣＭＰ工程の代わりにバフ研磨工程を行うこともできる。
【００３８】
上述のような層間絶縁膜２０４平坦化及びビアコンタクトプラグ２１０形成のためのＣＭＰ工程は、上述の１実施形態のように、少なくとも２つ以上のプラテンを有するマルチフェーズＣＭＰ工程装備を使用して１回で行われる。
【００３９】
上述のような半導体装置のコンタクトプラグ２１０形成方法によれば、低段差領域の層間絶縁膜２０４の初期平坦化のためのダミーゲート電極層乃至ダミー金属配線膜パターン形成が必要なくなる。
【００４０】
【発明の効果】
本発明は、従来の半導体装置のコンタクトプラグ形成方法が導電膜と層間絶縁膜を同時にＣＭＰすることによって層間絶縁膜を厚く形成しなければならない問題点と、これによるディープコンタクトエッチングを行わなければならない問題点と、導電膜と層間絶縁膜を同時にＣＭＰすることによって、層間絶縁膜の平坦度及び均一度が低下される問題点と、導電膜と層間絶縁膜に対して選択比を有さないスラリーを開発し難いという問題点を解決したものとして、下部導電膜パターンが形成されていない低段差領域の層間絶縁膜の損失が殆どないため、層間絶縁膜の形成厚さを最小化でき、低段差領域の初期層間絶縁膜平坦化のためダミー金属配線形成による電気的特性低下が防止でき、導電膜及び層間絶縁膜を選択的にエッチングする多重ＣＭＰ工程を行うことによって層間絶縁膜及びコンタクトプラグの平坦度及び均一度を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】 従来の半導体装置のコンタクトプラグ形成方法であって、（ａ）〜（ｃ）はそれぞれ、各段階を順次的に示した断面図である。
【図２】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図３】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図４】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図５】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図６】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図７】 本発明の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図８】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図９】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図１０】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図１１】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図１２】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【図１３】 本発明の他の実施形態による半導体装置のコンタクトプラグ形成方法を順次的に示す断面図である。
【符号の説明】
１０，１００，２００ 半導体基板
１２，１０２ ゲート電極層
１４，１０４，２０４ 層感絶縁膜
１６，１０６，２０６ コンタクトホール
１８，１０８，２０８ 導電膜
２０，１１０，２１０ コンタクトプラグ
２０２ 金属配線膜パターン
Claims (10)
- 第１領域と第２領域を有する半導体基板の前記第１領域上に第１導電膜パターンを形成する段階と、
前記第１導電膜パターンを含んで前記半導体基板上に層間絶縁膜を形成するが、前記第２領域に形成された層間絶縁膜が前記第１領域の割に相対的に低段差を有するように形成する段階と、
前記層間絶縁膜をエッチングして第１領域の前記第１導電膜パターンの間の半導体基板乃至前記第１導電膜パターンの上部表面の一部が露出されるようにコンタクトホールを形成する段階と、
前記コンタクトホールがオーバーフィルされるように前記層間絶縁膜上に第２導電膜を形成する段階と、
前記第１領域の層間絶縁膜の上部表面が露出されるように前記第２導電膜をポリシングエッチングする段階と、
前記第２領域に残存する第２導電膜をマスクで使用して前記第１領域の層間絶縁膜をポリシングエッチングするが、前記第２領域の前記第２導電膜下部の層間絶縁膜の上部表面と並べるようにエッチングする段階と、
前記第１及び第２領域の第２導電膜をポリシングするが、前記第２領域の第２導電膜を完全に除去させるエッチング段階とを含むことを特徴とする半導体装置のコンタクトプラグ形成方法。 - 前記層間絶縁膜は、ＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、ＳｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯＸ、そして絶縁性ポリマーのうち、少なくとも１つ以上で形成されることを特徴とする請求項１に記載の半導体装置のコンタクトプラグ形成方法。
- 前記第２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌｙ−Ｓｉのうち、ある１つであることを特徴とする請求項１に記載の半導体装置のコンタクトプラグ形成方法。
- 前記複数のポリシング段階は、少なくとも２つ以上のプラテンを有するポリシャを使用して順次的に１回に行われることを特徴とする請求項１に記載の半導体装置のコンタクトプラグ形成方法。
- 前記半導体装置のコンタクトプラグ形成方法は、前記第２領域の第２導電膜を完全に除去するポリシングエッチング段階後、第１及び第２領域の層間絶縁膜表面を平坦化させるポリシング段階を含むことを特徴とする請求項１に記載の半導体装置のコンタクトプラグ形成方法。
- 前記半導体装置のコンタクトプラグ形成方法は、前記第２領域の第２導電膜を完全に除去するポリシングエッチング段階後、第１及び第２領域の層間絶縁膜をバフ研磨する段階を含むことを特徴とする請求項１に記載の半導体装置のコンタクトプラグ形成方法。
- 第１領域と第２領域を有する半導体基板の前記第１領域上に第１導電膜パターンを形成する段階と、
前記第１導電膜パターンを含んで前記半導体基板上に層間絶縁膜を形成するが、前記第２領域に形成された層間絶縁膜が前記第１領域の割に相対的に低段差を有するように形成する段階と、
前記層間絶縁膜をエッチングして前記第１領域の前記第１導電膜パターンの間の半導体基板乃至前記第１導電膜パターンの上部表面の一部が露出されるようにコンタクトホールを形成する段階と、
前記コンタクトホールがオーバーフィルされるように前記層間絶縁膜上に第２導電膜を形成する段階と、
前記第１領域の層間絶縁膜の上部表面が露出されるように前記第２導電膜をポリシングエッチングする段階と、
前記第２領域に残存する第２導電膜をマスクで使用して前記第１領域の層間絶縁膜をポリシングエッチングし、前記第１及び第２領域の第２導電膜をポリシングエッチングすることを交代に数回反復するが、前記第１領域の層間絶縁膜の上部表面が前記第２領域の層間絶縁膜の上部表面と並べるようにエッチングする段階とを含むことを特徴とする半導体装置のコンタクトプラグ形成方法。 - 前記層間絶縁膜は、ＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、ＳｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯＸ、そして絶縁性ポリマーのうち、少なくとも１つ以上で形成されることを特徴とする請求項７に記載の半導体装置のコンタクトプラグ形成方法。
- 前記第２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌｙ−Ｓｉのうち、ある１つであることを特徴とする請求項７に記載の半導体装置のコンタクトプラグ形成方法。
- 前記複数のポリシング段階は、少なくとも２つ以上のプラテンを有するポリシャを使用して順次的に１回に行われることを特徴とする請求項７に記載の半導体装置のコンタクトプラグ形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046200A KR100256056B1 (ko) | 1997-09-08 | 1997-09-08 | 반도체 장치의 콘택 플러그 형성 방법 |
| KR199746200 | 1997-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150116A JPH11150116A (ja) | 1999-06-02 |
| JP3946880B2 true JP3946880B2 (ja) | 2007-07-18 |
Family
ID=19520996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25432298A Expired - Fee Related JP3946880B2 (ja) | 1997-09-08 | 1998-09-08 | 半導体装置のコンタクトプラグ形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6117766A (ja) |
| JP (1) | JP3946880B2 (ja) |
| KR (1) | KR100256056B1 (ja) |
| CN (1) | CN1100343C (ja) |
| TW (1) | TW388965B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW521316B (en) * | 2000-11-09 | 2003-02-21 | Macronix Int Co Ltd | Manufacturing method for reducing critical dimensions |
| DE10059836A1 (de) * | 2000-12-01 | 2002-06-13 | Infineon Technologies Ag | Verfahren zur Strukturierung dielektrischer Schichten |
| US6355563B1 (en) * | 2001-03-05 | 2002-03-12 | Chartered Semiconductor Manufacturing Ltd. | Versatile copper-wiring layout design with low-k dielectric integration |
| KR100560307B1 (ko) * | 2002-12-30 | 2006-03-14 | 동부아남반도체 주식회사 | 반도체 소자 제조방법 |
| KR100513798B1 (ko) * | 2003-06-30 | 2005-09-13 | 주식회사 하이닉스반도체 | 유동성 절연막의 평탄화 특성을 개선한 반도체 소자의제조방법 |
| JP2005032769A (ja) * | 2003-07-07 | 2005-02-03 | Seiko Epson Corp | 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法 |
| US7105908B2 (en) * | 2003-09-05 | 2006-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM cell having stepped boundary regions and methods of fabrication |
| KR101073123B1 (ko) * | 2003-12-18 | 2011-10-12 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| US7582556B2 (en) * | 2005-06-24 | 2009-09-01 | Megica Corporation | Circuitry component and method for forming the same |
| KR100716907B1 (ko) * | 2005-12-16 | 2007-05-10 | 동부일렉트로닉스 주식회사 | 반도체 소자의 패드 구조 및 그 형성 방법 |
| CN101459124B (zh) * | 2007-12-13 | 2011-03-23 | 中芯国际集成电路制造(上海)有限公司 | 化学机械研磨方法及晶片清洗方法 |
| CN103885281B (zh) * | 2014-03-06 | 2018-03-06 | 京东方科技集团股份有限公司 | 一种光屏障基板的制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5026666A (en) * | 1989-12-28 | 1991-06-25 | At&T Bell Laboratories | Method of making integrated circuits having a planarized dielectric |
| KR100243272B1 (ko) * | 1996-12-20 | 2000-03-02 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
| US5963837A (en) * | 1997-04-30 | 1999-10-05 | Siemens Aktiengesellschaft | Method of planarizing the semiconductor structure |
-
1997
- 1997-09-08 KR KR1019970046200A patent/KR100256056B1/ko not_active IP Right Cessation
-
1998
- 1998-08-05 TW TW087112871A patent/TW388965B/zh not_active IP Right Cessation
- 1998-09-08 JP JP25432298A patent/JP3946880B2/ja not_active Expired - Fee Related
- 1998-09-08 US US09/149,485 patent/US6117766A/en not_active Expired - Lifetime
- 1998-09-08 CN CN98117491A patent/CN1100343C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990024830A (ko) | 1999-04-06 |
| TW388965B (en) | 2000-05-01 |
| JPH11150116A (ja) | 1999-06-02 |
| CN1100343C (zh) | 2003-01-29 |
| KR100256056B1 (ko) | 2000-05-01 |
| CN1211066A (zh) | 1999-03-17 |
| US6117766A (en) | 2000-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5923993A (en) | Method for fabricating dishing free shallow isolation trenches | |
| JP2702398B2 (ja) | 半導体構造物上に平坦な表面を形成する方法 | |
| US5302233A (en) | Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP) | |
| JP2874486B2 (ja) | ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法 | |
| JPH10173043A (ja) | 半導体素子のコンタクトプラグ形成方法 | |
| JPH0799237A (ja) | 集積回路の製造方法 | |
| US5792707A (en) | Global planarization method for inter level dielectric layers of integrated circuits | |
| JP3946880B2 (ja) | 半導体装置のコンタクトプラグ形成方法 | |
| US5960310A (en) | Polishing methods for forming a contact plug | |
| US6436611B1 (en) | Trench isolation method for semiconductor integrated circuit | |
| US6335287B1 (en) | Method of forming trench isolation regions | |
| KR100350111B1 (ko) | 반도체 장치의 배선 및 이의 제조 방법 | |
| JP3302142B2 (ja) | 半導体装置の製造方法 | |
| US6964598B1 (en) | Polishing apparatus and method for forming an integrated circuit | |
| KR100726746B1 (ko) | 반도체 장치의 제조 방법 | |
| KR20060091191A (ko) | 희생막을 이용한 반도체 소자의 형성방법들 | |
| US6443809B1 (en) | Polishing apparatus and method for forming an integrated circuit | |
| US5840623A (en) | Efficient and economical method of planarization of multilevel metallization structures in integrated circuits using CMP | |
| JP3311486B2 (ja) | 集積回路平坦化方法 | |
| JP3257511B2 (ja) | ポリッシュ工程を備えた半導体装置の製造方法 | |
| US6303484B1 (en) | Method of manufacturing dummy pattern | |
| KR0177396B1 (ko) | 반도체 디바이스의 표면 평탄화 방법 | |
| KR100390838B1 (ko) | 반도체 소자의 랜딩 플러그 콘택 형성방법 | |
| JPH10125681A (ja) | 半導体装置の製造方法 | |
| JPH0758104A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050916 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |