JPH0758104A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0758104A JPH0758104A JP16183393A JP16183393A JPH0758104A JP H0758104 A JPH0758104 A JP H0758104A JP 16183393 A JP16183393 A JP 16183393A JP 16183393 A JP16183393 A JP 16183393A JP H0758104 A JPH0758104 A JP H0758104A
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Abstract
(57)【要約】
【目的】 チップレベルでの平坦化を確実に実施するこ
とにある。 【構成】 まず、基板１上に配線パターン２を形成した
後（図１（ａ））、配線パターン２の高さよりも厚くＰ
−ＴＥＯＳによる絶縁膜３を成膜する（図１（ｂ））。
このように厚く成膜することにより、膜中にボイド４が
形成される。次いで、絶縁膜３の上層部にメカノケミカ
ルポリシング（ＣＭＰ）を施し、研磨表面に、局所的な
溝部４´を表出させる（図１（ｃ））。次いで、この表
面にＯ3 −ＴＥＯＳを薄く成膜する。このＯ3 −ＴＥＯ
Ｓは、局所的な埋め込み性を有しており、溝部４´の内
部にＯ3 −ＴＥＯＳ５が埋め込まれ、表面が平坦化され
る。
とにある。 【構成】 まず、基板１上に配線パターン２を形成した
後（図１（ａ））、配線パターン２の高さよりも厚くＰ
−ＴＥＯＳによる絶縁膜３を成膜する（図１（ｂ））。
このように厚く成膜することにより、膜中にボイド４が
形成される。次いで、絶縁膜３の上層部にメカノケミカ
ルポリシング（ＣＭＰ）を施し、研磨表面に、局所的な
溝部４´を表出させる（図１（ｃ））。次いで、この表
面にＯ3 −ＴＥＯＳを薄く成膜する。このＯ3 −ＴＥＯ
Ｓは、局所的な埋め込み性を有しており、溝部４´の内
部にＯ3 −ＴＥＯＳ５が埋め込まれ、表面が平坦化され
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、多層配線構造における平坦化技術に関す
るものである。
に関し、特に、多層配線構造における平坦化技術に関す
るものである。
【０００２】
【従来の技術】集積度の向上が要求されるデバイスで
は、配線の微細化、多層化が行われるが、この場合、微
細な配線間に絶縁膜を埋め込み、平坦な層間絶縁膜を形
成する技術が必要となる。配線層間膜を平坦化する一般
的な方法としては、まず、配線上にＣＶＤ膜を形成した
後、その上にＳＯＧ膜を厚く形成し、ＳＯＧ膜とその下
のＣＶＤ膜の双方をエッチバックして平坦化した後、Ｃ
ＶＤ絶縁膜を形成するＳＯＧエッチバック法が知られて
いる。
は、配線の微細化、多層化が行われるが、この場合、微
細な配線間に絶縁膜を埋め込み、平坦な層間絶縁膜を形
成する技術が必要となる。配線層間膜を平坦化する一般
的な方法としては、まず、配線上にＣＶＤ膜を形成した
後、その上にＳＯＧ膜を厚く形成し、ＳＯＧ膜とその下
のＣＶＤ膜の双方をエッチバックして平坦化した後、Ｃ
ＶＤ絶縁膜を形成するＳＯＧエッチバック法が知られて
いる。
【０００３】また、近年、このようなＳＯＧ膜を使用せ
ずに、チップレベルでの平坦化を行う方法として、ＣＭ
Ｐ法（化学的機械研磨法）が注目を集めている。
ずに、チップレベルでの平坦化を行う方法として、ＣＭ
Ｐ法（化学的機械研磨法）が注目を集めている。
【０００４】
【発明が解決しようとする課題】このようなＳＯＧエッ
チバック法、ＣＭＰ法などの平坦化方法では、絶縁膜を
エッチングする前に、所定の膜厚に絶縁膜を形成するこ
とが必要となる。しかし、配線の微細化に伴い、配線間
隔が狭くなってアスペクト比が増大すると、成膜時にボ
イドが発生するなど、その後の配線工程で不良が発生す
る場合が多くなる欠点があった。このため、最近では、
ＳＯＧ膜にかわって、エッチバック前に形成する絶縁膜
に、自己埋め込み特性を持つＯ3 −ＴＥＯＳなどを使用
する場合が多い。
チバック法、ＣＭＰ法などの平坦化方法では、絶縁膜を
エッチングする前に、所定の膜厚に絶縁膜を形成するこ
とが必要となる。しかし、配線の微細化に伴い、配線間
隔が狭くなってアスペクト比が増大すると、成膜時にボ
イドが発生するなど、その後の配線工程で不良が発生す
る場合が多くなる欠点があった。このため、最近では、
ＳＯＧ膜にかわって、エッチバック前に形成する絶縁膜
に、自己埋め込み特性を持つＯ3 −ＴＥＯＳなどを使用
する場合が多い。
【０００５】しかし、このＯ3 −ＴＥＯＳなどは成膜レ
ートが遅いため、厚い膜を形成する場合には、スループ
ットが低下するという問題があった。また、このＯ3 −
ＴＥＯＳなどを用いて、配線パターンよりも厚く成膜し
た場合には、膜質が弱いために、クラックが入り易くな
るなどの欠点もあった。
ートが遅いため、厚い膜を形成する場合には、スループ
ットが低下するという問題があった。また、このＯ3 −
ＴＥＯＳなどを用いて、配線パターンよりも厚く成膜し
た場合には、膜質が弱いために、クラックが入り易くな
るなどの欠点もあった。
【０００６】本発明は、このような課題を解決すべくな
されたものであり、その目的は、チップレベルでの平坦
化を確実に実施できる半導体装置の製造方法を提供する
ことにある。
されたものであり、その目的は、チップレベルでの平坦
化を確実に実施できる半導体装置の製造方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】そこで、本発明にかかる
半導体装置の製造方法は、第１工程として、配線パター
ンが形成された半導体基板上に、この配線パターンの高
さよりも厚く第１絶縁膜を形成する。次に第２工程とし
て、形成した第１絶縁膜の上層部をメカノケミカルポリ
シングによって除去することにより、この第１絶縁膜中
に存在するボイドによって形成される局所溝部を表出さ
せる。次に、第３工程として、第２工程を経た第１絶縁
膜上に、この局所溝部に対して埋め込み性を有する第２
絶縁膜を用いて、この表面に薄く成膜し、平坦化する工
程を含むことを特徴とする。
半導体装置の製造方法は、第１工程として、配線パター
ンが形成された半導体基板上に、この配線パターンの高
さよりも厚く第１絶縁膜を形成する。次に第２工程とし
て、形成した第１絶縁膜の上層部をメカノケミカルポリ
シングによって除去することにより、この第１絶縁膜中
に存在するボイドによって形成される局所溝部を表出さ
せる。次に、第３工程として、第２工程を経た第１絶縁
膜上に、この局所溝部に対して埋め込み性を有する第２
絶縁膜を用いて、この表面に薄く成膜し、平坦化する工
程を含むことを特徴とする。
【０００８】また、この第２絶縁膜は、Ｏ3 −ＴＥＯＳ
を用いて成膜することが望ましい。
を用いて成膜することが望ましい。
【０００９】なお、「ＴＥＯＳ」は、Ｓｉ（ＯＣ
2 Ｈ5 ）4 の略称である。
2 Ｈ5 ）4 の略称である。
【００１０】
【作用】基板上に第１絶縁膜を厚く堆積させると、段差
アスペクト比が大きい箇所において、ボイドが形成され
てしまう場合が多い。本発明では、いわばこのボイドを
積極的に形成すべく、この第１絶縁膜を厚く成膜するこ
とを特徴としている。このボイドは、絶縁膜を厚く堆積
させることによって、その一部が、配線パターンにかか
るような位置に形成される（図１（ｂ）参照）。そこ
で、メカノケミカルポリシングによって、この第１絶縁
膜の上層部を削り取ると、この第１絶縁膜中のボイド
（或いはそれに近い状態の空隙部）が、この削り取られ
た第１絶縁膜の表面に局所溝部として現れる。そこで、
第１絶縁膜上に、Ｏ3 −ＴＥＯＳなどの第２絶縁膜を薄
く成膜すると、局所的な溝部に対しても良好な埋め込み
性を示すため、前述した局所溝部は、第２絶縁膜で充填
され表面が平坦化される。また、この第２絶縁膜は、こ
のような局所的な溝部のみを埋め込むために用いるた
め、必要最小限の厚さに成膜すれば良く、従来のように
厚く成膜することによって生じる欠点が回避される。
アスペクト比が大きい箇所において、ボイドが形成され
てしまう場合が多い。本発明では、いわばこのボイドを
積極的に形成すべく、この第１絶縁膜を厚く成膜するこ
とを特徴としている。このボイドは、絶縁膜を厚く堆積
させることによって、その一部が、配線パターンにかか
るような位置に形成される（図１（ｂ）参照）。そこ
で、メカノケミカルポリシングによって、この第１絶縁
膜の上層部を削り取ると、この第１絶縁膜中のボイド
（或いはそれに近い状態の空隙部）が、この削り取られ
た第１絶縁膜の表面に局所溝部として現れる。そこで、
第１絶縁膜上に、Ｏ3 −ＴＥＯＳなどの第２絶縁膜を薄
く成膜すると、局所的な溝部に対しても良好な埋め込み
性を示すため、前述した局所溝部は、第２絶縁膜で充填
され表面が平坦化される。また、この第２絶縁膜は、こ
のような局所的な溝部のみを埋め込むために用いるた
め、必要最小限の厚さに成膜すれば良く、従来のように
厚く成膜することによって生じる欠点が回避される。
【００１１】
【実施例】以下、本発明の実施例を添付図面に基づき、
工程順に説明する。
工程順に説明する。
【００１２】まず、図１（ａ）に示すように、基板１上
に、Ａｌ膜などを堆積させた後、選択的にエッチングを
施し、配線パターン２を形成する。この配線パターン２
の高さは１．０μｍに形成し、また、隣接する配線同士
の間隔を、最小で０．７μｍに設定している。
に、Ａｌ膜などを堆積させた後、選択的にエッチングを
施し、配線パターン２を形成する。この配線パターン２
の高さは１．０μｍに形成し、また、隣接する配線同士
の間隔を、最小で０．７μｍに設定している。
【００１３】次に、図１（ｂ）に示すように、この上に
Ｐ（プラズマ）−ＴＥＯＳによる絶縁膜３を成膜する。
具体的には、ＴＥＯＳとＯ2 との混合ガスを、プラズマ
にさらすことにより成膜する。また、この絶縁膜３は、
配線パターン２の高さよりも厚く形成する必要があり、
この場合の膜厚は、１．４μｍとした。この時、配線間
隔が１．４μｍ以上の箇所では、絶縁膜３がＡｌ配線２
の高さよりも厚く形成される。配線間隔が１．４μｍ以
下の箇所では、段差アスペクト比が大きいため、図示し
たようなボイド４が形成されたり、或いは、オーバーハ
ング形状になるなど、この絶縁膜３がＡｌ配線２の高さ
よりも薄く形成される部分が存在する。
Ｐ（プラズマ）−ＴＥＯＳによる絶縁膜３を成膜する。
具体的には、ＴＥＯＳとＯ2 との混合ガスを、プラズマ
にさらすことにより成膜する。また、この絶縁膜３は、
配線パターン２の高さよりも厚く形成する必要があり、
この場合の膜厚は、１．４μｍとした。この時、配線間
隔が１．４μｍ以上の箇所では、絶縁膜３がＡｌ配線２
の高さよりも厚く形成される。配線間隔が１．４μｍ以
下の箇所では、段差アスペクト比が大きいため、図示し
たようなボイド４が形成されたり、或いは、オーバーハ
ング形状になるなど、この絶縁膜３がＡｌ配線２の高さ
よりも薄く形成される部分が存在する。
【００１４】なお、このボイド４の溝幅は、全てのボイ
ドでほぼ等しく０．２μｍ程度である。この理由は、主
に、このボイドが形成されるプロセスにある。すなわ
ち、配線同士の間に絶縁膜３が堆積する過程では、初期
の段階においては、この各配線の側部に沿って徐々に堆
積していく。そして厚さ方向に徐々に堆積していき、次
第に上部が閉塞して、図示したようなボイド４が形成さ
れる。このボイドの形成プロセスは、配線同士の間隔に
よらず同様であり、隣接する配線同士の間隔の大小に応
じて、ボイド４が形成される高さが上下に変動するのみ
である。
ドでほぼ等しく０．２μｍ程度である。この理由は、主
に、このボイドが形成されるプロセスにある。すなわ
ち、配線同士の間に絶縁膜３が堆積する過程では、初期
の段階においては、この各配線の側部に沿って徐々に堆
積していく。そして厚さ方向に徐々に堆積していき、次
第に上部が閉塞して、図示したようなボイド４が形成さ
れる。このボイドの形成プロセスは、配線同士の間隔に
よらず同様であり、隣接する配線同士の間隔の大小に応
じて、ボイド４が形成される高さが上下に変動するのみ
である。
【００１５】次に、図１（ｃ）に示すように、絶縁膜３
が配線パターン２の上に０．２μｍ程度の膜厚で残存す
るように、この絶縁膜３の上層部にメカノケミカルポリ
シング（ＣＭＰ）を施し、絶縁膜３の表面から１．２μ
ｍ程度をエッチバックし除去する。この際、研磨液には
シリカゾルコロイダル水溶液を用い、ウエハポリッシャ
ーを使ってポリシングを実施する。このポリシングによ
って、配線段差のアスペクト比が大きな箇所以外は、段
差なく平坦化される。また、配線のアスペクト比が大き
な箇所は、前述したボイド４やそれに近い形状の空隙部
が形成されおり、このポリシングによって、局所的な溝
部４´が表面に現れる。この溝部４´の溝幅は、前述し
たように、配線同士の間隔によらず、ほぼ一定となって
いる。
が配線パターン２の上に０．２μｍ程度の膜厚で残存す
るように、この絶縁膜３の上層部にメカノケミカルポリ
シング（ＣＭＰ）を施し、絶縁膜３の表面から１．２μ
ｍ程度をエッチバックし除去する。この際、研磨液には
シリカゾルコロイダル水溶液を用い、ウエハポリッシャ
ーを使ってポリシングを実施する。このポリシングによ
って、配線段差のアスペクト比が大きな箇所以外は、段
差なく平坦化される。また、配線のアスペクト比が大き
な箇所は、前述したボイド４やそれに近い形状の空隙部
が形成されおり、このポリシングによって、局所的な溝
部４´が表面に現れる。この溝部４´の溝幅は、前述し
たように、配線同士の間隔によらず、ほぼ一定となって
いる。
【００１６】次に、ＴＥＯＳとＯ3 とを反応させること
により、この表面に、膜厚０．４μｍ程度に薄く、Ｏ3
−ＴＥＯＳ５を成膜する（図２（ｄ））。このＯ3 −Ｔ
ＥＯＳ５は、局所的な埋め込み性を有しており、溝部４
´の内部はＯ3 −ＴＥＯＳ５で埋め込まれ、その成膜表
面は、図示したように平坦化される。このＯ3 −ＴＥＯ
Ｓ５は、このような局所的な溝部４´のみを埋め込むた
めに成膜するものであり、溝部４´が埋め込まれる程度
の必要最小限の厚さに成膜すれば良い。以上で平坦化工
程は終了し、この上層部に新たな配線層等を形成してい
く。
により、この表面に、膜厚０．４μｍ程度に薄く、Ｏ3
−ＴＥＯＳ５を成膜する（図２（ｄ））。このＯ3 −Ｔ
ＥＯＳ５は、局所的な埋め込み性を有しており、溝部４
´の内部はＯ3 −ＴＥＯＳ５で埋め込まれ、その成膜表
面は、図示したように平坦化される。このＯ3 −ＴＥＯ
Ｓ５は、このような局所的な溝部４´のみを埋め込むた
めに成膜するものであり、溝部４´が埋め込まれる程度
の必要最小限の厚さに成膜すれば良い。以上で平坦化工
程は終了し、この上層部に新たな配線層等を形成してい
く。
【００１７】なお、本実施例では、Ｐ−ＴＥＯＳを用い
て絶縁膜３を形成する例を示したが、特に限定するもの
ではなく、コンフォーマルな形状を示すものであればよ
い。
て絶縁膜３を形成する例を示したが、特に限定するもの
ではなく、コンフォーマルな形状を示すものであればよ
い。
【００１８】また、溝部４´に対して埋め込み性を有す
る絶縁膜として、Ｏ3 −ＴＥＯＳ５を例示したが、この
他にも、Ｏ3 −ＨＭＤＳなどを用いることが可能であ
る。
る絶縁膜として、Ｏ3 −ＴＥＯＳ５を例示したが、この
他にも、Ｏ3 −ＨＭＤＳなどを用いることが可能であ
る。
【００１９】
【発明の効果】以上説明したように、本発明にかかる半
導体装置の製造方法では、まず、ボイドが形成されるこ
とを前提として第１絶縁膜を厚く形成した後、この上層
部を削り取り、この表面に現れる局所溝部に対して、埋
め込み性を有する第２絶縁膜を成膜することとした。
導体装置の製造方法では、まず、ボイドが形成されるこ
とを前提として第１絶縁膜を厚く形成した後、この上層
部を削り取り、この表面に現れる局所溝部に対して、埋
め込み性を有する第２絶縁膜を成膜することとした。
【００２０】従って、この第２絶縁膜を、表出した局所
溝部のみを埋め込むために利用するので、薄く成膜すれ
ばよく、従来埋め込み性のある膜に特徴的な厚く成膜す
ることによって生じていたクラックが入り易いなどの欠
点を解消することができる。また、膜厚が薄いため、短
時間で成膜できることとなり、チップレベルでの平坦化
を効率的に実施することが可能となる。
溝部のみを埋め込むために利用するので、薄く成膜すれ
ばよく、従来埋め込み性のある膜に特徴的な厚く成膜す
ることによって生じていたクラックが入り易いなどの欠
点を解消することができる。また、膜厚が薄いため、短
時間で成膜できることとなり、チップレベルでの平坦化
を効率的に実施することが可能となる。
【００２１】また、第２絶縁膜としてＯ3 −ＴＥＯＳを
用いた場合には、配線の凹凸パターンに依存せず、ほぼ
一定の厚さに成膜できるので、平坦化を容易に実施でき
るなどの効果を奏するものである。
用いた場合には、配線の凹凸パターンに依存せず、ほぼ
一定の厚さに成膜できるので、平坦化を容易に実施でき
るなどの効果を奏するものである。
【図１】（ａ）〜（ｃ）は、本実施例にかかる平坦化工
程を順に示す工程図である。
程を順に示す工程図である。
【図２】（ｄ）は、図１に続く平坦化工程を示す工程図
である。
である。
１…基板（半導体基板）、２…配線パターン、３…Ｐ−
ＴＥＯＳ（第１絶縁膜）、４…ボイド、４´…溝部（局
所溝部）、５…Ｏ3 −ＴＥＯＳ（第２絶縁膜）。
ＴＥＯＳ（第１絶縁膜）、４…ボイド、４´…溝部（局
所溝部）、５…Ｏ3 −ＴＥＯＳ（第２絶縁膜）。
Claims (2)
- 【請求項１】 配線パターンが形成された半導体基板上
に、この配線パターンの高さよりも厚く第１絶縁膜を形
成する第１工程と、 形成した前記第１絶縁膜の上層部をメカノケミカルポリ
シングによって除去することにより、この第１絶縁膜中
に存在するボイドによって形成される局所溝部を表出さ
せる第２工程と、 第２工程を経た前記絶縁膜上に、前記局所溝部に対して
埋め込み性を有する第２絶縁膜を成膜することにより、
この表面を平坦化する第３工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２絶縁膜は、Ｏ3 −ＴＥＯＳによ
って成膜したことを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16183393A JPH0758104A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16183393A JPH0758104A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758104A true JPH0758104A (ja) | 1995-03-03 |
Family
ID=15742798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16183393A Pending JPH0758104A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758104A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09134895A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 半導体装置の製造方法 |
| US5747382A (en) * | 1996-09-24 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-step planarization process using chemical-mechanical polishing and reactive-ion-etching |
| CN1310294C (zh) * | 2003-11-03 | 2007-04-11 | 旺宏电子股份有限公司 | 填充间隙的方法与浅沟渠隔离结构的制造方法 |
| JP5018771B2 (ja) * | 2006-03-30 | 2012-09-05 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| CN110911292A (zh) * | 2019-12-02 | 2020-03-24 | 武汉新芯集成电路制造有限公司 | 一种半导体的制造方法 |
-
1993
- 1993-06-30 JP JP16183393A patent/JPH0758104A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09134895A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 半導体装置の製造方法 |
| US5698467A (en) * | 1995-11-10 | 1997-12-16 | Nec Corporation | Method of manufacturing an insulation layer having a flat surface |
| US5747382A (en) * | 1996-09-24 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-step planarization process using chemical-mechanical polishing and reactive-ion-etching |
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| CN110911292A (zh) * | 2019-12-02 | 2020-03-24 | 武汉新芯集成电路制造有限公司 | 一种半导体的制造方法 |
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