KR100432774B1 - 평탄화된표면을갖는반도체층구조제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 47
- 238000005498 polishing Methods 0.000 claims abstract description 15
- 239000000126 substance Substances 0.000 claims abstract description 11
- 230000008021 deposition Effects 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 11
- 238000000407 epitaxy Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000007787 solid Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 239000000945 filler Substances 0.000 description 4
- 230000001788 irregular Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000004922 lacquer Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229920000742 Cotton Polymers 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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Abstract
본 발명은 반도체 관한 것으로, 특히 평탄화된 표면을 갖는 반도체 층 구조를 제조하기 위한 방법과 쌍극성 트랜지스터 및 DRAM 제조에서 그 용도에 관한 것이다.
절연층은 최대 스텝 높이까지 엘리베이션을 갖는 반도체 층 구조의 표면으로 인가된다. 상기 절연층의 두께는 최대 스텝 높이 보다 더 크다. 상기 절연층은 상기 엘리베이션의 에지 영역에서 필수적인 측면 공간을 갖는 불규칙부를 갖도록 구성된다. 상기 불균일성은 화학 기계 폴리싱 및 평탄화 물질의 증착, 플로잉 및 에치백에 의해 평탄화된다.
Description
본 발명은 반도체에 관한 것으로, 특히 평탄화된 표면을 갖는 반도체 층 구조물을 제조하기 위한 방법과 쌍극성 트랜지스터 및 DRAM 제조에서 그 용도에 관한 것이다.
반도체 층 구조물의 표면 평탄화는 미세전자 회로 구조가 소형화되어가고 다층 배선을 더 사용함에 따라 점점 더 중요해지고 있다. 서브 마이크로미터(sub-㎛) 리소그라피(lithography)에서 감소된 포커스 깊이는 모든 프로세스가 종료된 후 반도체 층 구조 표면의 광범위한 평탄화를 요구한다. 이러한 리소그라피 문제와 별개로, 프로세스를 진행시키는 동안 반도체 층 구조물의 표면 평탄화는 바람직하다.왜냐하면 모서리 및 에지에서 래커(lacquer) 또는 다른 잉여 물질의 부착이 방지되기 때문이다.
표면에서 평탄화가 특정 구조물의 크기로만 만족될때 "로컬 평탄화(local planarization)"라는 용어가 공통으로 사용된다. 상기 평탄화가 반도체 층 구조의 전체 표면의 전체 구조물에 대해 만족될때, 사용되는 용어는 "글로벌 평탄화(global planarization)"이다.
반도체 층 구조물의 표면 평탄화를 위해, 플로잉(flowing)에 의해 표면의 불규칙부를 보상하는 평탄화 층을 도포하는 것이 공지되어 있다(예를들면, 에이. 네기 등의 1991년 1월 솔리드 스테이트 테크놀로지 제 53 내지 56면 참조). 상기 평탄화층을 일반적으로 절연층위에 특히 중간 산화물 층(intermediate oxide layer) 또는 패시베이션 층위에 도포된다. 상기 반도체 층 구조물의 표면은 상기 평탄화 층을 에치 백(eteh back)하는 다음 프로세스 단계를 위해 준비된다. 따라서 상기 평탄화 층은 상기 절연층의 표면이 가장 높은 구조물의 영역에서 노출될 정도로 최대로 에치백 된다. 그러나, 이러한 최고점을 갖는 구조물들 사이의 공간은 평탄화 층의 물질로 채워져 있게 된다.
이러한 방법으로 수행되는 평탄화는 래커나 평탄화 층의 산화물의 플로우 길이(flow length)에 의존한다. 보통 사용되는 래커 또는 산화물은 10㎛와 200㎛ 사이의 플로우 길이를 갖는다. 평탄화 되는 표면이 플로우 길이 보다 큰 구조물을 가질때, 플로잉에 의한 보충은 상기 구조물 에지의 영역에서만 발생되므로 비교적 큰 구조물상의 평탄화 층의 두께는 증가된다. 상기 평탄화 층의 이러한 불규칙부는 이어서 행해지는 에치 백시에 표면내로 전달된다.
상기 불규칙부를 피하기 위해서, 평탄화 층의 증착전에 구성물이 없는 비교적 큰 영역에서 필러(filler) 구조물을 생성하는 것이 제안되었다(예를 들면, 에이. 나비 등의 1991년 1월 솔리드 스테이트 테크놀로지 제 53 내지 56 면과 브이. 코멜로의 1990년 3월 28/세미콘덕터 인터네셔널 참조). 이러한 필러 구조물은, 예를들면 부가적인 포토 기술을 사용하므로 포토레지스트(photoresist)로 제조된다. 따라서, 플로잉에 의해 채워질 필요가 있는 작은 상호간격만이 상기 구조물 사이에 존재한다. 상기 상호 간격의 감소로 인해 평탄화층의 약간의 플로잉만이 요구된다. 표준 절연층은 통상적으로 다소간의 등각의(conformal) 에지 커버리지로 증착되므로, 구조물의 기하학적 배치와 절연층의 두께에 매치되어야 하는 부가적인 마스크가 필러 구조를 발생시키기 위해 필요하다. 상기 필러 구조물은 절연층과 동일한 에칭 속도로 에칭될 수 있는 물질로 형성되어야한다.
또다른 공지된 평탄화 방법은, 화학 기계 폴리싱(chemical mechanical polishing;CMP)으로도 불리며 예를들면 브이. 코멜로의 1990년 3월 28/세미콘덕터 인터네셔널, 와이. 하아시 등의 솔리드 스테이트 디바이스 국제회의 Ext. Abst 와 매트의 1992년 일본국 아카데미 소사이어디 비지니스센터 XXVII 533-535 면에 공지된, 화학-기계 부식으로 폴리싱하는 것이다. 폴리싱재(polishing agent)는 평탄화를 위하여 표면에 도포되어 폴리싱 디스크로 기계적으로 폴리싱된다. 따라서 비교적 작은 치수를 갖는 상승된 구조물은 비교적 큰 치수를 갖는 구조물 보다 더 많이 부식된다(하야시 등의 솔리드 스테이트 디바이스의 국제 회의의 Ext. Abst. 과 매트의 1992년 일본국 아카데미 소사이어티 비즈니스 센터 XXVII 533-535면 참조).
폴리싱 디스크의 한정된 경도(stiffness)로 인해, 화학 기계 폴리싱에서 요홈(concavity)이 구조물이 없는 비교적 큰 영역에 발생된다(씨. 더블유. 칸타등의 1991년 6월 VMIC 회의 IEEE, 제 144 내지 152면 참조). 이를 방지하기 위해서, 와이. 하야시 등의 솔리드 스테이트 디바이스의 국제회의 Ext. Abst 와 매트의 1992년 일본국 아카데미 소사아이티를 위한 비지니스 센터 제 533 내지 535 면에서, 평탄화가 플로잉 및 에치백에 의해 수행되게 하는 평탄화를 위한 평탄화 층을 먼저 도포하는 것이 제안되었다. 그후 최종 글로벌 평탄화를 위해, 화학 기계 폴리싱이 사용된다.
본 발명은 비교적 큰 구조물이 없는 영역은 물론 비교적 큰 구조물의 영역에서 불규칙부가 방지되는 평탄화된 표면을 갖는 반도체 층 구조물을 제조하기 위한 방법을 제공한다. 특히, 상기 방법은 바이폴라 트랜지스터 및 DRAM 의 제조에서 사용하기에 적합하다.
본 발명의 방법에서, 반도체 층 구조물의 표면에 최대 스텝 높이를 갖는 엘리베이션을 가지며, 그 두께가 최대 스텝 높이보다 두꺼운 절연층이 도포된다. 상기 절연층은 상기 엘리베이션의 에지 영역에서 불규칙부를 갖도록 연속적으로 구조화된다. 상기 불규칙부는 본질적으로 동일한 측면 치수를 갖는다. 계속해서, 불규칙부는 화학 기계 폴리싱과 평탄화층의 증착, 플로잉 및 에치백에 의해 평탄화된다. 이러한 불규칙부만이 본 발명의 방법에서 평탄화될 필요가 있다. 상기 불규칙부의 치수는 상기 엘리베이션의 크기 및 이웃하는 엘리베이션 사이의 공간과 관계없다. 따라서 비교적 큰 구조물 및 비교적 큰 구조물이 없는 표면의 평탄화에 있어 공지된 방법으로부터 야기되는 문제는 방지된다.
절연층을 구조화하는데 있어서, 절연층 하부에 본질적으로 등각의 에지 커버리지를 갖는 스톱 층을 도포하며 보조층(auxiliary layer)을 절연층에 도포하는 것은 본 발명의 범주에 속한다. 따라서, 상기 절연층은 스톱 층은 물론 보조층에 대해서도 선택적으로 에치될 수 있다. 상기 엘리베이션 위의 보조층에 개구가 생성되며, 이러한 개구의 치수는 상기 엘리베이션의 치수보다 작거나 같으며 상기 절연층의 표면은 개구내에서 노출된다. 상기 절연층의 구조화는 보조층에 대해서 그리고 등방성 에칭 프로세스의 스톱층에 대해서 선택적으로 발생된다. 상기 보조층은 절연층 구조화 후에 제거된다.
상기 보조층의 개구는 포토리소그라픽 프로세스를 이용하여 양호하게 형성되며, 그에따라 보조 마스크가 사용된다. 상기 보조 마스크는 상기 엘리베이션의 제조에 사용되는 마스크와 동일한 구조로 반대의 형상을 갖는다.
상기 보조 마스크의 구조물은 기껏해야 상기 마스크내의 구조물들의 크기정도이다. 상기 마스크의 정렬 허용오차 범위내인한 상기 보조 마스크내의 구조물의 크기를 줄이는 것이 유리하다.
등방성 에칭 프로세스가 적어도 개구내의 스톱층의 표면에 이를 때까지 수행되는 것은 본 발명의 범주에 속한다. 따라서 상기 절연층의 레벨위로 돌출하는 피크는 상기 엘리베이션의 에지에서 발생된다. 이것은 그후 화학 기계 폴리싱에 의해 효율적으로 평탄화될 수 있다.
본 발명의 또다른 실시예에 따라서, 상기 등방성 에칭 프로세스는 적어도 dox = h + h/2 + D 의 산화물 두께가 에치 될 때까지 수행되며, 여기서 h 는 절연층의 두께이며 D 는 개구가 엘리베이션에 대해서 발생되는 미세조정(deadjustment)의 정도이다. 이 경우에, 상기 절연층은 상기 절연층의 피크가 상기 최대 스텝 높이 위로 남지 않을때까지 에치 백 된다. 상기 등방성 에칭 프로세스는 상기 보조층에 그리고 상기 스톱 층에 대해 선택적으로 에칭하므로, 언더 에칭(under-etching)이 상기 보조층 하부에 형성된다.
또한 상기 보조층을 제거한후 또다른 넓은 절연층 표면을 도포하는 것이 본 발명의 범주에 속한다. 이러한 또다른 절연층은 화학 기계 폴리싱과 평탄화 층의 증착, 플로잉 및 에치백에 의해서 본질적으로 평평한 표면이 제공된다. 이 실시예에서, 역시, 상기 언더-에칭(under-etching)의 측면 공간을 갖는 구조물만이 평탄화될 필요가 있다.
상기 방법은 마이크로전자회로를 갖는 반도체 층 구조 표면의 평탄화에 특히 적합하다. 상기 마이크로전자회로는 특히 실리콘 기판 또는 SOI 기판에서 실현된다. 이 경우에, 상기 절연층은 반드시 SiO2인 중간 산화물층의 적어도 한 부분이다. 이 경우에, 상기 스톱층은 적어도 그 표면에서 Si3N4를 갖는다. 상기 스톱층은 SiO2및 Si3N4층의 이중층으로 하는 것이 바람직하며, 이 경우에, 보조층은 폴리실리콘인 것이 바람직하다.
상기 방법은 매우 융통성이 있다. 특히, 상기 방법은 쌍극성 트랜지스터의제조에 사용될 수 있다. 평평한 표면을 형성한 후에, 반도체 표면상의 개구가 절연층에서 생성되며, 액티브(active) 트랜지스터 영역은 선택적 에피택시에 의해 이 반도체 표면에 생성된다.
본 발명의 또다른 장점은 얕은 트랜치 절연을 갖는 DRAM 의 제조에 있다.
본 발명은 도면 및 예시된 실시예를 참조하여 후에 더 상세히 설명된다.
반도체 층 구조물(1)은 그 표면에 엘리베이션(2)을 갖는다(제 1도 참조). 예를들어, 상기 반도체 층 구조물(1)은 집적 회로용 구조를 갖는 실리콘 기판이거나 집적 회로용 구조를 갖는 SOI 기판이다. 상기 엘리베이션(2)의 최대 스텝 높이는 H 이다. 상기 엘리베이션(2)의 스텝 높이는 0.1 내지 1㎛사이이다.
스톱층(3)은 반도체 층 구조물(1)의 표면으로 표면에 넓게 도포된다(제 2도 참조). 상기 스톱 층(3)은 열 산화에 의해 형성되는 예컨대 10nm 의 두께의 SiO2층으로 형성되며, 그위에 예컨대 100nm 의 두께로 증착되는 Si3N4층으로 형성된다. 상기 스톱층(3)은 반드시 등각의 에지 커버리지로 형성된다.
절연층(4)은 표면에 넓게 증착된다(제 3도 참조). 예를 들어, 상기 절연층(4)은 TEOS 프로세스에서 SiO2의 증착에 의해서 형성되거나 붕소 규산염(boron silicate) 글라스의 증착에 의해서 형성된다. 상기 절연층(4)의 두께는 적어도 엘리베이션(2)의 최대 스텝 높이 만큼을 갖는다. 상기 절연층(4)은, 예를 들면, 1.5㎛ 의 두께로 증착된다.
보조층(5)은 스톱 층의 물질에 대해서는 물론이고 절연층에 대해서도 선택적으로 에치될 수 있다. 상기 보조층(5)은 절연층(4) 표면에 넓게 도포된다. 선택성(selectivity)은 건식 에칭 프로세스는 물론이고 습식 에칭에 대해서도 유효해야 한다. 상기 보조층(5)(제 4도)은 예를들면 20-100nm 의 두께를 갖는 폴리실리콘이다.
제 5도에서, 상기 보조층(5)은 보조마스크를 이용해 구성된다. 상기 보조 마스크는 엘리베이션(2)의 제조에 사용되는 마스크와 동일한 구조로 반드시 반대의 형상을 갖는다. 상기 보조 마스크의 마스크 역상(reverse)은 상기 보조 마스크를 사용해 상기 보조층(5)내에 개방된 개구(6)가 적어도 측면 방향으로 (즉, 상기 반도체 층 구조물의 표면에 평행하게) 상기 엘리베이션(2)과 같은 치수를 갖도록 선택되어진다. 상기 보조 마스크는 +/- 100nm의 전형적인 정렬 허용 오차로 조정된다. 따라서, 보조 마스크내의 구조물의 폭 및 길이는 원래 마스크내의 구조물에 비해 그만큼 작게하는 것이 편리하다.
상기 보조층(5)의 개구 형성은 예를 들면, 네거티브 이온 에칭에 의해 실시된다. 구조화된 보조층(5)을 에칭 마스크로서 사용하므로 등방성 에칭이 예를 들면 1:10 의 비율인 HF 및 물의 희석 용액을 사용하여 연속해서 수행된다. 상기 등방성 에칭은 보조층(5) 및 그 아래에 놓인 스톱 층(3)에 대해서 선택적으로 절연층(4)을 침투한다.
상기 에칭은 전체 산화물 두께 dox = h + h/2 + D가 에치될 때까지 계속된다. 따라서 상기 절연층(4)의 두께는 h 로 되고 D 는 엘리베이션(2)의 에지에 있는 보조층(5)내의 개구(6)의 에지의 미세조정의 정도를 나타낸다(제 5도 참조). 이 에칭 스텝에서 불규칙부(7)는 절연층(4)내의 엘리베이션(2)의 측면쪽으로 발생된다. 불규칙부(7)의 범위내에서 상기 절연층(4)의 실제 두께는 엘리베이션(2)의 최대 스텝 높이 보다 낮다.
상기 등방성 에칭후에 최대 스텝 높이 위로 절연층(4)의 피크가 돌출하지 않게 하기 위해서 전형적으로 +/- 100nm 의 정렬 허용오차의 두배 즉 200nm 가 미세조정의 정도 D 에 대해 설정된다.
제 6도는 상기 보조층(5)의 제거후에 반도체 층 구조(1)를 도시한다. 상기 구조화 후에, 상기 절연층(4)은 본질적으로 엘리베이션(2)과 동일 높이를 갖게 된다. 상기 절연층(4)은 불규칙부(7)를 가지고 이부분에서는 절연층(4)의 두께는 감소된다. 상기 불규칙부(7)의 측면치수 W는 등방성 에칭 프로세스의 지속시간 및 상기 엘리베이션(2)에 대한 개구(6)의 미세조정의 정도에 의존한다. 특히 측면 치수 W 는 상기 엘리베이션(2)의 측면 구조 크기 S1, S2 에 무관하다. 따라서, 다음 평탄화 프로세스에서, 동일하며 일정한 측면 치수 W를 갖는 불규칙부(7)만이 상기 엘리베이션(2)의 측면 구조 크기 S1, S2 에 상관없이 평탄화 될 필요가 있다.
또다른 절연층(8)이 연속해서 도포되는데, 예를 들면 TEOS 프로세스의 SiO2증착에 의해서 도포된다(제 7도 참조). 상기 또다른 절연층(8)은, 절연층(4)의 불규칙부(7)에 의해 야기되는 불규칙 표면을 갖는다.
평탄화 층(9)은 또다른 절연층(8)으로 도포된다. 예를 들어, 상기 평탄화 층(9)은 래커(lacquer)로 형성된다. 플로잉에 의해, 상기 평탄화층(9)은 상기 또다른 절연층(8)의 불규칙 표면을 보충하며 평평한 표면 자체를 갖는다(제 7도 참조).
평탄화된 절연층(10)은 예를 들면, 건식 에칭 프로세스의 에치백에 의해 생성된다(제 8도 참조). 에치백의 정도 및 그에 따른 평탄화 절연층(10)의 두께는 각각의 용도에 맞게 설정된다.
제 9도는 최대 스텝 높이의 엘리베이션(2')을 갖는 반도체 층 구조물(1')를 도시한다. 구조화된 절연층(4')은 상기 반도체 층 구조(1')의 표면위에 배치된다. 상기 엘리베이션(2') 에지의 영역에서, 상기 절연층(4')은 최대 스텝 높이 위로 돌출하는 불규칙부(7')을 갖는다. 제 9도에 도시된 구조물은, 제 5도에서 설명된 등방성 프로세스의 에칭을, 상기 절연층(4')의 두께에 대응하는 산화물 두께까지만 수행될때 형성된다. 상기 절연층(4')의 불규칙부(7')는, 상기 보조 마스크의 조정 정도 및 절연층(4')의 두께에 의한 측면 치수(W')를 갖는다. 상기 불규칙부(7')은 상기 엘리베이션(2') 에지 범위에 배치된다. 그 측면 치수는 엘리베이션(2')의 측면 구조 크기에 무관하다. 상기 절연층(4')의 평면 위로 돌출하는 불규칙부(7')는 화학 기계 폴리싱에 의해 양호하게 평탄화된다. 상기 스톱층(3')의 표면이 상기 엘리베이션(2')의 영역에서 노출될때, 화학 기계 폴리싱이 끝난다.
바이폴라 제조에 본 발명의 방법을 적용하는 적용예가 제 10도를 참조하여 설명된다. 반도체 층 구조물(101)에 단결정 실리콘의 엘리베이션(102)이 제공된다. 상기 엘리베이션(102)은 쌍극성 트랜지스터의 콜렉터의 접속을 위해 매립 층으로써 제공된다. 반도체 층 구조물(101) 및 엘리베이션(102)의 표면은 스톱층(103)으로 덮힌다. 스톱 층(103)위에 표면이 본 발명의 방법을 이용하여 평탄화된절연층(104)이 배치된다. 절연층(104)내에 엘리베이션(102)의 표면을 노출하는 개구를 형성한다. 쌍극성 트랜지스터의 콜렉터 및 액티브 영역으로 사용될 수 있는 단결정 영역(105)은 선택적 에피택시에 의해서 엘리베이션(102)의 표면에 생성된다. 이 예에서 상기 절연층(104)은 두께가 200-600nm 로 생성된다.
본 발명 방법의 가능한 또다른 적용예는 DRAM 용 얕은 트랜치 절연으로 불리는 제조 방법이다. 예를 들면, 얕은 트랜치 절연은 1990년 3월, 브이. 코멜로의 28/세미콘덕터 인터네셔널에 공지되어 있다. 상기 회로의 한 레벨에 배치된 액티브 트랜지스터 영역 및 메모리 노드(node)는 절연물질로 채워지는 얕은 트랜치에 의해 서로 절연된다. 게다가, 반도체 층 구조물(111)(제 11도 참조)은 엘리베이션(112)으로서 액티브 트랜지스터 영역 및 메모리 노드를 갖는다. 상기 메모리 노드는 트랜치안에 배치된 스토리지 캐패시터(115)상에 배치된다. 반도체 층 구조물(111) 및 엘리베이션(112)의 표면에는 스톱 층(113)이 제공된다. 본 발명의 방법에 따라 평탄화된 절연층(114)이 그 위에 형성된다. 상기 절연층(114)은 스톱 층(113)의 표면이 상기 엘리베이션(112) 위로 노출되도록 평탄화된다.
트랜치 노드로도 불리는 메모리 노드는 스토리지 캐패시터의 리드-아웃(read-out)에 사용된다. 선택 MOS 트랜지스터는 상기 액티브 트랜지스터 영역에 수용된다. 메모리 노드와 액티브 트랜지스터 영역 사이의 리드선이 제 11도의 단면에서는 보이지 않는다. 얕은 트랜치 절연물은 제 11도에 도시된 트랜치내에 배치된 스토리지 캐패시터로부터 측면으로 모든 선택 트랜지스터를 절연시키는 목적에 사용된다. 이와같이, 다른 모든 스토리지 캐패시터 및 트랜지스터는 서로 절연된다. 상기 기판에 대해 절연은 여기에는 도시되지 않은 pn 접합을 거쳐 또는 SOI 절연에 의해 행해된다.
금번 제시된 양호한 실시예에 대한 여러 변형 및 수정은 본 기술에 숙련된 사람에게는 명백하다는 것을 알 수 있다. 그러한 변형 및 수정은 본 발명의 사상 및 범위에서 벗어남이 없이 또한 그 장점을 감소시키지 않고도 가능하다. 그러므로, 그러한 변형 및 수정은 첨부된 청구범위에 의해서 망라된다.
제 1도는 표면에 엘리베이션(elevation)을 갖는 본 발명의 반도체 층 구조물의 단면도.
제 2도는 스톱 층을 증착시킨 후 본 발명의 반도체 층 구조물의 단면도.
제 3도는 절연층을 증착시킨 후 본 발명의 반도체 층 구조물의 단면도.
제 4도는 보조층을 증착시킨 후 본 발명의 반도체 층 구조물의 단면도.
제 5도는 절연층을 구조화한 후 본 발명의 반도체 층 구조물의 단면도.
제 6도는 보조층을 제거한후 본 발명의 반도체 층 구조물의 단면도.
제 7도는 또다른 절연층 및 평탄화층을 적용한 후 본 발명의 반도체 층 구조물의 단면도.
제 8도는 평탄화 층을 에치 백(etch-back)후 본 발명의 반도체 층 구조물의 단면도.
제 9도는 본 발명의 절연층을 구조화하는 또다른 실시예의 단면도.
제 10도는 표면이 평탄화된 절연층을 가지고, 선택적 에피택시에 의해 쌍극성 트랜지스터용의 액티브 트랜지스터 영역이 형성되는 본 발명의 반도체 층 구조물의 단면도.
제 11도는 얕은(shallow) 트랜치 절연이 형성된 DRAM 장치를 갖는 본 발명의 반도체 층 구조물의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1, 101 : 반도체 층 구조물 2 : 엘리베이션
3 : 스톱 층 4, 8, 10, 104 : 절연층
5 : 보조층 6 : 개구
7 : 불균일성 9 : 평탄화층
102 : 엘리베이션 103 : 스톱 층
Claims (9)
- 평탄화된 표면을 갖는 반도체 층 구조물 제조방법에 있어서,최대 스텝 높이를 갖는 에지를 가진 엘리베이션을 구비한 상기 반도체 층 구조물의 표면에 상기 최대 스텝 높이 보다 두꺼운 두께를 갖는 절연층을 도포하는 단계;상기 엘리베이션의 상기 에지 영역에서 본질적으로 동일한 측면 치수를 갖는 불규칙부를 갖도록 상기 절연층을 구조화하는 단계;상기 불규칙부를 화학 기계 폴리싱과 평탄화 층의 증착, 플로잉 및 에치백으로 이루어지는 그룹 중에서 선택되는 기술을 통해서 평탄화시키는 단계를 포함하고, 그리고상기 절연층을 구조화하는 단계는,상기 절연층 하부에 등각의 에지 커버리지를 갖는 스톱층을 도포하며, 상기 절연층 위에 폴리 실리콘 보조층을 도포하는 단계를 포함하는데, 상기 절연층은 상기 보조층과 상기 스톱층에 대해 선택적으로 에칭가능하며;상기 엘리베이션 위의 상기 보조층내의 상기 엘리베이션의 치수와 같거나 그 보다 작은 치수를 갖는 개구를 형성하는 단계; 및상기 절연층을 구조화하기 위해 상기 보조층 및 상기 스톱층에 대해 선택적으로 등방성 에칭 프로세스를 수행함으로써 상기 절연층의 노출된 표면을 생성하는 단계;상기 절연층을 구조화한 후 상기 보조층을 제거하는 단계를 포함하는 것을 특징으로 하는 평탄화된 표면을 갖는 반도체 층 구조물 제조방법.
- 제 1항에 있어서,상기 엘리베이션의 치수와 같거나 그보다 작은 치수를 갖는 개구를 형성하는 단계는,보조 마스크를 이용하는 포토리소그라피 프로세스로 상기 보조층에 상기 개구를 형성하는 단계인데, 상기 보조 마스크는, 상기 엘리베이션를 형성하는데 사용되는 마스크와 동일한 구조로 반대의 형상을 갖는 것을 특징으로 하는 평탄화된 표면을 갖는 반도체 층 구조물 제조방법.
- 제 1항에 있어서,상기 등방성 에칭 프로세스를 수행하는 단계는, 상기 개구내의 스톱층의 표면에 이를 때까지 상기 등방성 에칭 프로세스를 수행하는 단계인 것을 특징으로 하는 평탄화된 표면을 갖는 반도체 층 구조물 제조방법.
- 제 1항에 있어서,상기 등방성 에칭 프로세스를 수행하는 단계는, 적어도 dOX = h + h/2 + D 의 물질 두께가 에치될 때까지 상기 등방성 에칭 프로세스를 수행하는 단계인데, 상기 h 는 상기 절연층의 두께이며 상기 D 는 상기 개구가 상기 엘리베이션에 대해발생되는 미세 조정의 정도인 것을 특징으로 하는 평탄화된 표면을 갖는 반도체 층 구조물 제조방법.
- 제 4항에 있어서,상기 보조층을 제거하는 단계후에 표면에 넓게 또다른 절연층을 도포하는 단계를 더 포함하는데, 상기 또다른 절연층은 화학 기계 폴리싱과 평탄화 층의 증착, 플로잉 및 에치백으로 이루어지는 그룹 중에서 선택되는 기술에 의하여 평평한 표면을 갖는 것을 특징으로 하는 평탄화된 표면을 갖는 반도체 층 구조물 제조방법.
- 제 1항에 있어서,상기 절연층 하부에 등각의 에지 커버리지를 갖는 스톱층을 도포하는 단계에서, 상기 스톱층은 적어도 표면에 Si3N4를 가지는 것을 특징으로 하는 평탄화된 표면을 갖는 반도체 층 구조물 제조방법.
- 제 1항에 있어서,상기 반도체 층 구조물의 표면에 절연층을 도포하는 단계에서, 상기 절연층은 중간 산화물 층이며, 상기 반도체 층 구조물은 실리콘 베이스상에 집적 회로를 갖는 것을 특징으로 하는 평탄화된 표면을 갖는 반도체 층 구조물 제조방법.
- 제 1항에 있어서, 쌍극성 트랜지스터를 제조하기 위하여 상기 불규칙부를 평탄화시키는 상기 단계후에,상기 반도체 표면상에서 상기 절연층의 개구를 형성하는 단계; 및선택적 에피택시에 의해 상기 개구내에 액티브 트랜지스터 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 평탄화된 표면을 갖는 반도체 층 구조물 제조방법.
- 제 1항에 있어서, 상기 반도체 층 구조물을 평탄화하기 전에,상기 반도체 층 구조물에서 상기 엘리베이션으로 액티브 트랜지스터 영역 및 메모리 노드를 제공하는 단계;상기 액티브 트랜지스터 영역 및 상기 메모리 노드를 서로 절연시키기 위해 상기 반도체 층 구조물에 얕은 트랜치를 형성하는 단계;DRAM 을 제조하기 위해 상기 얕은 트랜치를 절연물로 채우는 단계; 및상기 반도체 층 구조물 및 상기 엘리베이션상에 스톱 층을 제공하는 단계를 더 포함하는 것을 특징으로 하는 평탄화된 표면을 갖는 반도체 층 구조물 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DEP4325188.9 | 1993-07-27 | ||
| DE4325188 | 1993-07-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004447A KR950004447A (ko) | 1995-02-18 |
| KR100432774B1 true KR100432774B1 (ko) | 2004-08-09 |
Family
ID=6493834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940018230A KR100432774B1 (ko) | 1993-07-27 | 1994-07-27 | 평탄화된표면을갖는반도체층구조제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5643836A (ko) |
| EP (1) | EP0637062B1 (ko) |
| JP (1) | JP3466721B2 (ko) |
| KR (1) | KR100432774B1 (ko) |
| DE (1) | DE59402986D1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663107A (en) * | 1994-12-22 | 1997-09-02 | Siemens Aktiengesellschaft | Global planarization using self aligned polishing or spacer technique and isotropic etch process |
| TW347576B (en) * | 1996-12-18 | 1998-12-11 | Siemens Ag | Method to produce an integrated circuit arrangement |
| DE19733391C2 (de) | 1997-08-01 | 2001-08-16 | Siemens Ag | Strukturierungsverfahren |
| US6143663A (en) * | 1998-01-22 | 2000-11-07 | Cypress Semiconductor Corporation | Employing deionized water and an abrasive surface to polish a semiconductor topography |
| US6200896B1 (en) | 1998-01-22 | 2001-03-13 | Cypress Semiconductor Corporation | Employing an acidic liquid and an abrasive surface to polish a semiconductor topography |
| US6190955B1 (en) | 1998-01-27 | 2001-02-20 | International Business Machines Corporation | Fabrication of trench capacitors using disposable hard mask |
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| US6828678B1 (en) | 2002-03-29 | 2004-12-07 | Silicon Magnetic Systems | Semiconductor topography with a fill material arranged within a plurality of valleys associated with the surface roughness of the metal layer |
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- 1994-06-22 EP EP94109666A patent/EP0637062B1/de not_active Expired - Lifetime
- 1994-06-22 DE DE59402986T patent/DE59402986D1/de not_active Expired - Lifetime
- 1994-07-22 US US08/279,106 patent/US5643836A/en not_active Expired - Lifetime
- 1994-07-25 JP JP19279294A patent/JP3466721B2/ja not_active Expired - Lifetime
- 1994-07-27 KR KR1019940018230A patent/KR100432774B1/ko active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| KR950004447A (ko) | 1995-02-18 |
| JP3466721B2 (ja) | 2003-11-17 |
| EP0637062A2 (de) | 1995-02-01 |
| EP0637062B1 (de) | 1997-06-04 |
| US5643836A (en) | 1997-07-01 |
| EP0637062A3 (de) | 1995-09-06 |
| DE59402986D1 (de) | 1997-07-10 |
| JPH0758090A (ja) | 1995-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B601 | Maintenance of original decision after re-examination before a trial | ||
| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20020627 Effective date: 20040228 |
|
| S901 | Examination by remand of revocation | ||
| S901 | Examination by remand of revocation | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130502 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20140502 Year of fee payment: 11 |