JPH04211120A - コンタクトの形成方法およびそれを用いた半導体装置の製造方法 - Google Patents
コンタクトの形成方法およびそれを用いた半導体装置の製造方法Info
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- JPH04211120A JPH04211120A JP3024597A JP2459791A JPH04211120A JP H04211120 A JPH04211120 A JP H04211120A JP 3024597 A JP3024597 A JP 3024597A JP 2459791 A JP2459791 A JP 2459791A JP H04211120 A JPH04211120 A JP H04211120A
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000005530 etching Methods 0.000 claims abstract description 139
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 80
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 77
- 239000012535 impurity Substances 0.000 claims abstract description 67
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000001020 plasma etching Methods 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 72
- 238000001312 dry etching Methods 0.000 claims description 46
- 238000000151 deposition Methods 0.000 claims description 27
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 48
- 239000011229 interlayer Substances 0.000 abstract description 7
- 125000006850 spacer group Chemical group 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract description 4
- 230000008021 deposition Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 20
- 239000000463 material Substances 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
【産業上の利用分野】本発明は自己整合型のコンタクト
の形成方法およびそれを用いた半導体装置の製造方法に
関する。 ［０００２］
の形成方法およびそれを用いた半導体装置の製造方法に
関する。 ［０００２］
【従来の技術】従来の微小なトランジスタ活性領域への
自己整合的なコンタクトの形成方法の＝例を図９、図１
１に示す工程断面図を用いて説明する。 ［０００３］まず第一の従来例としてシーメンス社のＦ
ＯＢＩＣ法（Ｋ、Ｈ，Ｋｕｓｔｅｒｓ ｅｔ、ａｌ、
Ｓｙｍｐ、ＶＬＳＩ Ｔｅｃｈ、 Ｄｉｇ、
（シンポジ゛ウム ウ゛イニルニスアイテクニカル
タ゛イシ゛エスト） ９３ （１９８７） ）
を示す。 この技術はＤＲＡＭのビット線コンタクトの
形成に用いられるものであり、図９の工程で行われる。 ［０００４］図９ａでは、シリコン基板２上にソース・
トレイン領域６、ゲート酸化膜１、サイドウオールスペ
ーサ５及び上層膜８からなるＨＴＯで覆ったゲート電極
４からなるＭＯＳトランジスタを形成した後、薄い第１
の酸化珪素膜４２、窒化珪素膜４３、第２の酸化珪素膜
４４を堆積した後、コンタクトエツチングのマスクとな
るレジストパターン３を形成する。 ［０００５］その後図９ｂでは、窒化珪素膜４３をエツ
チングストッパーにして第２の酸化珪素膜４４をウェッ
トエツチングによりエツチングする。 ［０００６］更に続いて図９ｃでは、窒化珪素膜４３及
び第１の酸化珪素膜４２を異方性ドライエツチングして
ビット線コンタクト窓５０を開口する。 ［０００７］その後図９ｄでは、レジストパターン３を
除去した後、多結晶シリコン１２ａ及びチタンシリサイ
ド１２ｂよりなるビット線１２を形成してコンタクト形
成は完了する。 ［０００８］ この技術は、主な層間絶縁膜となる第２
の酸化珪素膜４４は、下地との段差をそのまま残すため
にフォトリソ工程のパターン不良やビット線材料のエツ
チング残り等の問題が生じ易い。その−例を図１０に示
す。 ［０００９］図１０ａは上記ＦＯＢＩＣ法を用いてビッ
ト線コンタクト５０を形成後、ビット線１２を形成した
ときの平面図である。図１０ｂは図１０ａ中Ａ−Ａ”の
断面図である。なお、図９ｄは図１０ａ中Ｂ−Ｂ′の断
面図である。２つのゲート電極４の間に形成された狭い
四部に入り込んだ多結晶シリコン１２ａは、ビット線１
２を形成するための選択的なエツチングによっても除去
されにくく、その狭い凹部内に残存する。この残存する
導電物質のため、図１０ａに示されるように、ビット線
１２は他のビット線とショートする。更に第２の酸化珪
素膜４４の除去にウェットエツチングを用いているため
に横方向のエツチング量が大きく、層間絶縁膜の膜減り
が大きいため素子の微細化には向かない。
自己整合的なコンタクトの形成方法の＝例を図９、図１
１に示す工程断面図を用いて説明する。 ［０００３］まず第一の従来例としてシーメンス社のＦ
ＯＢＩＣ法（Ｋ、Ｈ，Ｋｕｓｔｅｒｓ ｅｔ、ａｌ、
Ｓｙｍｐ、ＶＬＳＩ Ｔｅｃｈ、 Ｄｉｇ、
（シンポジ゛ウム ウ゛イニルニスアイテクニカル
タ゛イシ゛エスト） ９３ （１９８７） ）
を示す。 この技術はＤＲＡＭのビット線コンタクトの
形成に用いられるものであり、図９の工程で行われる。 ［０００４］図９ａでは、シリコン基板２上にソース・
トレイン領域６、ゲート酸化膜１、サイドウオールスペ
ーサ５及び上層膜８からなるＨＴＯで覆ったゲート電極
４からなるＭＯＳトランジスタを形成した後、薄い第１
の酸化珪素膜４２、窒化珪素膜４３、第２の酸化珪素膜
４４を堆積した後、コンタクトエツチングのマスクとな
るレジストパターン３を形成する。 ［０００５］その後図９ｂでは、窒化珪素膜４３をエツ
チングストッパーにして第２の酸化珪素膜４４をウェッ
トエツチングによりエツチングする。 ［０００６］更に続いて図９ｃでは、窒化珪素膜４３及
び第１の酸化珪素膜４２を異方性ドライエツチングして
ビット線コンタクト窓５０を開口する。 ［０００７］その後図９ｄでは、レジストパターン３を
除去した後、多結晶シリコン１２ａ及びチタンシリサイ
ド１２ｂよりなるビット線１２を形成してコンタクト形
成は完了する。 ［０００８］ この技術は、主な層間絶縁膜となる第２
の酸化珪素膜４４は、下地との段差をそのまま残すため
にフォトリソ工程のパターン不良やビット線材料のエツ
チング残り等の問題が生じ易い。その−例を図１０に示
す。 ［０００９］図１０ａは上記ＦＯＢＩＣ法を用いてビッ
ト線コンタクト５０を形成後、ビット線１２を形成した
ときの平面図である。図１０ｂは図１０ａ中Ａ−Ａ”の
断面図である。なお、図９ｄは図１０ａ中Ｂ−Ｂ′の断
面図である。２つのゲート電極４の間に形成された狭い
四部に入り込んだ多結晶シリコン１２ａは、ビット線１
２を形成するための選択的なエツチングによっても除去
されにくく、その狭い凹部内に残存する。この残存する
導電物質のため、図１０ａに示されるように、ビット線
１２は他のビット線とショートする。更に第２の酸化珪
素膜４４の除去にウェットエツチングを用いているため
に横方向のエツチング量が大きく、層間絶縁膜の膜減り
が大きいため素子の微細化には向かない。
【００１０】これらの問題点を解決する方法として、シ
ーメンス社が発表した第２の従来例となる新しいＦＯＢ
ＩＣ法（Ｌ、Ｒｉｃｈｅｔ、ａｌ、２２ｎｄ Ｃｏｆ
、。 ｎ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄＭａｔ、（２２回 コンファレンスオン ソ
リッド ステート テ゛ハ゛イ汁ス゛アンド マ
テリアルス゛） ４０１ （１９９０）） があ
る。以下、この技術を図１１の工程断面図に基づいて説
明する。
ーメンス社が発表した第２の従来例となる新しいＦＯＢ
ＩＣ法（Ｌ、Ｒｉｃｈｅｔ、ａｌ、２２ｎｄ Ｃｏｆ
、。 ｎ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄＭａｔ、（２２回 コンファレンスオン ソ
リッド ステート テ゛ハ゛イ汁ス゛アンド マ
テリアルス゛） ４０１ （１９９０）） があ
る。以下、この技術を図１１の工程断面図に基づいて説
明する。
【００１１】まず図１１ａでは、シリコン基板２上にソ
ース・トレイン領域６、ゲート酸化膜１、サイドウオー
ルスペーサ５及び上層膜８からなるＨＴＯで覆ったゲー
ト電極４からなるＭｏＳトランジスタを形成した後、窒
化珪素膜４３、多結晶シリコン４１、ＢＰＳＧｌｌを順
次堆積した後、ビット線コンタクト窓パターンのレジス
トパターン３を形成する。 ［００１２］その後図１１ｂでは、上記レジストパター
ン３をマスクに、多結晶シリコン４１をエツチングスト
ッパーとしてＢＰＳＧＩ １を異方性ドライエツチング
する。続いて上記エツチングで露出した多結晶シリコン
４１をエツチング除去し、窒化珪素膜４３を露出させる
。 ［００１３］その後図１１ｃでは、レジストパターン３
を除去した後、パイロ雰囲気で多結晶シリコン４１の酸
化を行い酸化珪素膜４６に変えると同時に、ＢＰＳＧｌ
ｌのフローを行い、ＢＰＳＧ１１表面の平坦化を実現す
る。このとき窒化珪素膜４３はトランジスタの活性領域
となるｎ十拡散層６の酸化を防ぐ。その後図１１ｄでは
、全面をエツチングして、露出した窒化珪素膜４３を完
全に除去した後、多結晶シリコン１２ａ及びチタンシリ
サイド１２ｂよりなるビット線１２を形成する。 ［００１４］
ース・トレイン領域６、ゲート酸化膜１、サイドウオー
ルスペーサ５及び上層膜８からなるＨＴＯで覆ったゲー
ト電極４からなるＭｏＳトランジスタを形成した後、窒
化珪素膜４３、多結晶シリコン４１、ＢＰＳＧｌｌを順
次堆積した後、ビット線コンタクト窓パターンのレジス
トパターン３を形成する。 ［００１２］その後図１１ｂでは、上記レジストパター
ン３をマスクに、多結晶シリコン４１をエツチングスト
ッパーとしてＢＰＳＧＩ １を異方性ドライエツチング
する。続いて上記エツチングで露出した多結晶シリコン
４１をエツチング除去し、窒化珪素膜４３を露出させる
。 ［００１３］その後図１１ｃでは、レジストパターン３
を除去した後、パイロ雰囲気で多結晶シリコン４１の酸
化を行い酸化珪素膜４６に変えると同時に、ＢＰＳＧｌ
ｌのフローを行い、ＢＰＳＧ１１表面の平坦化を実現す
る。このとき窒化珪素膜４３はトランジスタの活性領域
となるｎ十拡散層６の酸化を防ぐ。その後図１１ｄでは
、全面をエツチングして、露出した窒化珪素膜４３を完
全に除去した後、多結晶シリコン１２ａ及びチタンシリ
サイド１２ｂよりなるビット線１２を形成する。 ［００１４］
【発明が解決しようとする課題】しかし上記第２の従来
例は、最初のＢＰＳＧＩ １の異方性ドライエツチング
で完全にＢＰＳＧをエツチング除去するためには、エツ
チングストッパーとしての多結晶シリコン４１の膜厚を
厚くする必要がある。ところがこの多結晶シリコン４１
を完全に酸化してしまうための酸化条件は、トランジス
タ特性への影響から制限があり、多結晶シリコンの酸化
残りを避けるために多結晶シリコンの膜厚をあまり厚く
できない。以上のように多結晶シリコン４１の膜厚とそ
の酸化条件の最適値のマージンが極めて狭い。 ［００１５］即ち多結晶シリコン４１の酸化残りを避け
るために、多結晶シリコンの膜厚を薄くすると、最初の
ＢＰＳＧＩ １の異方性ドライエツチングでＢＰＳＧを
すべて除去するためのオーバーエツチングをかけること
ができず、図１２ａのようにＢＰＳＧのエツチング残り
１１ａが生じる。そのためこのＢＰＳＧ残りｌｌａがマ
スクとなって多結晶シリコンのエツチング時に多結晶シ
リコンのエツチング残り４１ａが生ずる。その後酸化し
ても図１２ｂのように多結晶シリコンの酸化残り４１ｂ
が生じる。すると、図１２ｃのようにビット線１２と多
結晶シリコンの酸化残り４１ｂとがショートして、酸化
残り４１ｂを介してビット線同士がショートしてしまう
。 更に、後にストレージノード１４を形成した場合に、図
１２ｄのようにストレージノードコンタクト窓内の多結
晶シリコンの酸化残り４１ｃによりストレージノード同
士がショートしてしまう恐れもある。 ［００１６］一方、酸化残りを避けるためにさらに多結
晶シリコン４１の膜厚を薄くすると、ＢＰＳＧＩ １の
エツチングの際に多結晶シリコン４１でエツチングを止
めることができずに図１３ａのように多結晶シリコン４
１はエツチングされてしまって、下地の窒化珪素膜４３
、上層膜８及びサイドウオールスペーサー５の一部がエ
ツチングされる。この時ソース・トレイン領域６も露出
する。従って多結晶シリコン４１の酸化時にソース・ト
レイン領域６が酸化されて図１３ｂのように酸化珪素膜
４７が形成される。従って後の異方性エツチングでは酸
化珪素膜４７を完全に除去する必要があり、そうすると
図１３ｃのようにゲート電極４が露出するためビット線
１２とゲート電極４がショートしてしまう。 ［００１７］本発明は上記第１の従来例における層間絶
縁膜の段差をなくし、かつ上記第２の従来例に於けるプ
ロセスマージンの狭さを広げて、配線同士のショートを
なくし平坦な層間絶縁膜を形成できる自己整合型のコン
タクトの形成方法およびそれを用いた半導体装置の製造
方法を提供することを目的とする。 ［００１８］
例は、最初のＢＰＳＧＩ １の異方性ドライエツチング
で完全にＢＰＳＧをエツチング除去するためには、エツ
チングストッパーとしての多結晶シリコン４１の膜厚を
厚くする必要がある。ところがこの多結晶シリコン４１
を完全に酸化してしまうための酸化条件は、トランジス
タ特性への影響から制限があり、多結晶シリコンの酸化
残りを避けるために多結晶シリコンの膜厚をあまり厚く
できない。以上のように多結晶シリコン４１の膜厚とそ
の酸化条件の最適値のマージンが極めて狭い。 ［００１５］即ち多結晶シリコン４１の酸化残りを避け
るために、多結晶シリコンの膜厚を薄くすると、最初の
ＢＰＳＧＩ １の異方性ドライエツチングでＢＰＳＧを
すべて除去するためのオーバーエツチングをかけること
ができず、図１２ａのようにＢＰＳＧのエツチング残り
１１ａが生じる。そのためこのＢＰＳＧ残りｌｌａがマ
スクとなって多結晶シリコンのエツチング時に多結晶シ
リコンのエツチング残り４１ａが生ずる。その後酸化し
ても図１２ｂのように多結晶シリコンの酸化残り４１ｂ
が生じる。すると、図１２ｃのようにビット線１２と多
結晶シリコンの酸化残り４１ｂとがショートして、酸化
残り４１ｂを介してビット線同士がショートしてしまう
。 更に、後にストレージノード１４を形成した場合に、図
１２ｄのようにストレージノードコンタクト窓内の多結
晶シリコンの酸化残り４１ｃによりストレージノード同
士がショートしてしまう恐れもある。 ［００１６］一方、酸化残りを避けるためにさらに多結
晶シリコン４１の膜厚を薄くすると、ＢＰＳＧＩ １の
エツチングの際に多結晶シリコン４１でエツチングを止
めることができずに図１３ａのように多結晶シリコン４
１はエツチングされてしまって、下地の窒化珪素膜４３
、上層膜８及びサイドウオールスペーサー５の一部がエ
ツチングされる。この時ソース・トレイン領域６も露出
する。従って多結晶シリコン４１の酸化時にソース・ト
レイン領域６が酸化されて図１３ｂのように酸化珪素膜
４７が形成される。従って後の異方性エツチングでは酸
化珪素膜４７を完全に除去する必要があり、そうすると
図１３ｃのようにゲート電極４が露出するためビット線
１２とゲート電極４がショートしてしまう。 ［００１７］本発明は上記第１の従来例における層間絶
縁膜の段差をなくし、かつ上記第２の従来例に於けるプ
ロセスマージンの狭さを広げて、配線同士のショートを
なくし平坦な層間絶縁膜を形成できる自己整合型のコン
タクトの形成方法およびそれを用いた半導体装置の製造
方法を提供することを目的とする。 ［００１８］
【課題を解決するための手段】本発明の第１のコンタク
トの形成方法は、第１の絶縁膜で被覆されたトランジス
タが形成された半導体基板上に第２の絶縁膜を被着する
工程と、この第２の絶縁膜上に不純物を含む酸化珪素膜
を堆積する工程と、この不純物を含む酸化珪素膜上にエ
ツチングマスクを形成する工程と、このエツチングマス
クをマスクにして前記不純物を含む酸化珪素膜に等方性
ドライエツチングにより除去し前記第２の絶縁膜を露出
させた開口部を形成する工程と、前記エツチングマスク
をマスクにして前記開口部内に残存する前記第２の絶縁
膜を異方性ドライエツチングすることにより前記トラン
ジスタのソース・ドレイン領域に至るコンタクト窓を形
成する工程と、前記エツチングマスクを除去した後、前
記不純物を含む酸化珪素膜をフローして平坦化する工程
とを備えたものである。 ［００１９］本発明の第２のコンタクトの形成方法は、
第１の絶縁膜で被覆されたトランジスタが形成された半
導体基板上に第２の絶縁膜を被着する工程と、この第２
の絶縁膜上に多結晶シリコン膜、不純物を含む酸化珪素
膜を順次堆積する工程と、この不純物を含む酸化珪素膜
上にエツチングマスクを形成する工程と、このエツチン
グマスクをマスクにして前記不純物を含む酸化珪素膜を
異方性エツチングにより除去し前記多結晶シリコンを露
出させた開口部を形成する工程と、前記エツチングマス
クをマスクにして前記開口部において露出した不純物を
含む酸化珪素膜と多結晶シリコン膜を同時に等方性ドラ
イエツチングすることにより、前記不純物を含む酸化珪
素膜に比べ多結晶シリコン膜を横方向に大きく後退させ
る工程と、前記エツチングマスクをマスクに前記第２の
絶縁膜を異方性ドライエツチングすることにより、前記
トランジスタのソース・トレイン領域に至るコンタクト
窓を形成する工程と、前記エツチングマスクを除去した
後、前記不純物を含む酸化珪素膜をフローすることによ
り、前記不純物を含む酸化珪素膜で横方向に大きく後退
した多結晶シリコン膜を覆う工程とを備えたものである
。 ［００２０１本発明の第１の半導体装置の製造方法は、
第１の絶縁膜で被覆されたトランジスタが形成された半
導体基板上に第２の絶縁膜を被着する工程と、この第２
の絶縁膜上に不純物を含む酸化珪素膜を堆積する工程と
、この不純物を含む酸化珪素膜上にエツチングマスクを
形成する工程と、このエツチングマスクをマスクにして
前記不純物を含む酸化珪素膜に等方性ドライエツチング
により除去し前記第２の絶縁膜を露出させた開口部を形
成する工程と、前記エツチングマスクをマスクにして前
記開口部内に残存する前記第２の絶縁膜を異方性ドライ
エツチングすることにより前記トランジスタのソース・
ドレイン領域に至る第１のコンタクト窓を形成する工程
と、前記エツチングマスクを除去した後、前記不純物を
含む酸化珪素膜をフローして平坦化する工程と、前記第
１のコンタクト窓に前記トランジスタのソース・ドレイ
ン領域と接続される第１の導電層を形成する工程と、こ
の第１の導電層上に第３の絶縁膜を形成する工程と、こ
の第３の絶縁膜上に第２のエツチングマスクを形成する
工程と、この第２のエツチングマスクをマスクにして前
記第３の絶縁膜、不純物を含む酸化珪素膜、第２の絶縁
膜を順次異方性エツチングすることにより、前記トラン
ジスタのソース・トレイン領域に至る第２のコンタクト
窓を形成する工程と、前記第２のエツチングマスクを除
去後、前記第２のコンタクト窓に前記トランジスタのソ
ース・トレイン領域と接続される第２の導電層を形成す
る工程とを備えたものである。 ［００２１］本発明の第２の半導体装置の製造方法は、
第１の絶縁膜で被覆されたトランジスタが形成された半
導体基板上に第２の絶縁膜を被着する工程と、この第２
の絶縁膜上に多結晶シリコン膜、不純物を含む酸化珪素
膜を順次堆積する工程と、この不純物を含む酸化珪素膜
上に第１のエツチングマスクを形成する工程と、この第
１のエツチングマスクをマスクにして前記不純物を含む
酸化珪素膜を異方性エツチングにより除去し、前記多結
晶シリコンを露出させた第１の開口部を形成する工程と
、前記第１のエツチングマスクをマスクにして前記第１
の開口部において露出した不純物を含む酸化珪素膜と多
結晶シリコン膜を同時に等方性ドライエツチングするこ
とにより、前記不純物を含む酸化珪素膜に比べ多結晶シ
リコン膜を横方向に大きく後退させる工程と、前記第１
のエツチングマスクをマスクに前記第２の絶縁膜を異方
性ドライエツチングすることにより、前記トランジスタ
のソース・ドレイン領域に至る第１のコンタクト窓を形
成する工程と、前記第１のエツチングマスクを除去した
後、前記不純物を含む酸化珪素膜をフローすることによ
り、前記不純物を含む酸化珪素膜で横方向に大きく後退
した多結晶シリコン膜を覆う工程と、前記第１のコンタ
クト窓に前記トランジスタのソース・ドレイン領域と接
続される第１の導電層を形成する工程と、この記導電層
上に第３の絶縁膜を形成する工程と、この第３の絶縁膜
上に第２のエツチングマスクを形成する工程と、この第
２のエツチングマスクをマスクにして前記第３の絶縁膜
及び不純物を含む酸化珪素膜を異方性エツチングして前
記多結晶シリコンを露出させた第２の開口部を形成する
工程と、露出した前記多結晶シリコンを等方性ドライエ
ツチングにより除去する工程と、前記第２のエツチング
マスクをマスクに前記第２の絶縁膜を異方性ドライエツ
チングすることにより、前記トランジスタのソース・ト
レイン領域に至る第２のコンタクト窓を形成する工程と
、前記第２のエツチングマスクを除去後、前記第２のコ
ンタクト窓内部に第４の絶縁膜によってサイドウオール
を形成する工程と、前記第２のコンタクト窓に前記トラ
ンジスタのソース・ドレイン領域と接続される第２の導
電層を形成する工程とを備えたものである。 ［００２２］
トの形成方法は、第１の絶縁膜で被覆されたトランジス
タが形成された半導体基板上に第２の絶縁膜を被着する
工程と、この第２の絶縁膜上に不純物を含む酸化珪素膜
を堆積する工程と、この不純物を含む酸化珪素膜上にエ
ツチングマスクを形成する工程と、このエツチングマス
クをマスクにして前記不純物を含む酸化珪素膜に等方性
ドライエツチングにより除去し前記第２の絶縁膜を露出
させた開口部を形成する工程と、前記エツチングマスク
をマスクにして前記開口部内に残存する前記第２の絶縁
膜を異方性ドライエツチングすることにより前記トラン
ジスタのソース・ドレイン領域に至るコンタクト窓を形
成する工程と、前記エツチングマスクを除去した後、前
記不純物を含む酸化珪素膜をフローして平坦化する工程
とを備えたものである。 ［００１９］本発明の第２のコンタクトの形成方法は、
第１の絶縁膜で被覆されたトランジスタが形成された半
導体基板上に第２の絶縁膜を被着する工程と、この第２
の絶縁膜上に多結晶シリコン膜、不純物を含む酸化珪素
膜を順次堆積する工程と、この不純物を含む酸化珪素膜
上にエツチングマスクを形成する工程と、このエツチン
グマスクをマスクにして前記不純物を含む酸化珪素膜を
異方性エツチングにより除去し前記多結晶シリコンを露
出させた開口部を形成する工程と、前記エツチングマス
クをマスクにして前記開口部において露出した不純物を
含む酸化珪素膜と多結晶シリコン膜を同時に等方性ドラ
イエツチングすることにより、前記不純物を含む酸化珪
素膜に比べ多結晶シリコン膜を横方向に大きく後退させ
る工程と、前記エツチングマスクをマスクに前記第２の
絶縁膜を異方性ドライエツチングすることにより、前記
トランジスタのソース・トレイン領域に至るコンタクト
窓を形成する工程と、前記エツチングマスクを除去した
後、前記不純物を含む酸化珪素膜をフローすることによ
り、前記不純物を含む酸化珪素膜で横方向に大きく後退
した多結晶シリコン膜を覆う工程とを備えたものである
。 ［００２０１本発明の第１の半導体装置の製造方法は、
第１の絶縁膜で被覆されたトランジスタが形成された半
導体基板上に第２の絶縁膜を被着する工程と、この第２
の絶縁膜上に不純物を含む酸化珪素膜を堆積する工程と
、この不純物を含む酸化珪素膜上にエツチングマスクを
形成する工程と、このエツチングマスクをマスクにして
前記不純物を含む酸化珪素膜に等方性ドライエツチング
により除去し前記第２の絶縁膜を露出させた開口部を形
成する工程と、前記エツチングマスクをマスクにして前
記開口部内に残存する前記第２の絶縁膜を異方性ドライ
エツチングすることにより前記トランジスタのソース・
ドレイン領域に至る第１のコンタクト窓を形成する工程
と、前記エツチングマスクを除去した後、前記不純物を
含む酸化珪素膜をフローして平坦化する工程と、前記第
１のコンタクト窓に前記トランジスタのソース・ドレイ
ン領域と接続される第１の導電層を形成する工程と、こ
の第１の導電層上に第３の絶縁膜を形成する工程と、こ
の第３の絶縁膜上に第２のエツチングマスクを形成する
工程と、この第２のエツチングマスクをマスクにして前
記第３の絶縁膜、不純物を含む酸化珪素膜、第２の絶縁
膜を順次異方性エツチングすることにより、前記トラン
ジスタのソース・トレイン領域に至る第２のコンタクト
窓を形成する工程と、前記第２のエツチングマスクを除
去後、前記第２のコンタクト窓に前記トランジスタのソ
ース・トレイン領域と接続される第２の導電層を形成す
る工程とを備えたものである。 ［００２１］本発明の第２の半導体装置の製造方法は、
第１の絶縁膜で被覆されたトランジスタが形成された半
導体基板上に第２の絶縁膜を被着する工程と、この第２
の絶縁膜上に多結晶シリコン膜、不純物を含む酸化珪素
膜を順次堆積する工程と、この不純物を含む酸化珪素膜
上に第１のエツチングマスクを形成する工程と、この第
１のエツチングマスクをマスクにして前記不純物を含む
酸化珪素膜を異方性エツチングにより除去し、前記多結
晶シリコンを露出させた第１の開口部を形成する工程と
、前記第１のエツチングマスクをマスクにして前記第１
の開口部において露出した不純物を含む酸化珪素膜と多
結晶シリコン膜を同時に等方性ドライエツチングするこ
とにより、前記不純物を含む酸化珪素膜に比べ多結晶シ
リコン膜を横方向に大きく後退させる工程と、前記第１
のエツチングマスクをマスクに前記第２の絶縁膜を異方
性ドライエツチングすることにより、前記トランジスタ
のソース・ドレイン領域に至る第１のコンタクト窓を形
成する工程と、前記第１のエツチングマスクを除去した
後、前記不純物を含む酸化珪素膜をフローすることによ
り、前記不純物を含む酸化珪素膜で横方向に大きく後退
した多結晶シリコン膜を覆う工程と、前記第１のコンタ
クト窓に前記トランジスタのソース・ドレイン領域と接
続される第１の導電層を形成する工程と、この記導電層
上に第３の絶縁膜を形成する工程と、この第３の絶縁膜
上に第２のエツチングマスクを形成する工程と、この第
２のエツチングマスクをマスクにして前記第３の絶縁膜
及び不純物を含む酸化珪素膜を異方性エツチングして前
記多結晶シリコンを露出させた第２の開口部を形成する
工程と、露出した前記多結晶シリコンを等方性ドライエ
ツチングにより除去する工程と、前記第２のエツチング
マスクをマスクに前記第２の絶縁膜を異方性ドライエツ
チングすることにより、前記トランジスタのソース・ト
レイン領域に至る第２のコンタクト窓を形成する工程と
、前記第２のエツチングマスクを除去後、前記第２のコ
ンタクト窓内部に第４の絶縁膜によってサイドウオール
を形成する工程と、前記第２のコンタクト窓に前記トラ
ンジスタのソース・ドレイン領域と接続される第２の導
電層を形成する工程とを備えたものである。 ［００２２］
【作用】本発明の第１のコンタクトの形成方法は、上述
の構成により、コンタクト窓を形成後、熱処理によって
不純物を含む酸化珪素膜をフローさせると、滑らかな開
口を持つコンタクト窓を形成できるため、配線材料のス
テップカバレージが改善され、配線パターンのショート
を起こすことはない。また不純物を含む酸化珪素膜の等
方性エツチングをドライ工程で行うことにより、ウェッ
トエツチングのような横方向へのエツチングによる不純
物を含む酸化珪素膜の膜減りは起こらず、コンタクト面
積を変えることなく、コンタクト上部の不純物を含む酸
化珪素膜の横方向のエツチング量を制御することが可能
で、不純物を含む酸化珪素膜の膜減りによる平坦化不足
が原因となる配線のショートを防止でき、高い歩留りと
信頼性が得られるコンタクト形成方法を実現できる。 ［００２３］また、本発明の第２のコンタクトの形成方
法は、上述の構成により、エツチングストッパーとじて
十分な膜厚の多結晶シリコンを用いても、続く等方性ド
ライエツチングでコンタクト内の多結晶シリコンは完全
に除去され、フローによってＢＰＳＧが多結晶シリコン
をカバーするためショートが発生することはなく、平坦
な層間絶縁膜を形成することができる。 ［００２４］また本発明の第１および第２の半導体装置
の製造方法は、それぞれ本発明の第１および第２のコン
タクトの形成方法を用いている。 ［００２５］
の構成により、コンタクト窓を形成後、熱処理によって
不純物を含む酸化珪素膜をフローさせると、滑らかな開
口を持つコンタクト窓を形成できるため、配線材料のス
テップカバレージが改善され、配線パターンのショート
を起こすことはない。また不純物を含む酸化珪素膜の等
方性エツチングをドライ工程で行うことにより、ウェッ
トエツチングのような横方向へのエツチングによる不純
物を含む酸化珪素膜の膜減りは起こらず、コンタクト面
積を変えることなく、コンタクト上部の不純物を含む酸
化珪素膜の横方向のエツチング量を制御することが可能
で、不純物を含む酸化珪素膜の膜減りによる平坦化不足
が原因となる配線のショートを防止でき、高い歩留りと
信頼性が得られるコンタクト形成方法を実現できる。 ［００２３］また、本発明の第２のコンタクトの形成方
法は、上述の構成により、エツチングストッパーとじて
十分な膜厚の多結晶シリコンを用いても、続く等方性ド
ライエツチングでコンタクト内の多結晶シリコンは完全
に除去され、フローによってＢＰＳＧが多結晶シリコン
をカバーするためショートが発生することはなく、平坦
な層間絶縁膜を形成することができる。 ［００２４］また本発明の第１および第２の半導体装置
の製造方法は、それぞれ本発明の第１および第２のコン
タクトの形成方法を用いている。 ［００２５］
（実施例１）
図１は本発明の第１の実施例におけるコンタクトの形成
方法を示す工程断面図である。以下図１を用いて本実施
例のコンタクトの形成方法をＤＲＡＭの製造方法に適用
した場合について説明する。 ［００２６］図１ａでは、周知の技術を用いて半導体基
板２上にゲート酸化膜１、サイドフォールスペーサ５と
上層膜８からなる第１の絶縁膜（第１のＨＴＯ）が被覆
されたゲート電極４、ソース・ドレイン領域６からなる
ＭＯＳトランジスタを形成する。ここでゲート酸化膜１
、ゲート電極４となる多結晶シリコン膜、第１のＨＴＯ
８の膜厚をそれぞれ１６ｎｍ、２５０ｎｍ、２５０ｎｍ
としている。 ［００２７］２つのＭＯＳトランジスタの各々のゲート
電極４は、互いに０．９μｍ程度離れている。これらの
ゲート電極４に挟まれる領域に位置するソース・ドレイ
ン領域６は、２つのＭｏＳトランジスタに共有される。 ［００２８］図１ｂでは、減圧ＣＶＤ法を用いて、全面
に第２のＨＴＯ９が５０ｎｍ、窒化珪素膜１０が２０ｎ
ｍの２層からなる第２の絶縁膜を堆積し、さらに不純物
を含む酸化珪素膜として第１のＢＰＳＧ膜１１を常圧Ｃ
ＶＤ法を用いて４００ｎｍ堆積した上に、コンタクト形
成のためのエツチングマスクとなるレジストパターン３
を形成する。 ［００２９］次に図１ｃでは、不純物を含む酸化珪素膜
１１を、レジストパターン３をマスクにしてマイクロ波
プラズマエツチング装置により等方性ドライエツチング
を行い開口部２５を形成する。
方法を示す工程断面図である。以下図１を用いて本実施
例のコンタクトの形成方法をＤＲＡＭの製造方法に適用
した場合について説明する。 ［００２６］図１ａでは、周知の技術を用いて半導体基
板２上にゲート酸化膜１、サイドフォールスペーサ５と
上層膜８からなる第１の絶縁膜（第１のＨＴＯ）が被覆
されたゲート電極４、ソース・ドレイン領域６からなる
ＭＯＳトランジスタを形成する。ここでゲート酸化膜１
、ゲート電極４となる多結晶シリコン膜、第１のＨＴＯ
８の膜厚をそれぞれ１６ｎｍ、２５０ｎｍ、２５０ｎｍ
としている。 ［００２７］２つのＭＯＳトランジスタの各々のゲート
電極４は、互いに０．９μｍ程度離れている。これらの
ゲート電極４に挟まれる領域に位置するソース・ドレイ
ン領域６は、２つのＭｏＳトランジスタに共有される。 ［００２８］図１ｂでは、減圧ＣＶＤ法を用いて、全面
に第２のＨＴＯ９が５０ｎｍ、窒化珪素膜１０が２０ｎ
ｍの２層からなる第２の絶縁膜を堆積し、さらに不純物
を含む酸化珪素膜として第１のＢＰＳＧ膜１１を常圧Ｃ
ＶＤ法を用いて４００ｎｍ堆積した上に、コンタクト形
成のためのエツチングマスクとなるレジストパターン３
を形成する。 ［００２９］次に図１ｃでは、不純物を含む酸化珪素膜
１１を、レジストパターン３をマスクにしてマイクロ波
プラズマエツチング装置により等方性ドライエツチング
を行い開口部２５を形成する。
【００３０】第２図に、本実施例に用いたマイクロ波プ
ラズマエチング装置の構成を示す。高真空排気された石
英ペルジャー３１６内の電極３１８上にウェハ３１７を
載置して、ガス導入口３１４よりガスを導入してガス圧
力を設定する。マグネトロン３１２より２．４５ＧＨｚ
のマイクロ波３１３を発生させて前記石英ペルジャー１
６内に導入する。一方、石英ペルジャー３１６の周囲に
設置された二つのソレノイドコイル３１０．３１１によ
り、マイクロ波３１３に垂直な８７５ガウスの磁場を形
成することにより電子サクロトロン共鳴（ＥＣＲ）を発
生させて高密度プラズマを生成する。ウェハ３１７を載
置した電極３１８には、１３．５６ＭＨｚの高周波電源
３１５が接続されており、高周波バイアスを印加するこ
とによりウェハへ入射するイオンのエネルギーを制御す
る。本実施例では、ＳＦ６ガス（流量５０ｓｅｃｍ）を
用いて、ガス圧力１３Ｐａ、マイクロ波パワー２２０ｍ
Ａ、高周波バイアス（ＲＦＯＷ）の条件で、等方性ドラ
イエツチングを行なった。 ［００３１１本発明者は実験により、上記マイクロ波プ
ラズマエツチング装置を用いることによって（１）不純
物を含む酸化珪素膜などの絶縁膜のエッチレートを、不
純物を含まない絶縁膜と比較して相当大きくできること
、及び（２）等方性の絶縁膜エツチングができることを
見いだした。具体的なエツチング速度は、熱処理なしの
ＢＰＳＧでは８００ Ａ／ｍ ｉ ｎ、 ＣＶＤ酸化珪
素膜（ＨＴＯ）で１４０ Ａ／ｍ ｉ ｎ、窒化珪素膜
で３００Ａ／ｍｉｎ、そしてフォトレジストで４００Ａ
／ｍｉｎであった。従ってＢＰＳＧとＨＴＯのエツチン
グレートの比（選択比）は５以上である。 ［００３２］本実施例では等方性ドライエツチングを用
いているので、ＢＰＳＧ膜１１膜上１チレートに比べ窒
化珪素膜１０のエッチレートの方が極めて小さいため、
ＢＰＳＧ膜１１膜上１等方的にエツチングされた開口部
２５を形成できる。また、もし窒化珪素膜１０がこの等
方性ドライエツチングにより除去されても、下地の第１
、第２のＨＴＯ８，９は窒化珪素膜１０よりさらにエツ
チングされにくいので下層のゲート電極４が露出するこ
とはない。 ［００３３］さらに、本実施例ではＢＰＳＧｌｌを常圧
ＣＶＤにより堆積するため、ステップカバレージが悪く
、ゲート電極側壁及びゲート電極間のＢＰＳＧは平坦部
のＢＰＳＧよりも薄くなり、この等方性ドライエツチン
グで容易にエツチングすることが可能である。この時、
等方性ドライエツチングを用いているので、ウェットエ
ツチングのような横方向へのエツチングによるＢＰＳＧ
の膜減りは起こらず、素子の微細化に適している。 ［００３４］続いて図１ｄでは、レジストパターン３を
マスクにして第２のＨＴＯ９、窒化珪素膜１０を異方性
エツチングで除去し、ＭＯＳトランジスタの共用するソ
ース・ドレイン領域６に至るコンタクト窓７を形成する
。この場合、絶縁膜９．１０の膜厚は絶縁膜５の膜厚に
比べ充分薄いため、絶縁膜５がエツチングされてゲート
電極４が露出することはない。 ［００３５］ レジストパターン３を除去後、図１ｅで
は、窒素雰囲気中９００度Ｃ１６０分の熱処理によりＢ
ＰＳＧ膜１１膜上１−して平坦化した後、熱処理によっ
て露出したソース・ドレイン６に生成された酸化膜を再
度異方性ドライエツチングにより除去する。その後、多
結晶シリコン１２ａ及びチタンシリサイド１２ｂよりな
る第１の導電層（ビット線）１２を形成する。このフロ
ーを用いると、コンタクト窓７の形状も上部が広いなめ
らかな形状となり、ビット線配線材料の堆積時のステッ
プカバレージを良好にできる。また、全体的に平坦化さ
れるため、ビット線配線形成工程のレジストパターン形
成及びビット線配線材料のエツチングを容易にし、半導
体装置の歩留まり及び信頼性を向上させる。さらに、第
２のＢＰＳＧＩ３を堆積後、周知の技術を用いて第２の
導電層となるストレージノード１４、容量絶縁膜１５、
プレート電極１６からなる容量を形成してメモリーセル
を完成する。 ［００３６］ ここで、本実施例に於てＢＰＳＧの等方
性エツチングをドライエツチングで行なった理由を説明
する。２つのゲート電極（厚さ０．５ｕｍ）の間隔Ｓと
、ゲート電極間に存在するＢＰＳＧ膜厚Ｔの関係を図３
に示す。 ［００３７１段差間隔ＳがＢＰＳＧ堆積膜厚に比べて充
分広いと、フロー後の段差間のＢＰＳＧ膜厚Ｔは堆積膜
厚とほぼ等しいが、段差間隔Ｓが狭くなるとＢＰＳＧ堆
積膜厚が厚いほど段差間のＢＰＳＧ膜厚Ｔは厚くなり平
坦化されていると言える。従って段差間隔の狭い微細な
素子の場合、上記工程のＢＰＳＧの等方性エツチングを
ウェットエツチングで行なうと、横方向へのエツチング
量が大きく実効的にＢＰＳＧの膜厚が薄くなるため、フ
ロー後に充分な平坦性が得られない。一方、ＢＰＳＧの
等方性エツチングをドライエツチングで行なうとＢＰＳ
Ｇの横方向へのエツチング量が少なく膜減りが少ないの
で、フローにより充分な平坦性が得られる。 ［００３８１図４は１μｍの開口を持つレジストパター
ンをマスクにして等方性エツチングを行ったときの横方
向と縦方向のエツチング量の関係を示したものである。 ［００３９］ ＨＦ ：ＮＨ４Ｆ＝１ ： ２０の混合
液によるウェットエツチングでは横方向のエツチング量
が縦方向の約２．３倍もあり微細化には向かない。一方
、マイクロ波プラズマエツチング装置を用いたエツチン
グでは高周波バイアス（ＲＦ）が０の場合、わずかに横
方向のエツチング量が大きいだけで、５０Ｗ、１００Ｗ
とバイアスを上げるに従って、横方向のエツチング量を
ほとんど変えることなく縦方向のエツチング量を大きく
することができた。これらの条件を用いると、素子が微
細化しても、また第１のＢＰＳＧＩ １の膜厚が厚くな
っても、横方向のエツチング量を抑えて等方性エツチン
グをすることが可能になるため、ＢＰＳＧの膜減りによ
る平坦性の不足に起因する図１０の様なビット線のショ
ートは起こらない。
ラズマエチング装置の構成を示す。高真空排気された石
英ペルジャー３１６内の電極３１８上にウェハ３１７を
載置して、ガス導入口３１４よりガスを導入してガス圧
力を設定する。マグネトロン３１２より２．４５ＧＨｚ
のマイクロ波３１３を発生させて前記石英ペルジャー１
６内に導入する。一方、石英ペルジャー３１６の周囲に
設置された二つのソレノイドコイル３１０．３１１によ
り、マイクロ波３１３に垂直な８７５ガウスの磁場を形
成することにより電子サクロトロン共鳴（ＥＣＲ）を発
生させて高密度プラズマを生成する。ウェハ３１７を載
置した電極３１８には、１３．５６ＭＨｚの高周波電源
３１５が接続されており、高周波バイアスを印加するこ
とによりウェハへ入射するイオンのエネルギーを制御す
る。本実施例では、ＳＦ６ガス（流量５０ｓｅｃｍ）を
用いて、ガス圧力１３Ｐａ、マイクロ波パワー２２０ｍ
Ａ、高周波バイアス（ＲＦＯＷ）の条件で、等方性ドラ
イエツチングを行なった。 ［００３１１本発明者は実験により、上記マイクロ波プ
ラズマエツチング装置を用いることによって（１）不純
物を含む酸化珪素膜などの絶縁膜のエッチレートを、不
純物を含まない絶縁膜と比較して相当大きくできること
、及び（２）等方性の絶縁膜エツチングができることを
見いだした。具体的なエツチング速度は、熱処理なしの
ＢＰＳＧでは８００ Ａ／ｍ ｉ ｎ、 ＣＶＤ酸化珪
素膜（ＨＴＯ）で１４０ Ａ／ｍ ｉ ｎ、窒化珪素膜
で３００Ａ／ｍｉｎ、そしてフォトレジストで４００Ａ
／ｍｉｎであった。従ってＢＰＳＧとＨＴＯのエツチン
グレートの比（選択比）は５以上である。 ［００３２］本実施例では等方性ドライエツチングを用
いているので、ＢＰＳＧ膜１１膜上１チレートに比べ窒
化珪素膜１０のエッチレートの方が極めて小さいため、
ＢＰＳＧ膜１１膜上１等方的にエツチングされた開口部
２５を形成できる。また、もし窒化珪素膜１０がこの等
方性ドライエツチングにより除去されても、下地の第１
、第２のＨＴＯ８，９は窒化珪素膜１０よりさらにエツ
チングされにくいので下層のゲート電極４が露出するこ
とはない。 ［００３３］さらに、本実施例ではＢＰＳＧｌｌを常圧
ＣＶＤにより堆積するため、ステップカバレージが悪く
、ゲート電極側壁及びゲート電極間のＢＰＳＧは平坦部
のＢＰＳＧよりも薄くなり、この等方性ドライエツチン
グで容易にエツチングすることが可能である。この時、
等方性ドライエツチングを用いているので、ウェットエ
ツチングのような横方向へのエツチングによるＢＰＳＧ
の膜減りは起こらず、素子の微細化に適している。 ［００３４］続いて図１ｄでは、レジストパターン３を
マスクにして第２のＨＴＯ９、窒化珪素膜１０を異方性
エツチングで除去し、ＭＯＳトランジスタの共用するソ
ース・ドレイン領域６に至るコンタクト窓７を形成する
。この場合、絶縁膜９．１０の膜厚は絶縁膜５の膜厚に
比べ充分薄いため、絶縁膜５がエツチングされてゲート
電極４が露出することはない。 ［００３５］ レジストパターン３を除去後、図１ｅで
は、窒素雰囲気中９００度Ｃ１６０分の熱処理によりＢ
ＰＳＧ膜１１膜上１−して平坦化した後、熱処理によっ
て露出したソース・ドレイン６に生成された酸化膜を再
度異方性ドライエツチングにより除去する。その後、多
結晶シリコン１２ａ及びチタンシリサイド１２ｂよりな
る第１の導電層（ビット線）１２を形成する。このフロ
ーを用いると、コンタクト窓７の形状も上部が広いなめ
らかな形状となり、ビット線配線材料の堆積時のステッ
プカバレージを良好にできる。また、全体的に平坦化さ
れるため、ビット線配線形成工程のレジストパターン形
成及びビット線配線材料のエツチングを容易にし、半導
体装置の歩留まり及び信頼性を向上させる。さらに、第
２のＢＰＳＧＩ３を堆積後、周知の技術を用いて第２の
導電層となるストレージノード１４、容量絶縁膜１５、
プレート電極１６からなる容量を形成してメモリーセル
を完成する。 ［００３６］ ここで、本実施例に於てＢＰＳＧの等方
性エツチングをドライエツチングで行なった理由を説明
する。２つのゲート電極（厚さ０．５ｕｍ）の間隔Ｓと
、ゲート電極間に存在するＢＰＳＧ膜厚Ｔの関係を図３
に示す。 ［００３７１段差間隔ＳがＢＰＳＧ堆積膜厚に比べて充
分広いと、フロー後の段差間のＢＰＳＧ膜厚Ｔは堆積膜
厚とほぼ等しいが、段差間隔Ｓが狭くなるとＢＰＳＧ堆
積膜厚が厚いほど段差間のＢＰＳＧ膜厚Ｔは厚くなり平
坦化されていると言える。従って段差間隔の狭い微細な
素子の場合、上記工程のＢＰＳＧの等方性エツチングを
ウェットエツチングで行なうと、横方向へのエツチング
量が大きく実効的にＢＰＳＧの膜厚が薄くなるため、フ
ロー後に充分な平坦性が得られない。一方、ＢＰＳＧの
等方性エツチングをドライエツチングで行なうとＢＰＳ
Ｇの横方向へのエツチング量が少なく膜減りが少ないの
で、フローにより充分な平坦性が得られる。 ［００３８１図４は１μｍの開口を持つレジストパター
ンをマスクにして等方性エツチングを行ったときの横方
向と縦方向のエツチング量の関係を示したものである。 ［００３９］ ＨＦ ：ＮＨ４Ｆ＝１ ： ２０の混合
液によるウェットエツチングでは横方向のエツチング量
が縦方向の約２．３倍もあり微細化には向かない。一方
、マイクロ波プラズマエツチング装置を用いたエツチン
グでは高周波バイアス（ＲＦ）が０の場合、わずかに横
方向のエツチング量が大きいだけで、５０Ｗ、１００Ｗ
とバイアスを上げるに従って、横方向のエツチング量を
ほとんど変えることなく縦方向のエツチング量を大きく
することができた。これらの条件を用いると、素子が微
細化しても、また第１のＢＰＳＧＩ １の膜厚が厚くな
っても、横方向のエツチング量を抑えて等方性エツチン
グをすることが可能になるため、ＢＰＳＧの膜減りによ
る平坦性の不足に起因する図１０の様なビット線のショ
ートは起こらない。
【００４０】なお、本明細書に於ける等方性ドライエツ
チングとは、必ずしも横方向のエツチング量と縦方向の
エツチング量との比が正確に等しくなる場合のみを指す
ものではなく、図４に示すように、横方向のエツチング
量よりも縦方向のエツチング量が大きくなるドライエツ
チングを指す。
チングとは、必ずしも横方向のエツチング量と縦方向の
エツチング量との比が正確に等しくなる場合のみを指す
ものではなく、図４に示すように、横方向のエツチング
量よりも縦方向のエツチング量が大きくなるドライエツ
チングを指す。
【００４１】図５ａは本実施例の方法を用いてビット線
コンタクト７を形成後、ビット線１２を形成したときの
平面図である。図５ｂは図５ａ中Ａ−Ａ”の断面図であ
る。なお、図５ａ中Ｂ−Ｂ”の断面図は図１ｅに相当す
る。下地段差がないためにビット線ショートが起こらな
い。 ［００４２］さらに、本実施例における第１のＢＰＳＧ
ｌｌの等方性エツチングは高周波バイアスなしで行った
が、高周波バイアスを印加することにより縦方向のエツ
チングレートと横方向のエツチングレートの比を制御す
ることが可能であり、エツチング形状を制御できる。 ［００４３］図６は、ゲート電極４の間隔が、本実施例
のゲート電極間隔よりも更に縮小したＤＲＡＭの一部断
面を示す。図６ａに示されるゲート電極４量隔は、６０
０ｎｍ程度である。このようにゲート電極４量隔が狭く
なると図６ａのようにゲート電極４間に位置するＢＰＳ
Ｇ膜厚１１の厚さは、他の広い領域上に堆積されたＢＰ
ＳＧ膜１１膜厚１よりも著しく厚くなる。そのため、Ｒ
Ｆ＝０の完全等方性エツチングでエツチングすると、図
６ｂのように横方向へのエツチング量が大きくなってし
まう。そこで、例えばＲＦ＝５０Ｗを印加した条件でエ
ツチングすれば、図６０のように横方向への広がりを抑
えたエツチングが可能となる。この条件の等方性ドライ
エツチング技術によれば、ゲート電極上のＢＰＳＧ膜１
１膜厚１向に過度にエツチングしないので、フロー後の
ＢＰＳＧ膜１１膜面１表面化が実現される。 ［００４４］また、ゲート電極４量隔は縮小しなくても
、ＢＰＳＧＩ １の膜厚がゲート電極４量隔と同程度以
上に厚い場合、図７ａに示すようにゲート電極４間に位
置するＢＰＳＧ膜１１膜厚１は、他の広い領域上に堆積
されたＢＰＳＧ膜１１膜厚１よりも厚くなる。そのため
、ＲＦ＝Ｏの完全等方性エツチングでは図７ｂのように
横方向へのエツチング量は大きくならざるを得ない。 そこで、たとえばＲＦ＝５０Ｗのエツチング条件を用い
ると、図７０のように横方向への広がりが小さなエツチ
ングが可能となる。即ち、段差間がＢＰＳＧで埋まるま
ではＲＦ＝０の完全等方性エツチングを使用できるが、
段差間がＢＰＳＧで埋まった状態では、ＲＦを印加して
縦方向のエツチングレートを高めた条件を使用して横方
向のエツチングを抑制しないと、後の平坦化を十分に行
えない。 ［００４５］ このように、本発明の方法で用いる等方
性ドライエツチング技術によれば、高周波バイアスの大
きさを調節することにより、ゲート電極４間を完全に埋
め込んだＢＰＳＧ膜１１膜厚１下地層が露出するまでエ
ツチングしても、ＢＰＳＧ膜１１膜厚１向エツチング量
を適切に制御できる。 ［００４６］なお、本実施例では、ＢＰＳＧ膜１１膜厚
１たが、不純物がドープされており、フローされ得る酸
化珪素膜（例えば、ＰＳＧ膜）ならば、ＢＰＳＧ膜１１
膜厚１の効果を発揮する。 ［００４７］ （実施例２） 図８は本発明の第２の実施例におけるコンタクトの形成
方法を示す工程断面図である。以下図８を用いて本実施
例のコンタクトの形成方法をＤＲＡＭの製造方法に適用
した場合について説明する。 ［００４８］図８ａにはサイドウオールスペーサ５及び
上層膜８からなる第１の絶縁膜（第１のＨＴＯ）で被覆
されたゲート酸化膜１とゲート電極４よりなるＭＯＳ）
ランジスタが半導体基板２上に形成されている。その後
、その表面に第２の絶縁膜となる第２のＨＴＯ９を５０
ｎｍ及び多結晶シリコン４１を５０ｎｍ、さらに不純物
を含む酸化珪素膜として第１のＢＰＳＧｌｌを４００ｎ
ｍ堆積し、ビット線コンタクト窓開口のエツチングマス
クとなるレジストパターン３を形成する。 ［００４９１次に図８ｂでは、異方性ドライエツチング
によって上記第１のＢＰＳＧＩ １をレジストパターン
３をマスクとしてエツチングすることにより、第１の開
口部２６を形成する。この際ＢＰＳＧ１１のエツチング
レートはその下地の多結晶シリコン４１のエツチングレ
ートよりも充分に大きいため、かなり多量にオーバーエ
ツチングを行っても下地の多結晶シリコン４１がなくな
ることはない。即ち、多結晶シリコン４１はＢＰＳＧｌ
ｌのエツチング時のストッパーの働きをする。この時第
１の開口部２６内の側壁にＢＰＳＧのエツチング残り１
１ａが残存している。 ［００５０１続いて図８ｃでは、第１の実施例で用いた
のと同一の条件で等方性ドライエツチングを行うと、開
口部２６内に残存したＢＰＳＧｌｌｂ及び多結晶シリコ
ン１１が完全にエツチングされる。この時下地の第２の
ＨＴＯ９はエツチングストッパーとして働く。このエツ
チング条件では多結晶シリコンのエツチングレートはＢ
ＰＳＧのそれに比べて大きいため、図８０のように多結
晶シリコンの横方向への入り込みは大きい。一方ＢＰＳ
Ｇｌｌは、最初に異方性ドライエツチングされているた
め、レジストパターン３直下のＢＰＳＧＩ １断面には
異方性ドライエツチング時の側壁保護膜が薄く形成され
ているため横方向のエツチング量は第１の実施例に比べ
てさらに小さくなる。 ［００５１］次に図８ｄでは、レジストパターン３をマ
スクに第２のＨＴＯ９を異方性ドライエツチングにより
除去し、ビット線用の第１のコンタクト窓７を開口する
。このエツチングの際、第２のＨＴＯ９の膜厚は、第１
のＨＴＯ５，８の膜厚より十分薄いため、第１のＨＴＯ
５，８がなくなってゲート電極４が露出することはない
。 ［００５２］その後、図８ｅではレジストパターン３を
除去した後、窒素雰囲気中９００度Ｃ１６０分の熱処理
より第１のＢＰＳＧｌｌをフローして平坦化した後、熱
処理によって露出したソース・ドレイン６に生成された
酸化膜を再度異方性ドライエツチングにより除去する。 その後、多結晶シリコン１２ａ及びチタンシリサイド１
２ｂよりなる第１の導電層（ビット線）１２を形成する
。このフローにより、多結晶シリコン４１は完全にＢＰ
ＳＧに覆われるため、上記多結晶シリコンを介してのビ
ット線同士のショートは起こらない。上記多結晶シリコ
ン４１は後のストレージノード用の第２のコンタクト窓
の開口の時もエツチングストッパーとして働き、第２の
ＢＰＳＧＩ３及び第１のＢＰＳＧをエツチングして開口
部２７を形成後、露出した多結晶シリコン４１を上述の
等方性ドライエツチングで除去すると図８ｅのようにな
る。 ［００５３］さらに図８ｆでは第３のＨＴＯを１１００
ｎ堆積し全面をエッチバックしてＨＴＯサイドウオール
１７を形成してストレージノードコンタクト窓を形成す
ると、上記ＨＴＯサイドウオール１７によってストレー
ジノード１４と多結晶シリコン４１が絶縁されるためシ
ョートは起こらない。その後容量絶縁膜１５、プレート
電極１６を形成してメモリーセルを完成する。 ［００５４］以上のように、本発明によれば、第１のエ
ツチングマスクをマスクにしてＢＰＳＧＩ １と多結晶
シリコン膜４１を同時に等方性ドライエツチングするこ
とにより、ＢＰＳＧｌｌに比べ多結晶シリコン膜４１を
横方向に大きく後退させ、ＢＰＳＧｌｌをフローするこ
とにより、このＢＰＳＧで横方向に大きく後退した多結
晶シリコン膜４１を覆うことにより、多結晶シリコン４
１は完全にＢＰＳＧｌｌに覆われるため上記多結晶シリ
コンを介してのビット線同士のショートは起こらない。 第１のコンタクト窓７の形状も上部が広いなめらかな形
状となり、配線材料の堆積時のステップカバレージを良
好にする。 ［００５５］なお、実施例１，２では等方性ドライエツ
チングをマイクロ波プラズマエツチング装置を用いて行
ったが、ダウンフロータイブのエツチング装置あるいは
、トライオードタイプのエツチング装置を用いても可能
である。 ［００５６］
コンタクト７を形成後、ビット線１２を形成したときの
平面図である。図５ｂは図５ａ中Ａ−Ａ”の断面図であ
る。なお、図５ａ中Ｂ−Ｂ”の断面図は図１ｅに相当す
る。下地段差がないためにビット線ショートが起こらな
い。 ［００４２］さらに、本実施例における第１のＢＰＳＧ
ｌｌの等方性エツチングは高周波バイアスなしで行った
が、高周波バイアスを印加することにより縦方向のエツ
チングレートと横方向のエツチングレートの比を制御す
ることが可能であり、エツチング形状を制御できる。 ［００４３］図６は、ゲート電極４の間隔が、本実施例
のゲート電極間隔よりも更に縮小したＤＲＡＭの一部断
面を示す。図６ａに示されるゲート電極４量隔は、６０
０ｎｍ程度である。このようにゲート電極４量隔が狭く
なると図６ａのようにゲート電極４間に位置するＢＰＳ
Ｇ膜厚１１の厚さは、他の広い領域上に堆積されたＢＰ
ＳＧ膜１１膜厚１よりも著しく厚くなる。そのため、Ｒ
Ｆ＝０の完全等方性エツチングでエツチングすると、図
６ｂのように横方向へのエツチング量が大きくなってし
まう。そこで、例えばＲＦ＝５０Ｗを印加した条件でエ
ツチングすれば、図６０のように横方向への広がりを抑
えたエツチングが可能となる。この条件の等方性ドライ
エツチング技術によれば、ゲート電極上のＢＰＳＧ膜１
１膜厚１向に過度にエツチングしないので、フロー後の
ＢＰＳＧ膜１１膜面１表面化が実現される。 ［００４４］また、ゲート電極４量隔は縮小しなくても
、ＢＰＳＧＩ １の膜厚がゲート電極４量隔と同程度以
上に厚い場合、図７ａに示すようにゲート電極４間に位
置するＢＰＳＧ膜１１膜厚１は、他の広い領域上に堆積
されたＢＰＳＧ膜１１膜厚１よりも厚くなる。そのため
、ＲＦ＝Ｏの完全等方性エツチングでは図７ｂのように
横方向へのエツチング量は大きくならざるを得ない。 そこで、たとえばＲＦ＝５０Ｗのエツチング条件を用い
ると、図７０のように横方向への広がりが小さなエツチ
ングが可能となる。即ち、段差間がＢＰＳＧで埋まるま
ではＲＦ＝０の完全等方性エツチングを使用できるが、
段差間がＢＰＳＧで埋まった状態では、ＲＦを印加して
縦方向のエツチングレートを高めた条件を使用して横方
向のエツチングを抑制しないと、後の平坦化を十分に行
えない。 ［００４５］ このように、本発明の方法で用いる等方
性ドライエツチング技術によれば、高周波バイアスの大
きさを調節することにより、ゲート電極４間を完全に埋
め込んだＢＰＳＧ膜１１膜厚１下地層が露出するまでエ
ツチングしても、ＢＰＳＧ膜１１膜厚１向エツチング量
を適切に制御できる。 ［００４６］なお、本実施例では、ＢＰＳＧ膜１１膜厚
１たが、不純物がドープされており、フローされ得る酸
化珪素膜（例えば、ＰＳＧ膜）ならば、ＢＰＳＧ膜１１
膜厚１の効果を発揮する。 ［００４７］ （実施例２） 図８は本発明の第２の実施例におけるコンタクトの形成
方法を示す工程断面図である。以下図８を用いて本実施
例のコンタクトの形成方法をＤＲＡＭの製造方法に適用
した場合について説明する。 ［００４８］図８ａにはサイドウオールスペーサ５及び
上層膜８からなる第１の絶縁膜（第１のＨＴＯ）で被覆
されたゲート酸化膜１とゲート電極４よりなるＭＯＳ）
ランジスタが半導体基板２上に形成されている。その後
、その表面に第２の絶縁膜となる第２のＨＴＯ９を５０
ｎｍ及び多結晶シリコン４１を５０ｎｍ、さらに不純物
を含む酸化珪素膜として第１のＢＰＳＧｌｌを４００ｎ
ｍ堆積し、ビット線コンタクト窓開口のエツチングマス
クとなるレジストパターン３を形成する。 ［００４９１次に図８ｂでは、異方性ドライエツチング
によって上記第１のＢＰＳＧＩ １をレジストパターン
３をマスクとしてエツチングすることにより、第１の開
口部２６を形成する。この際ＢＰＳＧ１１のエツチング
レートはその下地の多結晶シリコン４１のエツチングレ
ートよりも充分に大きいため、かなり多量にオーバーエ
ツチングを行っても下地の多結晶シリコン４１がなくな
ることはない。即ち、多結晶シリコン４１はＢＰＳＧｌ
ｌのエツチング時のストッパーの働きをする。この時第
１の開口部２６内の側壁にＢＰＳＧのエツチング残り１
１ａが残存している。 ［００５０１続いて図８ｃでは、第１の実施例で用いた
のと同一の条件で等方性ドライエツチングを行うと、開
口部２６内に残存したＢＰＳＧｌｌｂ及び多結晶シリコ
ン１１が完全にエツチングされる。この時下地の第２の
ＨＴＯ９はエツチングストッパーとして働く。このエツ
チング条件では多結晶シリコンのエツチングレートはＢ
ＰＳＧのそれに比べて大きいため、図８０のように多結
晶シリコンの横方向への入り込みは大きい。一方ＢＰＳ
Ｇｌｌは、最初に異方性ドライエツチングされているた
め、レジストパターン３直下のＢＰＳＧＩ １断面には
異方性ドライエツチング時の側壁保護膜が薄く形成され
ているため横方向のエツチング量は第１の実施例に比べ
てさらに小さくなる。 ［００５１］次に図８ｄでは、レジストパターン３をマ
スクに第２のＨＴＯ９を異方性ドライエツチングにより
除去し、ビット線用の第１のコンタクト窓７を開口する
。このエツチングの際、第２のＨＴＯ９の膜厚は、第１
のＨＴＯ５，８の膜厚より十分薄いため、第１のＨＴＯ
５，８がなくなってゲート電極４が露出することはない
。 ［００５２］その後、図８ｅではレジストパターン３を
除去した後、窒素雰囲気中９００度Ｃ１６０分の熱処理
より第１のＢＰＳＧｌｌをフローして平坦化した後、熱
処理によって露出したソース・ドレイン６に生成された
酸化膜を再度異方性ドライエツチングにより除去する。 その後、多結晶シリコン１２ａ及びチタンシリサイド１
２ｂよりなる第１の導電層（ビット線）１２を形成する
。このフローにより、多結晶シリコン４１は完全にＢＰ
ＳＧに覆われるため、上記多結晶シリコンを介してのビ
ット線同士のショートは起こらない。上記多結晶シリコ
ン４１は後のストレージノード用の第２のコンタクト窓
の開口の時もエツチングストッパーとして働き、第２の
ＢＰＳＧＩ３及び第１のＢＰＳＧをエツチングして開口
部２７を形成後、露出した多結晶シリコン４１を上述の
等方性ドライエツチングで除去すると図８ｅのようにな
る。 ［００５３］さらに図８ｆでは第３のＨＴＯを１１００
ｎ堆積し全面をエッチバックしてＨＴＯサイドウオール
１７を形成してストレージノードコンタクト窓を形成す
ると、上記ＨＴＯサイドウオール１７によってストレー
ジノード１４と多結晶シリコン４１が絶縁されるためシ
ョートは起こらない。その後容量絶縁膜１５、プレート
電極１６を形成してメモリーセルを完成する。 ［００５４］以上のように、本発明によれば、第１のエ
ツチングマスクをマスクにしてＢＰＳＧＩ １と多結晶
シリコン膜４１を同時に等方性ドライエツチングするこ
とにより、ＢＰＳＧｌｌに比べ多結晶シリコン膜４１を
横方向に大きく後退させ、ＢＰＳＧｌｌをフローするこ
とにより、このＢＰＳＧで横方向に大きく後退した多結
晶シリコン膜４１を覆うことにより、多結晶シリコン４
１は完全にＢＰＳＧｌｌに覆われるため上記多結晶シリ
コンを介してのビット線同士のショートは起こらない。 第１のコンタクト窓７の形状も上部が広いなめらかな形
状となり、配線材料の堆積時のステップカバレージを良
好にする。 ［００５５］なお、実施例１，２では等方性ドライエツ
チングをマイクロ波プラズマエツチング装置を用いて行
ったが、ダウンフロータイブのエツチング装置あるいは
、トライオードタイプのエツチング装置を用いても可能
である。 ［００５６］
【発明の効果】以上の説明より明らかなように、本発明
によると高密度に集積された半導体装置に於けるコンタ
クト形成工程においても、マスクずれに対して十分に余
裕をもって自己整合的にコンタクトを形成することが可
能である。 ［００５７］また不純物を含む酸化珪素膜の等方性エツ
チングをドライ工程で行うことにより、コンタクト面積
を変えることなく、コンタクト上部の不純物を含む酸化
珪素膜の横方向のエツチング景を制御することが可能で
、不純物を含む酸化珪素膜の膜減りによる平坦化不足が
原因となる配線のショートを防止でき、高い歩留りと信
頼性が得られるコンタクト形成方法を実現した。 ［００５８１更に、不純物を含む酸化珪素膜は、エツチ
ングの後に熱処理によってフローさせるため開口上部が
滑らかに広がったコンタクト窓を形成でき、配線材料の
ステップカバレージを改善でき、信頼性の高いコンタク
トの形成が可能である。
によると高密度に集積された半導体装置に於けるコンタ
クト形成工程においても、マスクずれに対して十分に余
裕をもって自己整合的にコンタクトを形成することが可
能である。 ［００５７］また不純物を含む酸化珪素膜の等方性エツ
チングをドライ工程で行うことにより、コンタクト面積
を変えることなく、コンタクト上部の不純物を含む酸化
珪素膜の横方向のエツチング景を制御することが可能で
、不純物を含む酸化珪素膜の膜減りによる平坦化不足が
原因となる配線のショートを防止でき、高い歩留りと信
頼性が得られるコンタクト形成方法を実現した。 ［００５８１更に、不純物を含む酸化珪素膜は、エツチ
ングの後に熱処理によってフローさせるため開口上部が
滑らかに広がったコンタクト窓を形成でき、配線材料の
ステップカバレージを改善でき、信頼性の高いコンタク
トの形成が可能である。
【図１】本発明の第１の実施例のコンタクトの形成方法
の工程断面図である。
の工程断面図である。
【図２】本発明の実施例に用いたマイクロ波プラズマエ
ツチング装置の構成図である。
ツチング装置の構成図である。
【図３］ ＢＰＳＧ堆積膜厚とフロー後の段差間のＢＰ
ＳＧ膜厚の関係図である。 【図４】本発明の図２のマイクロ波プラズマエツチング
装置を用いた場合のエツチングとウェットエツチングに
おける縦方向及び横方向のＢＰＳＧエツチング量を示す
特性図である。
ＳＧ膜厚の関係図である。 【図４】本発明の図２のマイクロ波プラズマエツチング
装置を用いた場合のエツチングとウェットエツチングに
おける縦方向及び横方向のＢＰＳＧエツチング量を示す
特性図である。
【図５】本発明の第１の実施例のビット線形成後の表面
図及び断面図である。
図及び断面図である。
【図６】ゲート電極間隔が縮小された場合の、等方性ド
ライエツチングによりエツチングされたＢＰＳＧ膜の形
状を示す断面図である。
ライエツチングによりエツチングされたＢＰＳＧ膜の形
状を示す断面図である。
【図７１ ＢＰＳＧ膜が厚い場合の、等方性ドライエツ
チングによりエツチングされたＢＰＳＧ膜の形状を示す
断面図である。 【図８】本発明の第２の実施例のコンタクトの形成方法
の工程断面図である。
チングによりエツチングされたＢＰＳＧ膜の形状を示す
断面図である。 【図８】本発明の第２の実施例のコンタクトの形成方法
の工程断面図である。
【図９】第１の従来技術の工程断面図である。
【図１０】第１の従来技術で形成したビット線コンタク
トのビット線形成後の表面図及び断面図である。
トのビット線形成後の表面図及び断面図である。
【図１１】第２の従来技術の工程断面図である。
【図１２】第２の従来技術のある問題点を示す工程断面
図である。
図である。
【図１３】第２の従来技術の他の問題点を示す工程断面
図である。
図である。
３ レジストパターン
６ ソース・トレイン層
７ コンタクト窓
５．８ 第１の絶縁膜
９．１０ 第２の絶縁膜
１１ 不純物を含む酸化珪素膜
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
Claims (6)
- 【請求項１】第１の絶縁膜で被覆されたトランジスタが
形成された半導体基板上に第２の絶縁膜を被着する工程
と、この第２の絶縁膜上に不純物を含む酸化珪素膜を堆
積する工程と、この不純物を含む酸化珪素膜上にエツチ
ングマスクを形成する工程と、このエツチングマスクを
マスクにして前記不純物を含む酸化珪素膜に等方性ドラ
イエツチングにより除去し前記第２の絶縁膜を露出させ
た開口部を形成する工程と、前記エツチングマスクをマ
スクにして前記開口部内に残存する前記第２の絶縁膜を
異方性ドライエツチングすることにより前記トランジス
タのソース・ドレイン領域に至るコンタクト窓を形成す
る工程と、前記エツチングマスクを除去した後、前記不
純物を含む酸化珪素膜をフローして平坦化する工程とを
備えたコンタクトの形成方法。 - 【請求項２】第２の絶縁膜が酸化珪素膜と窒化珪素膜よ
りなる多層膜であることを特徴とする請求項１記載のコ
ンタクトの形成方法。 - 【請求項３】第１の絶縁膜で被覆されたトランジスタが
形成された半導体基板上に第２の絶縁膜を被着する工程
と、この第２の絶縁膜上に多結晶シリコン膜、不純物を
含む酸化珪素膜を順次堆積する工程と、この不純物を含
む酸化珪素膜上にエツチングマスクを形成する工程と、
このエツチングマスクをマスクにして前記不純物を含む
酸化珪素膜を異方性エツチングにより除去し前記多結晶
シリコンを露出させた開口部を形成する工程と、前記エ
ツチングマスクをマスクにして前記開口部において露出
した不純物を含む酸化珪素膜と多結晶シリコン膜を同時
に等方性ドライエツチングすることにより、前記不純物
を含む酸化珪素膜に比べ多結晶シリコン膜を横方向に大
きく後退させる工程と、前記エツチングマスクをマスク
に前記第２の絶縁膜を異方性ドライエツチングすること
により、前記トランジスタのソース・トレイン領域に至
るコンタクト窓を形成する工程と、前記エツチングマス
クを除去した後、前記不純物を含む酸化珪素膜をフロー
することにより、前記不純物を含む酸化珪素膜で横方向
に大きく後退した多結晶シリコン膜を覆う工程とを備え
たコンタクトの形成方法。 - 【請求項４】等方性ドライエツチングとしては、マイク
ロ波プラズマエツチング装置を用いて高周波電力を調整
することにより行い、エツチング形状を制御することを
特徴とする請求項１または請求項３記載のコンタクトの
形成方法。 - 【請求項５】第１の絶縁膜で被覆されたトランジスタが
形成された半導体基板上に第２の絶縁膜を被着する工程
と、この第２の絶縁膜上に不純物を含む酸化珪素膜を堆
積する工程と、この不純物を含む酸化珪素膜上にエツチ
ングマスクを形成する工程と、このエツチングマスクを
マスクにして前記不純物を含む酸化珪素膜に等方性ドラ
イエツチングにより除去し前記第２の絶縁膜を露出させ
た開口部を形成する工程と、前記エツチングマスクをマ
スクにして前記開口部内に残存する前記第２の絶縁膜を
異方性ドライエツチングすることにより前記トランジス
タのソース・ドレイン領域に至る第１のコンタクト窓を
形成する工程と、前記エツチングマスクを除去した後、
前記不純物を含む酸化珪素膜をフローして平坦化する工
程と、前記第１のコンタクト窓に前記トランジスタのソ
ース・ドレイン領域と接続される第１の導電層を形成す
る工程と、この第１の導電層上に第３の絶縁膜を形成す
る工程と、この第３の絶縁膜上に第２のエツチングマス
クを形成する工程と、この第２のエツチングマスクをマ
スクにして前記第３の絶縁膜、不純物を含む酸化珪素膜
、第２の絶縁膜を順次異方性エツチングすることにより
、前記トランジスタのソース・トレイン領域に至る第２
のコンタクト窓を形成する工程と、前記第２のエツチン
グマスクを除去後、前記第２のコンタクト窓に前記トラ
ンジスタのソース・ドレイン領域と接続される第２の導
電層を形成する工程とを備えた半導体装置の製造方法。 - 【請求項６】第１の絶縁膜で被覆されたトランジスタが
形成された半導体基板上に第２の絶縁膜を被着する工程
と、この第２の絶縁膜上に多結晶シリコン膜、不純物を
含む酸化珪素膜を順次堆積する工程と、この不純物を含
む酸化珪素膜上に第１のエツチングマスクを形成する工
程と、この第１のエツチングマスクをマスクにして前記
不純物を含む酸化珪素膜を異方性エツチングにより除去
し、前記多結晶シリコンを露出させた第１の開口部を形
成する工程と、前記第１のエツチングマスクをマスクに
して前記第１の開口部において露出した不純物を含む酸
化珪素膜と多結晶シリコン膜を同時に等方性ドライエツ
チングすることにより、前記不純物を含む酸化珪素膜に
比べ多結晶シリコン膜を横方向に大きく後退させる工程
と、前記第１のエツチングマスクをマスクに前記第２の
絶縁膜を異方性ドライエツチングすることにより、前記
トランジスタのソース・トレイン領域に至る第１のコン
タクト窓を形成する工程と、前記第１のエツチングマス
クを除去した後、前記不純物を含む酸化珪素膜をフロー
することにより、前記不純物を含む酸化珪素膜で横方向
に大きく後退した多結晶シリコン膜を覆う工程と、前記
第１のコンタクト窓に前記トランジスタのソース・ドレ
イン領域と接続される第１の導電層を形成する工程と、
この記導電層上に第３の絶縁膜を形成する工程と、この
第３の絶縁膜上に第２のエツチングマスクを形成する工
程と、この第２のエツチングマスクをマスクにして前記
第３の絶縁膜及び不純物を含む酸化珪素膜を異方性エツ
チングして前記多結晶シリコンを露出させた第２の開口
部を形成する工程と、露出した前記多結晶シリコンを等
方性ドライエツチングにより除去する工程と、前記第２
のエツチングマスクをマスクに前記第２の絶縁膜を異方
性ドライエツチングすることにより、前記トランジスタ
のソース・ドレイン領域に至る第２のコンタクト窓を形
成する工程と、前記第２のエツチングマスクを除去後、
前記第２のコンタクト窓内部に第４の絶縁膜によってサ
イドウオールを形成する工程と、前記第２のコンタクト
窓に前記トランジスタのソース・ドレイン領域と接続さ
れる第２の導電層を形成する工程とを備えた半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024597A JPH04211120A (ja) | 1990-02-19 | 1991-02-19 | コンタクトの形成方法およびそれを用いた半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-37626 | 1990-02-19 | ||
| JP3762690 | 1990-02-19 | ||
| JP3024597A JPH04211120A (ja) | 1990-02-19 | 1991-02-19 | コンタクトの形成方法およびそれを用いた半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04211120A true JPH04211120A (ja) | 1992-08-03 |
Family
ID=26362145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024597A Pending JPH04211120A (ja) | 1990-02-19 | 1991-02-19 | コンタクトの形成方法およびそれを用いた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04211120A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100426811B1 (ko) * | 2001-07-12 | 2004-04-08 | 삼성전자주식회사 | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 |
| KR100451500B1 (ko) * | 1998-12-28 | 2004-12-08 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| JP2023071588A (ja) * | 2021-11-11 | 2023-05-23 | 台湾積體電路製造股▲ふん▼有限公司 | Ｃｍｏｓイメージセンサおよびその製造方法 |
-
1991
- 1991-02-19 JP JP3024597A patent/JPH04211120A/ja active Pending
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