KR100265357B1 - 반도체장치의콘택홀형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야
반도체 장치 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
SAC공정으로 콘택홀 형성시, 필요 이상으로 큰 콘택홀 측벽 실리콘질화막 스페이서의 폭을 감소시켜, 콘택홀 크기를 충분히 확보할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공함을 그 목적으로 한다.
3. 발명의 해결 방법의 요지
SAC공정으로 콘택홀 형성시, 게이트 전극 패턴의 단차를 따라 형성되는 실리콘질화막을 플라즈마 화학기상증착 방법으로 형성하여 게이트 전극 패턴의 측벽 상에 형성되는 실리콘질화막 스페이서의 폭을 충분히 줄임으로써 콘택홀의 크기를 확보한다.
4. 발명의 중요한 용도
반도체 장치 제조 공정 중 금속 배선 형성 공정에 이용됨.

Description

반도체 장치의 콘택홀 형성 방법{METHOD FOR FORMING CONTACT HOLE OF SEMICONDUCTOR DEVICE}
본 발명은 DRAM(Dynamic Random Access Memory)과 같은 반도체 장치의 제조 공정에 관한 것으로, 특히 콘택홀 형성 방법에 관한 것이다.
일반적으로, 전도막은 소자들 간의 전기적 소통이나 소자들의 상호 연결 기능을 갖는다. 따라서 서로 다른 층에 형성된 전도막을 연결하기 위한 콘택홀 형성 공정은 집적회로의 수율과 신뢰도에 가장 큰 영향을 주는 결정적인 공정이다.
이러한 기능을 하는 전도막의 대표적인 예는 알루미늄(Al)이다. 알루미늄(Al)은 실리콘(Si)과 실리콘 산화막(SiO2)에 대한 접착력이 우수하고, 고농도로 도핑된 확산층(N+, P+)과의 접촉시 양호한 옴 저항 특성을 나타내기 때문에, 반도체 장치의 금속 배선을 위한 금속 콘택의 매립 재료로서 가장 널리 사용된다.
반도체 소자가 고 집적화 되어 가면서 소자들 간의 전기적 연결을 위한 콘택(contact)홀의 크기가 작아진다. 이에 따라 불량한 단차피복성을 갖는 알루미늄은 큰 에스펙트 비를 갖는 콘택홀에 완전히 매립되지 못하고, 매립 불량을 야기한다.
이와 같이 전도 물질이 콘택홀에 매립 불량을 야기하는 문제를 개선하기 위하여 예를 들면, 콘택홀 형성 방법을 개선시킨 소스콘(SOSCON: Sidewall Oxide Spacer Contact)형성 방법을 들 수 있다.
일반적인 소스콘 공정은 다음과 같이 이루어진다. 먼저, 실리콘 기판 상의 층간절연막을 건식식각하여 콘택홀을 형성한다. 콘택홀에 매립되는 알루미늄과 같은 전도 물질의 매립 특성을 향상시키기 위하여 기 형성된 콘택홀 측벽에 산화막 스페이서를 형성한다. 그런데, 이러한 소스콘 공정은 콘택홀 측벽에 형성되는 산화막 스페이서의 폭 만큼 콘택홀의 크기를 줄이고, 이에 크기가 줄어든 콘택홀은 큰 콘택 저항을 나타낸다.
이에 좀더 개선된 콘택홀 형성 방법으로, 절연막을 식각장벽막으로 이용하는 자기 정렬 콘택홀 형성 방법(SAC: Self Align Contact hole)이 사용되고, 이는 마스크의 오정렬에 크게 영향을 받지 않으며, 항상 일정한 위치에 일정한 크기의 콘택홀을 얻을 수 있다.
도1a 내지 도1c는 종래 기술에 따른 자기 정렬 콘택홀 형성 방법을 나타내는 공정 단면도이다.
먼저 도1a에 도시된 바와 같이, 실리콘 기판(11)에 국부 산화막(12)을 형성하여 소자 형성 영역을 지정한다. 이어서 전체 구조 상부에 게이트 산화막(13), 폴리실리콘막(14), 산화막(15)을 차례로 형성하고, 게이트 전극용 마스크를 이용한 식각공정으로 산화막(15), 폴리실리콘막(14) 및 게이트 산화막(13)을 식각하여 게이트 전극을 형성한다. 이어서, 게이트 전극을 이온 주입 장벽으로 하여 실리콘 기판(11)에 접합 영역(16)을 형성하고, LDD구조의 모스 트랜지스터를 형성하기 위한 산화막 스페이서(17)를 게이트 전극의 측벽에 형성하고, LDD 구조 형성을 위한 이온주입 공정을 실시한다. LDD 구조의 모스 트랜지스터를 형성하지 않을 경우에는 산화막 스페이서(17) 형성 과정을 생략할 수 있다.
다음으로 도1b에 도시된 바와 같이, 기 형성된 접합 영역과 후속 공정으로 형성될 실리콘 질화막의 접합 특성을 향상시키기 위한 산화막(18)을 접합 영역(16) 상에 형성한다. 그리고 전체 구조 상부에 실리콘 질화막(19)을 형성한 다음, 그 상부에 평탄화를 위한 층간절연막(20)을 형성한다.
상기 실리콘 질화막(19)은 저압 화학기상증착 방법으로 형성되는데, 저압 화학기상증착 방법으로 형성되는 실리콘 질화막(19)은 증착율이 빠르며, 단차피복성이 우수하여 하부의 단차를 따라 균일한 두께로 증착 된다.
다음으로 도1c에 도시된 바와 같이, 반도체 소자의 비트 라인 콘택이나 전하 저장 전극 콘택 등을 형성하기 위해 층간절연막(20)을 식각 한다. 그리고, 실리콘 질화막(19)을 식각하여 패터닝된 게이트 전극 측벽의 산화막 스페이서(17) 상에 실리콘질화막 스페이서(19A)를 형성한다. 그리고, 접합 영역(16) 위에 형성된 산화막(18)을 식각하여 콘택홀을 형성한다. 도1c에서 도면 부호 "A"는 노출되는 접합 영역의 크기 즉, 콘택홀의 크기를 나타낸다.
전술한 바와 같이, 저압 화학기상증착법으로 형성된 실리콘 질화막(19)은 단차피복성이 좋아 게이트 전극 상부에 일정 두께 이상의 실리콘 질화막(19)을 증착하면 게이트 전극 측벽에도 일정 두께 이상의 실리콘 질화막(19)이 증착되어 실리콘질화막 스페이서(19A)의 폭이 커짐에 따라 일정 크기 이상의 콘택홀을 확보하기 어려운 문제점이 있고, 콘택홀 형성시 콘택홀 지역에 증착된 실리콘 질화막(19)을 제거하면 동시에 게이트 전극 상부의 실리콘 질화막(19)까지 제거되기 때문에 게이트 전극과 콘택홀과의 전기적 절연을 위해서는 게이트 전극 상부에 일정 두께 이상의 절연막(산화막, 15)을 미리 증착해야 하는 필요성이 있다. 또한 웨이퍼의 뒷면에 증착된 실리콘 질화막으로 인해 웨이퍼의 휨현상(warpage)이 발생하여 후속 공정의 어려움을 가져온다.
전술한 바와 같은 문제점을 해결하기 위한 본 발명은, SAC공정을 이용한 콘택홀 형성시 필요 이상으로 크게 형성되는 콘택홀 측벽의 실리콘질화막 스페이서의 폭을 감소시켜, 콘택홀의 크기를 충분히 확보할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공함을 그 목적으로 한다.
도1a 내지 도1c는 종래 기술에 따른 콘택홀 형성 공정 단면도,
도2a 내지 도2c는 본 발명의 일실시예에 따른 콘택홀 형성 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명.
21: 실리콘 기판 26: 접합영역
22: 국부 산화막 27: 산화막 스페이서
23: 게이트 산화막 29: 실리콘질화막
24: 폴리실리콘막 29A: 실리콘질화막 스페이서
25, 28: 산화막 30: 층간절연막
상기와 같은 목적을 달성하기 위한 본 발명은 그 상부가 절연막으로 덮힌 게이트 전극 패턴을 실리콘 기판 상에 형성하는 제1 단계; 상기 게이트 전극 패턴 양단의 상기 실리콘 기판 내에 접합영역을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 플라즈마 화학기상증착법으로 실리콘질화막을 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제4 단계; 콘택홀 영역의 상기 층간절연막을 선택적으로 식각하는 제5 단계; 및 상기 제5 단계 후 노출된 상기 실리콘질화막을 전면식각하여 상기 게이트 전극 패턴 측벽 상에 실리콘질화막 스페이서를 형성하면서 상기 접합영역을 노출시키는 콘택홀을 형성하는 제6 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 그 상부가 절연막으로 덮힌 게이트 전극 패턴을 실리콘 기판 상에 형성하는 제1 단계; 상기 게이트 전극 패턴 양단의 상기 실리콘 기판 내에 접합영역을 형성하는 제2 단계; 상기 접합영역 상에 산화막을 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 플라즈마 화학기상증착법으로 실리콘질화막을 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제5 단계; 콘택홀 영역의 상기 층간절연막을 선택적으로 식각하는 제6 단계; 상기 제6 단계 후 노출된 상기 실리콘질화막을 전면식각하여 상기 게이트 전극 패턴 측벽 상에 실리콘질화막 스페이서를 형성하는 제7 단계; 및 상기 산화막을 식각하여 상기 접합영역을 노출시키는 콘택홀을 형성하는 제8 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2a 내지 도2c는 본 발명의 일실시예에 따른 SAC공정을 이용한 콘택홀 형성 공정 단면도이다.
먼저 도2a에 도시된 바와 같이, 실리콘 기판(21)에 국부 산화막(22)을 형성하여 소자 형성 영역을 정의한다. 이어서, 전체 구조 상부에 게이트 산화막(23), 폴리실리콘막(24) 및 산화막(25)을 차례로 형성하고, 게이트 전극용 마스크를 이용한 식각공정으로 산화막(25), 폴리실리콘막(24), 게이트 산화막(23)을 식각하여 게이트 전극을 형성한다. 이어서, 게이트 전극을 이온 주입 장벽으로 하여 게이트 전극 양단의 실리콘 기판(21)에 접합 영역(26)을 형성하고, LDD 구조의 모스 트랜지스터를 형성하기 위한 산화막 스페이서(27)를 게이트 전극의 측벽에 형성하고, LDD 구조 형성을 위한 이온주입 공정을 실시한다. LDD 구조의 모스 트랜지스터를 형성하지 않을 경우에는 산화막 스페이서(27) 형성 과정을 생략할 수 있다.
다음으로 도2b에 도시된 바와 같이, 기 형성된 접합 영역(26)과 후속 공정으로 형성될 실리콘질화막의 접합 특성을 향상시키기 위한 산화막(28)을 접합 영역(26) 상에 형성한다. 상기 산화막(28) 형성 과정은 생략될 수도 있다.
이어서, 전체 구조 상부에 실리콘 질화막(29)을 형성하고, 그 상부에 평탄화를 위한 층간절연막(30)을 형성한다. 여기서 실리콘 질화막(29)은 플라즈마 화학기상증착 방법으로 형성되며, 이와 같이 플라즈마 화학기상증착법으로 형성되는 실리콘 질화막(29)은 단차피복성이 낮아 게이트 전극 상부에 형성되는 실리콘 질화막(29)의 두께가 게이트 전극 측벽 상에 형성되는 실리콘 질화막(29)의 두께보다 상대적으로 두껍게 형성된다. 이러한 실리콘 질화막(29) 형성 공정은 300℃의 온도와, 0.3토르의 압력에서 이루어지며, 아르곤 또는 질소 내에 희석되어 있는 실란(SiH4)과 암모니아(NH3)를 포함하는 가스 분위기에서 진행된다.
다음으로 도2c에 도시된 바와 같이, 반도체 소자의 비트 라인 콘택이나, 전하 저장 전극 콘택 등을 형성하기 위하여 층간절연막(30)을 선택적으로 식각한다. 그리고, 노출된 실리콘 질화막(29)을 전면식각하여 패터닝된 게이트 전극 측벽의 산화막 스페이서(27) 상에 실리콘 질화막 스페이서(29A)를 형성한다.
그리고, 접합 영역(26) 상에 형성된 산화막(28)을 식각하여 콘택홀을 형성한다. 여기서 도면 부호 "B"는 노출되는 접합 영역의 크기 즉, 콘택홀의 크기를 나타낸다.
전술한 바와 같이 이루어지는 본 발명은, 플라즈마 화학기상증착 방법으로 형성되는 실리콘 질화막(29)이 나타내는 불량한 단차피복성에 따라 패터닝된 게이트 전극 측벽 상에 형성되는 실리콘 질화막이 게이트 전극의 상부에 형성되는 실리콘 질화막보다 상대적으로 얇게 형성되는 것을 이용하여, 실리콘 질화막 스페이서(29A)의 폭을 감소시킴으로써 콘택홀 크기를 보다 확장시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, SAC공정을 이용하는 콘택홀 형성시 게이트 전극 측벽 상에 형성되어 스페이서를 이루는 실리콘질화막을 종래의 저압 화학기상증착 방법 대신 플라즈마 화학기상증착 방법으로 형성하여, 게이트 전극 상부에는 충분한 두께의 실리콘 질화막을 형성하고 게이트 전극의 측벽 상에는 단락 되지 않을 정도의 얇은 실리콘 질화막을 형성함으로써 실리콘질화막 스페이서의 폭을 감소시킨다. 이에 의해 콘택홀의 크기를 충분히 확보할 수 있고, 게이트 전극의 절연을 위해 게이트 전극 상부에 형성되는 절연막의 두께를 감소시킬 수 있고, 결과적으로 소자의 단차를 줄인다. 또한 플라즈마 화학기상증착법으로 실리콘 질화막을 형성함으로써 웨이퍼의 휨현상을 방지할 수 있다.

Claims (2)

  1. 그 상부가 절연막으로 덮힌 게이트 전극 패턴을 실리콘 기판 상에 형성하는 제1 단계;
    상기 게이트 전극 패턴 양단의 상기 실리콘 기판 내에 접합영역을 형성하는 제2 단계;
    상기 제2 단계가 완료된 전체 구조 상에 플라즈마 화학기상증착법으로 실리콘질화막을 형성하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제4 단계;
    콘택홀 영역의 상기 층간절연막을 선택적으로 식각하는 제5 단계; 및
    상기 제5 단계 후 노출된 상기 실리콘질화막을 전면식각하여 상기 게이트 전극 패턴 측벽 상에 실리콘질화막 스페이서를 형성하면서 상기 접합영역을 노출시키는 콘택홀을 형성하는 제6 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 그 상부가 절연막으로 덮힌 게이트 전극 패턴을 실리콘 기판 상에 형성하는 제1 단계;
    상기 게이트 전극 패턴 양단의 상기 실리콘 기판 내에 접합영역을 형성하는 제2 단계;
    상기 접합영역 상에 산화막을 형성하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 상에 플라즈마 화학기상증착법으로 실리콘질화막을 형성하는 제4 단계;
    상기 제4 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제5 단계;
    콘택홀 영역의 상기 층간절연막을 선택적으로 식각하는 제6 단계;
    상기 제6 단계 후 노출된 상기 실리콘질화막을 전면식각하여 상기 게이트 전극 패턴 측벽 상에 실리콘질화막 스페이서를 형성하는 제7 단계; 및
    상기 산화막을 식각하여 상기 접합영역을 노출시키는 콘택홀을 형성하는 제8 단계
    를 포함하는 반도체 장치 제조 방법.
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