KR100231732B1 - 반도체 소자의 전하저장전극 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 콘택 홀내에 폴리실리콘을 매립시킨 후 상부에 증착될 금속과의 상호 확산을 방지하기 위하여 상기 폴리실리콘상에 용융점이 높으며 금속 상호간의 확산이 방지되는 금속을 증착하므로써 도전 특성의 저하가 방지되며 유효 표면적의 증가되어 캐패시터의 정전용량이 증가될 수 있는 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.

Description

반도체 소자의 전하저장전극 형성 방법
제1a도 내지 제1c도는 종래 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도.
제2a도 내지 제2d도는 본 발명에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 12 : 접합부
3 및 13 :절연층 4 및 14 : 폴리실리콘층
5 : 금속층 6 : 실리사이드
15 : 제1금속 16 : 제2금속층
17 : 제3금속 스페이서
본 발명은 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 특히 폴리실리콘과 금속의 접촉으로 인해 발생되는 도전 특성의 저하를 방지할 수 있도록 한 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 소자가 고집적화됨에 따라 메모리 셀(Memory Cell)의 면적은 급격하게 축소된다.
그러나 소자의 동작을 위해서는 단위 셀당 일정량 이상의 정전용량(Capacitance)이 반드시 확보되어야 하기 때문에 셀의 동작에 필요한 정전용량을 그대로 유지시키면서 그 캐패시터(Capacitor)가 차지하는 칩(Chip)상의 면적을 최소화시키는 기술이 필요하다.
그러므로 일정수준 이상의 정전용량을 확보하기 위한 고도의 공정기술 개발과 소자의 신뢰성 확보가 큰 문제점으로 대두되는데, 그러면 종래 반도체 소자의 전하저장전극 형성 방법을 제1a도 내지 제1c도를 통해 설명하면 다음과 같다.
제1a도 내지 제1c도는 종래 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도이다.
제1a도를 참조하면, 접합부(2)가 형성된 실리콘 기판(1) 상부에 절연층(3)을 형성한 후 접합부(2)가 노출되도록 절연층(3)을 패터닝하여 콘택 홀(Contact Hole)을 형성한다.
그리고 콘택 홀이 매립되도록 전체 구조 상부에 폴리실리콘(4)을 증착한다.
제1b도는 절연층(3)이 노출되는 시점까지 폴리실리콘(4)을 전면식각하여 콘택 홀내에만 폴리실리콘(4)이 잔류되도록 한 후 전체 상부면에 금속층(5)을 형성한 상태의 단면도이다.
금속층(5)은 RuO₂막을 증착하여 형성한다.
제1c도는 금속층(5)을 패터닝하므로써 콘택 홀에 매립된 폴리실리콘(4)과 패터닝된 금속층(5)으로 이루어진 전하저장전극이 형성된 상태의 단면도이다.
그런데 상기와 같이 형성된 전하저장전극은 유효 표면적이 적기 때문에 고집적 메모리 소자의 동작에 필요한 정전용량을 얻기 어려운 단점이 있다.
또한, 후속 열처리를 거치는 경우 제1c도에 도시된 바와 같이 폴리실리콘(4)과 금속층(5)의 계면에 RuSi계의 실리사이드층(6)이 형성되며, 폴리실리콘(4)에 함유된 도펀트(Dopant)가 금속층(5)으로 확산된다.
이로 인해 금속층(5)의 질이 열화되어 도전 특성이 저하된다.
따라서, 본 발명은 콘택 홀내에 폴리실리콘을 매립시킨 후 폴리실리콘상에 용융점이 높으며 금속 상호간의 확산이 방지되는 금속을 증착하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 전자저장전극 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 접합부가 형성된 실리콘 기판 상부 에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀내에 폴리실리콘을 매립시킨 후 상기 폴리실리콘상에 텅스텐을 증착하는 단계와, 전체 상부면에 RuO₂또는 Ru과 RuO₂이 혼합된 금속중 어느 하나를 증착하여 금속층을 형성한 후 패터닝하는 단계와, 상기 패터닝된 금속층 양측벽에 RuO₂로 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2d도는 본 발명에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도이다.
제2a도를 참조하면, 접합부(12)가 형성된 실리콘 기판(11) 상부에 절연층(13)을 형성한 후 접합부(12)가 노출되도록 절연층(13)을 패터닝하여 콘택 홀을 형성한다.
그리고 콘택 홀이 매립되도록 전체 상부면에 폴리실리콘(14)을 증착한다.
제2b도를 참조하면, 절연층(13)이 노출되는 시점까지 폴리실리콘(14)을 전면식각하여 콘택 홀내에만 폴리실리콘(14)이 잔류되도록 한다.
선택적 증착 방법을 이용하여 잔류된 폴리실리콘(14)상에만 제1금속(15)을 300 내지 1000Å의 두께로 증착한다.
제1금속(15)으로는 텅스텐(W)을 사용하는데, 텅스텐(W)은 용융점이 높기 때문에 고온의 열처리후에도 안정된 특성이 유지될 수 있고 금속 상호간의 확산이 방지된다.
또한 텅스텐(W)은 250 내지 400℃의 온도 및 1 내지 500 Torr의 압력조건을 유지하는 화학기상증착(CVD) 반응로에서 WF6와 SiH₄가스의 반응을 이용하여 증착한다.
제2c도는 스퍼터링(Sputtering) 방법으로 전체 상부면에 제2금속(16)을 1500 내지 5000Å의 두께로 증착한 상태의 단면도이다.
폴리실리콘(14)상에 증착된 제1금속(15)으로 인해 제2금속(16)의 층덮힘이 향상되고 제2금속(16) 표면에 굴곡이 형성된다.
이때 제2금속(16)으로는 RuO2또는 Ru과 RuO2이 혼합된 금속을 사용하는데, RuO2은 증착시 Ru을 타겟(Target)으로 하고 소오스(Source) 가스로는 산소(O2), 질소(N2) 및 아르곤(Ar) 가스를 이용한다.
제2d도를 참조하면, 제2금속(16)을 패터닝한 후 화학기상증착(CVD) 방법으로 전체 상부면에 제3금속을 1000 내지 2000Å의 두께로 증착한다.
반응성 이온 식각(Reactive Ion Etch) 방법으로 제3금속을 전면식각하여 패터닝된 제2금속(16)의 양측벽에 제3금속 스페이서(17)를 형성하므로써 전하저장전극이 형성된다.
제3금속으로는 RuO2을 사용한다.
상술한 바와 같이 본 발명에 의하면 콘택 홀내에 폴리실리콘을 매립시킨 후 상부에 증착될 금속과의 상호 확산을 방지하기 위하여 상기 폴리실리콘상에 용융점이 높으며 금속 상호간의 확산이 방지되는 금속을 증착하므로써 도전 특성의 저하가 방지되며 유효 표면적의 증가되어 캐패시터의 정전용량이 증가될 수 있는 탁월한 효과가 있다.

Claims (6)

  1. 접합부가 형성된 실리콘 기판 상부에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀내에 폴리실리콘을 매립시킨 후 상기 폴리실리콘상에 텅스텐을 증착하는 단계와, 전체 상부면에 Ru과 RuO2이 혼합된 금속을 증착한 후 패터닝하는 단계와, 상기 패터닝된 금속층 양측벽에 RuO2로 스페이서를 형성하는 단계로 이루어 지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  2. 제1항에 있어서, 상기 텅스텐은 선택적 증착방법에 의해 300 내지 1000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 전하저장 전극 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 텅스텐(W)은 250 내지 400℃의 온도 및 1 내지 500 Torr의 압력 조건하에서 WF6와 SiH4가스의 반응에 의해 증착되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  4. 제1항에 있어서, 상기 Ru과 RuO2이 혼합된 금속은 스퍼터링 방법에 의해 1500 내지 5000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  5. 제1항에 있어서, 상기 Ru과 RuO2이 혼합된 금속 대신에 RuO2를 스퍼터링 방법에 의해 1500 내지 5000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
  6. 제5항에 있어서, 상기 RuO2은 Ru 타겟과 산소(O2), 질소(N2) 및 아르곤(Ar) 가스에 의해 증착되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
KR1019960024943A 1996-06-28 1996-06-28 반도체 소자의 전하저장전극 형성 방법 KR100231732B1 (ko)

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* Cited by examiner, † Cited by third party
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US504041A (en) * 1893-08-29 Wrench
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture

Patent Citations (2)

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