KR20010061789A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR20010061789A
KR20010061789A KR1019990064331A KR19990064331A KR20010061789A KR 20010061789 A KR20010061789 A KR 20010061789A KR 1019990064331 A KR1019990064331 A KR 1019990064331A KR 19990064331 A KR19990064331 A KR 19990064331A KR 20010061789 A KR20010061789 A KR 20010061789A
Authority
KR
South Korea
Prior art keywords
tungsten
film
tungsten nitride
forming
nitride film
Prior art date
Application number
KR1019990064331A
Other languages
English (en)
Other versions
KR100499401B1 (ko
Inventor
서유석
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR10-1999-0064331A priority Critical patent/KR100499401B1/ko
Publication of KR20010061789A publication Critical patent/KR20010061789A/ko
Application granted granted Critical
Publication of KR100499401B1 publication Critical patent/KR100499401B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 콘택 저항 및 누설전류의 발생을 감소시킴과 동시에, 공정 단순화를 얻을 수 있는 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 금속배선 형성방법은, 하부 패턴이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 전면 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여, 상기 반도체 기판의 일부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 내벽 및 상기 절연막 상에 화학기상증착 공정으로 비정질의 텅스텐 질화막을 형성하는 단계; 상기 콘택홀이 완전히 매립될 정도의 충분한 두께로, 상기 비정질의 텅스텐 질화막 상에 화학기상증착 공정으로 텅스텐막을 형성하는 단계; 상기 결과물을 급속열처리하여, 상기 반도체 기판과 상기 비정질의 텅스텐 질화막의 경계면에 텅스텐 실리사이드막과 결정질의 텅스텐 질화막의 적층막을 형성하는 단계; 및 상기 텅스텐막과 비정질의 텅스텐 질화막을 패터닝하여 금속배선을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL INTERCONNECTION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 콘택 저항 및 누설전류의 발생을 감소시킴과 동시에, 공정 단순화를 얻을 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
주지된 바와 같이, 금속배선의 재질로서는 알루미늄막 또는 텅스텐막이 주로 사용되어 왔다. 특히, 화학기상증착 공정으로 증착되는 텅스텐막은 층 덮힘 특성 및 매립 특성이 우수할 뿐만 아니라, 낮은 비저항을 갖기 때문에, 고집적 소자의 제조에 많이 이용되고 있다.
도 1은 종래 기술에 따라 형성된 금속배선을 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.
먼저, 트랜지스터와 같은 하부 패턴(도시안됨)이 형성된 반도체 기판(1)의 전면 상에 절연막(2)을 형성한 상태에서, 상기 절연막(2)의 소정 부분을 선택적으로 식각하여 상기 반도체 기판(1)의 일부분, 예를들어, 접합 영역을 노출시키는 콘택홀(3)을 형성한다.
그런다음, 상기 절연막과 후속에서 증착될 텅스텐막간의 접착성을 향상시킴과 동시에, 텅스텐 원자가 기판 실리콘과 반응되는 것을 방지하기 위하여, 상기 콘택홀(3)의 내벽 및 절연막(2) 상에 스퍼터링 공정으로 Ti/TiN의 적층 구조로 이루어진 접착층(4)을 증착하고, 이어서, 급속열처리를 수행한다.
이어서, WF6를 SiH4또는 수소 가스로 환원시키는 화학기상증착 공정을 수행하여 상기 콘택홀(3)이 완전히 매립될 정도의 충분한 두께로 텅스텐막을 증착한다.
이후, 공지된 포토리소그라피 공정으로 상기 텅스텐막을 패터닝하여, 텅스텐 재질의 금속배선(5)을 형성한다.
그러나, 상기와 같은 종래 기술에 따른 금속배선 형성방법은, 급속열처리가 수행되는 동안 Ti/TiN의 접착층과 기판 실리콘간의 반응이 일어남으로써, 도 1에 도시된 바와 같이, 그 계면에서 티타늄 실리사이드(6)가 형성되는데, 상기 티타늄 실리사이드(6)는 P+콘택 저항을 낮추는 효과를 나타내기는 하지만, 소자의 집적도 증가에 기인하여 접합 깊이가 감소됨에 따라, 오히려, 누설 전류를 증가시키는 요인으로 작용하게 되므로, 결과적으로, 소자의 전기적 특성을 저하시키게 되는 문제점이 있다.
또한, 상기 Ti/TiN 재질의 접착층은, 전술한 바와 같이, 스퍼터링 공정에 의해 형성되기 때문에, 층 덮힘 특성이 불량하고, 이러한 층 덮힘 특성이 불량은 고집적 소자로 갈수록 더욱 심화되어, 결국, 콘택홀의 저면에서 WF6의 침투에 의한 접합 영역의 파괴를 초래하게 되는 문제점이 있다.
게다가, 종래의 금속배선 형성방법은 접착층 증착 공정과 급속열처리 공정 및 텅스텐 증착 공정 및 텅스텐 및 접착층의 패터닝 공정으로 이루어지기 때문에, 공정 시간이 많이 소요되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 접합 영역의 특성 열화를 방지함과 동시에, 콘택 저항 및 누설 전류를 감소시키고, 그리고, 공정 단순화를 얻을 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데, 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 금속배선 형성방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 절연막
13 : 콘택홀 14 : 비정질 텅스텐 질화막
15 : 텅스텐막 16 : 텅스텐 실리사이드막
17 : 결정질 텅스텐 질화막 20 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 형성방법은, 하부 패턴이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 전면 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여, 상기 반도체 기판의 일부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 내벽 및 상기 절연막 상에 화학기상증착 공정으로 비정질의 텅스텐 질화막을 형성하는 단계; 상기 콘택홀이 완전히 매립될 정도의 충분한 두께로, 상기 비정질의 텅스텐 질화막 상에 화학기상증착 공정으로 텅스텐막을 형성하는 단계; 상기 결과물을 급속열처리하여, 상기 반도체 기판과 상기 비정질의 텅스텐 질화막의 경계면에 텅스텐 실리사이드막과 결정질의 텅스텐 질화막의 적층막을 형성하는 단계; 및 상기 텅스텐막과 비정질의 텅스텐 질화막을 패터닝하여 금속배선을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 접착층의 재질로서 비정질의 텅스텐 질화막을 형성한 후, 후속의 급속열처리 공정을 통해 접합 계면에 균일한 두께의 텅스텐 실리사이드막을 형성함과 동시에, 그 상부에 확산 방지 능력이 우수한 결정 텅스텐 질화막을 형성시키기 때문에, 콘택 저항 및 누설 전류의 발생을 감소시킬 수 있고, 아울러, 접합 영역의 파괴가 일어나는 것을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 트랜지스터와 같은 하부 패턴(도시안됨)이형성된 반도체 기판(11)의 전면 상에 절연막(12)을 형성하고, 이어서, 상기 절연막(12)의 소정 부분을 선택적으로 식각하여, 상기 반도체 기판(11)의 일부분, 예를들어, 접합 영역을 노출시키는 콘택홀(13)을 형성한다. 그런다음, 상기 콘택홀(13)에 대한 크리닝(cleaning) 공정을 수행한 후, 상기 콘택홀(13)의 내벽 및 상기 절연막(12) 상에 화학기상증착 공정으로 비정질의 텅스텐 질화막(WNX: 14)을 증착한다. 여기서, 상기 비정질의 텅스텐 질화막은 50 내지 1,000Å 두께로 증착하며, 특히, 텅스텐에 대한 질화막의 몰비는 0.3 내지 0.9로 함이 바람직하다.
그 다음, 도 2b에 도시된 바와 같이, 상기 콘택홀(13)이 완전히 매립될 정도의 충분한 두께, 예를들어, 1,000 내지 10,000Å 두께로 상기 비정질의 텅스텐 질화막(14) 상에 화학기상증착 공정으로 텅스텐막(15)을 증착한다. 이때, 상기 텅스텐막(15)의 증착과, 이전 단계에서의 상기 비정질의 텅스텐 질화막(14)의 증착은 동일한 증착 챔버 내에서 순차적으로 수행함이 바람직하다.
다음으로, 도 2c에 도시된 바와 같이, 상기 결과물에 대해 질소, 또는, 질소와 수소 분위기 및 600 내지 900℃ 온도에서 급속열처리 공정을 수행한다. 이때, 상기 급속열처리가 수행되는 것에 의해, 비정질의 텅스텐 질화막(14)과 반도체 기판(11)의 경계면에서는 상기 비정질의 텅스텐 질화막(14) 내에 함유된 여유 텅스텐과 기판 실리콘이 반응되어 텅스텐 실리사이드막(16)이 형성되며, 상기 텅스텐 실리사이드막(16) 상에는 결정질의 텅스텐막(WN : 17)이 형성된다.
여기서, 상기 텅스텐 실리사이드막(16)은 500Å 이하의 두께로 균일하게 형성되며, 이에 따라, 접합 영역에서의 누설 전류는 감소된다. 또한, 상기 결정질의 텅스텐 질화막(17)은 확산 방지 특성이 우수하기 때문에, 텅스텐막(15)의 증착시에 사용된 WF6가스의 플루오르기(F)와 기판 실리콘간의 반응 및 텅스텐막의 텅스텐과 기판 실리콘간의 반응이 방지된다.
따라서, 확산 방지 능력이 우수한 결정질의 텅스텐 질화막(17)과 얇고 균일한 텅스텐 실리사이드막(16)의 형성이 이루어짐으로써, 콘택 저항과 누설 전류의 발생이 최소화되고, 이 결과로, 양호한 소자 특성을 얻을 수 있게 된다.
이후, 도 2d에 도시된 바와 같이, 상기 텅스텐막(14)과 비정질의 텅스텐 질화막(14)을 공지된 포토리소그라피 공정으로 패터닝하여, 금속배선(20)을 형성한다.
이상에서와 같이, 본 발명은 비정질의 텅스텐 질화막과 텅스텐막을 적층시킨 후, 급속열처리를 통해 반도체 기판과의 접합 계면에서 균일한 두께의 텅스텐 실리사이드막과 확산 방지 능력이 우수한 결정질 텅스텐 질화막을 형성시키기 때문에, 콘택 저항 및 누설 준류의 발생을 최소화시킬 수 있으며, 이에 따라, 소자 특성 및 신뢰성을 향상시킬 수 있다.
또한, 하나의 챔버 내에서 텅스텐 질화막과 텅스텐막을 연속적으로 증착하기 때문에, 종래 보다 공정 단순화를 얻을 수 있으며, 이에 따라, 공정 비용을 절감할 수 있으며, 아울러, 공정 시간을 단축시킬 수 있는 것에 기인하여 생산성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (7)

  1. 하부 패턴이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 전면 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여, 상기 반도체 기판의 일부분을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 내벽 및 상기 절연막 상에 화학기상증착 공정으로 비정질의 텅스텐 질화막을 형성하는 단계;
    상기 콘택홀이 완전히 매립될 정도의 충분한 두께로, 상기 비정질의 텅스텐 질화막 상에 화학기상증착 공정으로 텅스텐막을 형성하는 단계;
    상기 결과물을 급속열처리하여, 상기 반도체 기판과 상기 비정질의 텅스텐 질화막의 경계면에 텅스텐 실리사이드막과 결정질의 텅스텐 질화막의 적층막을 형성하는 단계; 및
    상기 텅스텐막과 비정질의 텅스텐 질화막을 패터닝하여 금속배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금소배선 형성방법.
  2. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계와 상기 비정질의 텅스텐 질화막을 형성하는 단계 사이에, 상기 콘택홀에 대한 클리닝 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 비정질의 텅스텐 질화막은 50 내지 1,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금소배선 형성방법.
  4. 제 1 항에 있어서, 상기 비정질의 텅스텐 질화막은, 텅스텐에 대한 질화막의 몰비가 0.3 내지 0.9인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서, 상기 텅스텐막은 1,000 내지 10,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서, 상기 비정질의 텅스텐 질화막을 형성하는 단계와 상기 텅스텐막을 형성하는 단계는,
    동일한 챔버 내에서 순차적으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서, 상기 급속열처리는,
    질소, 또는, 질소와 수소 분위기 및 600 내지 900℃에서 10 내지 10,000초 동안 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
KR10-1999-0064331A 1999-12-29 1999-12-29 반도체 소자의 금속배선 형성방법 KR100499401B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0064331A KR100499401B1 (ko) 1999-12-29 1999-12-29 반도체 소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0064331A KR100499401B1 (ko) 1999-12-29 1999-12-29 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR20010061789A true KR20010061789A (ko) 2001-07-07
KR100499401B1 KR100499401B1 (ko) 2005-07-07

Family

ID=19631630

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0064331A KR100499401B1 (ko) 1999-12-29 1999-12-29 반도체 소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR100499401B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759248B2 (en) 2005-10-24 2010-07-20 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR101027337B1 (ko) * 2004-06-30 2011-04-11 주식회사 하이닉스반도체 텅스텐막을 포함하는 반도체 소자의 도전패턴 형성 방법
CN108807163A (zh) * 2017-06-05 2018-11-13 长鑫存储技术有限公司 一种半导体器件结构及其制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101027337B1 (ko) * 2004-06-30 2011-04-11 주식회사 하이닉스반도체 텅스텐막을 포함하는 반도체 소자의 도전패턴 형성 방법
US7759248B2 (en) 2005-10-24 2010-07-20 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
CN108807163A (zh) * 2017-06-05 2018-11-13 长鑫存储技术有限公司 一种半导体器件结构及其制备方法

Also Published As

Publication number Publication date
KR100499401B1 (ko) 2005-07-07

Similar Documents

Publication Publication Date Title
KR100546943B1 (ko) 반도체장치형성방법
KR100220935B1 (ko) 메탈 콘택 형성방법
KR20050019469A (ko) 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비
US6114242A (en) MOCVD molybdenum nitride diffusion barrier for Cu metallization
JPH09237838A (ja) 金属配線構造及びその形成方法
JP3175721B2 (ja) 半導体装置の製造方法
JP4168397B2 (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
US6888252B2 (en) Method of forming a conductive contact
US8008774B2 (en) Multi-layer metal wiring of semiconductor device preventing mutual metal diffusion between metal wirings and method for forming the same
KR100499401B1 (ko) 반도체 소자의 금속배선 형성방법
KR20040047503A (ko) 알루미늄 금속 배선 형성방법
KR100477813B1 (ko) 반도체장치의텅스텐금속배선형성방법
KR19980060526A (ko) 반도체 소자의 금속 배선 형성방법
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR100543653B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100431325B1 (ko) 적층된 에스아이엔을 이용한 구리확산방지막 형성방법
KR940011732B1 (ko) 반도체장치의 제조방법
KR100406562B1 (ko) 금속배선형성방법
KR100275331B1 (ko) 반도체소자의금속배선형성방법
KR100447232B1 (ko) 듀얼 다머신 구조의 금속 배선 형성 방법
KR20010011307A (ko) 지르코늄다이보라이드 확산방지막을 이용한 반도체 소자의 금속배선 형성 방법
KR100560292B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100571387B1 (ko) 반도체 소자의 구리 배선 제조 방법
KR20020058430A (ko) 반도체소자의 배선 형성방법
KR100235947B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee