KR100431325B1 - 적층된 에스아이엔을 이용한 구리확산방지막 형성방법 - Google Patents
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Abstract
본 발명은 적층 SiN을 이용한 구리확산 방지막 형성하는 방법에 관한 것으로, 반도체기판상에 제1식각정지층과 제1산화막을 적층하는 단계; 상기 제1산화막상에 제2식각정지층과 제2산화막을 적층하는 단계; 다마신공정을 통해 상기 제1산화막과 제1식각정지층내에 비아홀을 형성하고 상기 제2산화막내에 트렌치를 형성하는 단계; 상기 비아홀을 포함한 트렌치내에 금속박막과 금속시드 박막을 형성하는 단계; 상기 금속시드박막상에 전기도금막을 형성하여 상기 비아홀 및 트렌치를 매립하는 단계; CMP 공정을 진행하여 상기 전기도금막과 금속시드 박막 및 금속박막을 평탄화시키는 단계; 및 상기 평탄화된 전체 구조의 상면에 저온 SiN 박막과 고온 SiN 박막으로 구성된 적층된 SiN박막을 형성하는 단계;를 포함 하여 구성되며, 구리와 SiN 계면에서 유발되는 동일층에서 배선간의 구리확산과 배선간의 구리확산을 최대한 억제할 수 있는 것이다.
Description
본 발명은 반도체소자의 구리확산 방지막 형성방법에 관한 것으로서, 보다 상세하게는 반도체소자의 제조공정중에 비이오엘(BEOL; back end of line) 공정의 구리박막의 확산방지막과 캡핑층으로 사용되는 적층된 SiN막을 이용한 구리확산방지막 형성방법에 관한 것이다.
종래 CVD 방법에 의한 SiN 박막의 증착은 SiH4과 NH3기체를 이용하여 400 ℃ 온도에서 1단계로 SiN 박막을 증착하였다. 이때, 구리박막은 SiN 증착시에 사용되는 원료기체인 SiH4와 구리 박막의 구리원자가 반응하여 구리 실리사이드가 형성되었다.
또한, 도 1에 도시된 바와같이, SiN 막을 400 ℃ 온도에서 고온증착할 경우, 구리박막의 면저항이 SiN막 증착후에 증가하였다.
그리고, 실험결과, 도 2에 도시된 바와같이, 400 ℃ 온도에서 1단계로 SiN 박막을 증착할 경우 구리박막에 힐록(hillock)이 발생되었다.
이러한 결함 (예를들어, 구리 실리사이드와 힐록)은 후속 노광과 식각공정에영향을 미쳐 후속공정에서 일부 비어홀은 홀의 크기가 작아 졌고, 일부 비어홀은 크기가 커짐이 도 3에서와 같이 관찰되었다.
또한, 이러한 결함은 향후 소자 신뢰성에 악 영향을 미치리라 사료된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 구리와 SiN 계면에서 유발되는 동일층에서 배선간의 구리확산과 배선간의 구리확산을 최대한 억제할 수 있는 적층 SiN막을 이용한 구리확산방지막 형성방법 을 제공함에 그 목적이 있다.
도 1은 구리막 두께에 따른 질화막 증착후 구리시트저항변화를 도시한 그래프.
도 2는 구리 힐록의 TEM 사진.
도 3은 비아홀 개구후 비아홀의 SEM 사진.
도 4는 본 발명에 따른 적층 SiN을 이용한 구리확산방지막 형성방법에 있어서, 도 4a는 저온-고온 적층 SiN 박막의 모식도이고, 도 4b는 종래의 SiN 단일막의 모식도.
도 5 내지 도 8은 본 발명에 따른 적층 SiN을 이용한 구리확산방지막 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
11 : 반도체기판 13 : 비아홀식각정지층
15 : 제1산화막 17 : 트렌치식각정지층
19 : 제2산화막 21 : 비아홀
23 : 트렌치 25 : Ta 박막
27 : 구리시드박막 29 : 구리전기도금막
31 : SiN 막 31a : 제1SiN막
31b : 제2 SiN막
상기 목적을 달성하기 위한 본 발명에 따른 적층 SiN을 이용한 구리확산 방지막 형성방법은, 반도체기판상에 제1식각정지층과 제1산화막을 적층하는 단계; 상기 제1산화막상에 제2식각정지층과 제2산화막을 적층하는 단계; 다마신공정을 통해 상기 제1산화막과 제1식각정지층내에 비아홀을 형성하고 상기 제2산화막내에 트렌치를 형성하는 단계; 상기 비아홀을 포함한 트렌치내에 금속박막과 금속시드 박막을 형성하는 단계; 상기 금속시드박막상에 전기도금막을 형성하여 상기 비아홀 및 트렌치를 매립하는 단계; CMP 공정을 진행하여 상기 전기도금막과 금속시드 박막 및 금속박막을 평탄화시키는 단계; 및 상기 평탄화된 전체 구조의 상면에 저온 SiN 박막과 고온 SiN 박막으로 구성된 적층된 SiN박막을 형성하는 단계;를 포함 하여 구성되는 것을 특징으로한다.
여기서, 상기 저온 SiN 박막은 350 ℃ 이하 온도의 저온반응기내에서 증착하고, 고온 SiN 박막은 350 ℃ 이상의 고온반응기내에서 증착한다.
또한, 상기 저온 SiN 막은 최종 SiN 막의 1/3 이하 두께로 증착하고, 고온 SiN 막은 나머지 두께만큼 증착한다.
그리고, 상기 적층된 SiN 박막은 구리확산방지막으로 사용하는 것을 특징으로한다.
더욱이, 상기 SiN막은 압력이 0.1 내지 10 Torr, SiH4유량이 50 내지 1000 sccm, NH3유량이 20 내지 500 sccm, N2유량이 100 내지 5000 sccm 정도이며, 파워가 100 내지 3000 W 인 조건하에서 증착한다.
(실시예)
이하, 본 발명에 따른 적층 SiN을 이용한 구리확산방지막 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명에 따른 적층 SiN을 이용한 구리확산방지막 형성방법에 있어서, 도 4a는 저온-고온 적층 SiN 박막의 모식도이고, 도 4b는 종래의 SiN 단일막의 모식도이다.
도 5 내지 도 8은 본 발명에 따른 적층 SiN을 이용한 구리확산방지막 형성방법을 설명하기 위한 공정단면도이다.
본 발명에서는 저온 증착반응기와 고온증착 반응기를 이용하여 SiN 박막을 연속적으로 증착한다. 그리하여 저온-고온 적층 SiN 박막을 증착하므로써 고온증착에서 열적 스트레스로 발생되는 힐록(hillock)과 구리실리사이드 형성을 저온증착을 통해 억제한다. 즉, 350 ℃ 이하 온도에서 SiN를 먼저 얇게 (최종 타겟의 약1/10 ∼ 1/3 정도) 형성하므로써 열적 스트레스로 발생되는 힐록(hillock)을 억제한다.
그리고, 아래 반응식 1에서와 같이, 고온에서 구리와 SiH4의 반응으로 발생되는 실리사이드 형성문제를 저온증착을 통해 최대로 억제한다.
5Cu(s) + SiH4→ Cu5Si + 2H2(g) --------------- 반응식 1
또한, 도 4a는 저온-고온 적층 SiN 박막을 도식화한 것이고, 도 4b는 종래 SiN 단일막의 구성을 도시한 것이다.
또한, 본 발명에 따른 적층 SiN을 이용한 구리확산방지막 형성방법은, 도 5에 도시된 바와같이, 반도체기판(11)상에 비아홀 식각정지층(13)을 형성한후 그 위에 제1산화막(15)을 형성한다.
그다음, 상기 제1산화막(15)상에 트렌치 식각정지층(17)을 증착한후 그 위에 제2산화막(19)을 증착한다.
이어서, 다마신 공정에 의해 상기 제2산화막(19), 트렌치식각정지층(17) 및 제1산화막(15) 및 상기 비아홀 식각정지층(13)을 선택적으로 제거하여 상기 반도체기판(11)의 표면을 노출시키는 비아홀(21)을 형성한후 제2산화막(19)상에 상기 비아홀(21)보다 넓은 폭을 갖는 트렌치(23)을 형성한다.
그다음, 도 5에 도시된 바와같이, 상기 비아홀(21) 및 트렌치(23)를 포함한 전체 구조의 상면에 Ta 박막(25)을 약 50 내지 500 Å정도로 증착한다.
이어서, 상기 Ta 박막(25)상에 구리시드박막(27)을 200 내지 1500 Å 두께정도로 증착한후 그 위에 구리전기도금막(29)을 일정두께만큼 증착하여 상기 비아홀(21) 및 트렌치(23)를 매립한다.
그다음, 도면에는 도시하지 않았지만, 추가로 아닐링공정을 진행하여 상기 구리박막(27)을 결정화한다.
이어서, 도 6에 도시된 바와같이, CMP공정을 수행하여 상기 구리전기도금막(29)과 구리시드박막(27) 및 Ta 박막(25)을 평탄화시킨다.
그다음, 구리박막의 확산을 방지하기 위해 SiN막(31)을 구리확산방지막으로 증착한다. 이때, 상기 SiN막(31) 제조시에 두가지 반응기를 사용하여 증착하는데, 350 ℃ 이하의 저온조건에서 제1반응기에서는 최종 증착두께의 1/10 내지 1/3 정도로 제1SiN막(31a)을 얇게 증착하고, 그후 나머지 두께를 350 ℃ 이상의 고온에서 제2반응기를 사용하여 제2 SiN막(31b)을 증착한다. 일 예로서, 전체 증착두께가 500 Å일 때 350 ℃ 이하의 저온조건에서 제1반응기로 최종 증착두께의 50 내지 150 Å 정도 얇게 증착하고 그 후 나머지 두께를 350 ℃ 이상의 고온에서 제2반응기를 이용하여 증착한다.
이때, 상기 SiN막의 증착조건은 압력이 0.1 내지 10 Torr, SiH4유량이 50 내지 1000 sccm, NH3유량이 20 내지 500 sccm, N2유량이 100 내지 5000 sccm 정도이며, 파워가 100 내지 3000 W 인 조건에서 증착한다.
그다음, 후속공정은 종래기술과 동일한 공정으로 진행한다.
상기에서 설명한 바와같이, 본 발명에 따른 적층된 SiN을 이용한 구리확산방지막 형성방법에 의하면, 구리실리사이드와 힐록발생을 최대한 억제할 수가 있다.
또한, 적층 SiN막을 이용하므로써 구리와 SiN 계면에서 유발되는 동일층에서 배선간의 구리확산(Mn과 Mn사이의 확산, 여기서 n은 정수)과 배선간(Mn과 Mn+1 사이의 확산)의 구리확산을 최대한 억제할 수 있다.
따라서, 구리배선의 결함을 최소화하므로써 반도체소자의 수율 및 신뢰성을 개선시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (5)
- 반도체기판상에 제1식각정지층과 제1산화막을 적층하는 단계;상기 제1산화막상에 제2식각정지층과 제2산화막을 적층하는 단계;다마신공정을 통해 상기 제1산화막과 제1식각정지층내에 비아홀을 형성하고 상기 제2산화막내에 트렌치를 형성하는 단계;상기 비아홀을 포함한 트렌치내에 금속박막과 금속시드박막을 형성하는 단계;상기 금속시드박막상에 전기도금막을 형성하여 상기 비아홀 및 트렌치를 매립하는 단계;CMP 공정을 진행하여 상기 전기도금막과 금속시드박막 및 금속박막을 평탄화시키는 단계;상기 평탄화된 전체 구조의 상면에 저온 SiN 박막과 고온 SiN 박막으로 구성된 적층된 SiN박막을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 적층된 SiN을 이용한 구리확산방지막 형성방법.
- 제1항에 있어서, 상기 저온 SiN 박막은 350 ℃ 이하 온도의 저온반응기내에서 증착하고, 고온 SiN 박막은 350 ℃ 이상의 고온반응기내에서 증착하는 것을 특징으로하는 적층된 SiN을 이용한 구리확산방지막 형성방법.
- 제1항에 있어서, 상기 저온 SiN 막은 최종 SiN 막의 1/3 이하 두께로 증착하고, 고온 SiN 막은 나머지 두께만큼 증착하는 것을 특징으로하는 적층된 SiN을 이용한 구리확산방지막 형성방법.
- 제1항에 있어서, 상기 적층된 SiN 박막은 구리확산방지막으로 사용하는 것을 특징으로하는 적층된 SiN을 이용한 구리확산방지막 형성방법.
- 제1항에 있어서, 상기 SiN막은 압력이 0.1 내지 10 Torr, SiH4유량이 50 내지 1000 sccm, NH3유량이 20 내지 500 sccm, N2유량이 100 내지 5000 sccm 정도이며, 파워가 100 내지 3000 W 인 조건하에서 증착한 것을 특징으로하는 적층된 SiN을 이용한 구리확산방지막 형성방법.
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2002
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